KR20090080081A - 메모리 용의 리세스형 액세스 디바이스 - Google Patents

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Abstract

리세스형 액세스 디바이스를 갖는 반도체 메모리 디바이스가 개시된다. 일부 실시예들에서, 상기 리세스형 액세스 디바이스를 형성하는 방법은 기판 재료에 디바이스 리세스를 형성하는 단계를 포함하고, 상기 디바이스 리세스는 상기 기판에서 제1 깊이까지 연장하고 그 안에 게이트 산화물층을 포함한다. 상기 디바이스 리세스는 상기 제1 깊이보다 큰 제2 깊이까지 연장되어 상기 디바이스 리세스의 연장된 부분을 형성할 수 있다. 상기 디바이스 리세스의 내부 내로 및 상기 기판 내로 안쪽으로 연장하는 필드 산화물층이 상기 디바이스 리세스의 내부 내에 제공될 수 있다. 상기 필드 산화물층에 접하는 활성 영역들이 상기 기판에 형성될 수 있고, 상기 디바이스 리세스 내로 게이트 재료가 퇴적될 수 있다.
반도체 메모리, 리세스형 액세스 디바이스, 기판 재료, 디바이스 리세스, 활성 영역

Description

메모리 용의 리세스형 액세스 디바이스{RECESSED ACCESS DEVICE FOR A MEMORY}
[관련 출원]
이 특허 출원은, 여기에 참고로 통합되는, 2006년 11월 13일자로 출원된 미국 출원 번호 11/598,449의 우선권을 주장한다.
여기에 개시된 정보는 일반적으로, 반도체 메모리 디바이스 및 그 디바이스의 제조 방법을 포함하는, 집적 회로 디바이스 및 제조 방법에 관한 것이다.
퍼스널 컴퓨터, 워크스테이션, 컴퓨터 서버, 메인프레임 및 프린터, 스캐너 및 하드 디스크 드라이브와 같은 다른 컴퓨터 관련 장비 등의, 다수의 전자 디바이스들은 저전력 소비를 초래하면서 상당한 데이터 저장 능력을 제공하는 메모리 디바이스들을 사용한다. 전술한 디바이스들에서 사용하기에 적합한 메모리 디바이스의 한 유형은 다이내믹 랜덤 액세스 메모리(DRAM)이다.
간단히, 그리고 일반적으로 말해서, DRAM은 로우와 칼럼으로 배열될 수 있는 복수의 메모리 셀들을 갖는 메모리 어레이를 포함한다. 어레이의 로우들을 따라서 복수의 도전성 워드 라인들이 배치되어 각각의 로우들 내의 셀들을 연결할 수 있고, 어레이의 칼럼들을 따라서 복수의 도전성 비트 라인들이 배치되어 각각의 칼럼 들 내의 셀들에 연결될 수 있다. 어레이 내의 메모리 셀들은 MOSFET 디바이스 등의 액세스 디바이스, 및 커패시터 등의 저장 디바이스를 포함할 수 있다. 액세스 디바이스 및 저장 디바이스는, 저장 디바이스에 소정의 충전 상태(charge state)를 부과함으로써 메모리 셀 내에 정보가 저장되고, 액세스 디바이스를 통하여 상기 충전 상태에 액세스함으로써 정보가 검색되도록, 동작 가능하게 연결될 수 있다. 저장 디바이스 내의 충전 상태는 통상적으로 셀로부터의 누설(leakage)로 인해 방산(dissipate)하기 때문에, 각 메모리 셀 내의 저장 디바이스는 주기적으로 리프레시(refresh)될 수 있다. DRAM 내의 셀들로부터의 전류 누설은 몇 개의 서로 다른 경로를 따라서 발생할 수 있고, 그 전류 누설이 과도하다면, 셀 리프레시 간격이 비교적 짧을 수 있고, 이는 메모리 디바이스에 대한 액세스 시간에 악영향을 미치고, 소비되는 전력의 양을 증가시킬 수 있다.
메모리 디바이스들의 셀 밀도가 증가함에 따라, 지지 기판에 수직으로 배치되는 액세스 디바이스들이 점점 더 선호되고 있다. 일반적으로, 수직 액세스 디바이스는, 대향하는 수직 측벽들 및 그 측벽들 사이에 연장하는 수평 저부(floor)를 갖는 리세스(recess)에 형성될 수 있다. 그 후 그 리세스에 유전체 층이 배치될 수 있고, 게이트 구조가 적용된다. 그 후 그 구조에 도핑된 영역들이 형성되어 활성(소스 및 드레인) 영역들을 생성할 수 있다. 수직 액세스 디바이스는 횡배치된(laterally-disposed) 액세스 디바이스와 비교할 때 감소된 풋프린트(footprint)를 갖지만, 추가적인 난제들이 도입될 수 있다. 예를 들면, 수직 액세스 디바이스는 보다 높은 오버랩 커패시턴스를 도입할 수 있고, 오버랩 영역의 근방에서 보다 높은 GIDL(gate-induced drain leakage) 전류를 겪을 수 있다. 오버랩 영역에서의 GIDL 전류는 밴드 투 밴드 터널링 효과(band to band tunneling effects)에 기인할 수 있고, 얇은 산화막(thin-oxide) 수직 액세스 디바이스에 상당한 동작 제한을 부과할 수 있다. 터널링 전류는 일반적으로 활성 영역에 존재하는 전계에 기하급수적으로(exponentially) 의존할 수 있기 때문에, 수직 액세스 디바이스의 산화막 두께 및/또는 활성 영역의 도핑의 작은 변동이 GIDL 전류에 악영항을 미칠 수 있다.
당해 기술분야에서 요구되는 것은 GIDL 전류의 악영향을 감소시키는 잠재력을 갖는 액세스 구조이다. 또한, 당해 기술분야에서는 향상된 보유 시간 및 보다 낮은 전력 소비를 갖는 메모리 디바이스가 요구되고 있다.
이하, 다음의 도면들을 참조하여 본 발명의 다양한 실시예들에 대하여 설명한다.
도 1은 다양한 실시예들에 따른 메모리 디바이스의 개략 블록도이다.
도 2는 도 1에 도시된 메모리 어레이의 부분 개략도이다.
도 3은 도 2에 도시된 메모리 셀의 개략도이다.
도 4 내지 도 17은 리세스형 액세스 디바이스를 형성하는 몇몇 방법들을 설명하는 반도체 기판의 부분 단면도들이다.
도 18은 다양한 실시예들에 따른 리세스형 액세스 디바이스를 갖는 메모리 디바이스의 부분 단면도이다.
도 19는 다양한 실시예들에 따른 처리 시스템의 개략 블록도이다.
다양한 개시된 실시예들 중 다수는 메모리 디바이스 및 그러한 디바이스를 제조하는 방법에 관한 것으로, 특히, 메모리 디바이스 용의 리세스형(recessed) 액세스 디바이스에 관한 것이다. 다양한 실시예들에 대한 철저한 이해를 제공하기 위해 다음의 설명 및 도 1 내지 19에서는 그러한 실시예들의 상세들이 제공된다. 그러나, 당해 기술분야의 숙련자는, 다수의 추가 실시예들이 존재하고, 다수가 다음의 설명에서 주어진 상세들 중 몇 개가 없이도 실시될 수 있다는 것을 이해할 것이다.
도 1은 다양한 실시예들에 따른 메모리 디바이스(10)의 개략 블록도이다. 메모리 디바이스(10)는 선택적 마스킹, 포토리소그래피, 재료 퇴적(deposition), 선택적 도핑, 평탄화(planarization) 및 기타 주지의 제조 방법들을 포함하는 다양한 제조 방법들에 의해 반도체 기판(12) 상에 형성될 수 있다. 복수의 상호접속된 메모리 셀들(도 1에는 도시되지 않음)을 갖는 메모리 어레이(14)가 전술한 제조 방법들의 선택된 적용을 통하여 반도체 기판(12) 상에 배치될 수 있다. 메모리 어레이(14)에 포함된 메모리 셀들은 각각 다양한 실시예들에 따라서 구성되는 액세스 디바이스를 포함하고, 이에 대해서는 아래에서 더 상세히 논의될 것이다. 메모리 디바이스(10)는 또한 복수의 제어 라인들(17)에 의해 메모리 어레이(14)에 유효하게(operatively) 연결될 수 있는 하나 이상의 주변 회로들(16)을 포함할 수 있다. 주변 회로들(16)은, 정보가 저장 및 액세스될 수 있도록, 메모리 어레이(14) 내의 메모리 셀들을 어드레싱하도록 구성된 회로들을 포함할 수 있다. 따라서, 메모리 디바이스(10) 내의 주변 회로들(16)은 센스 증폭기들, 적절한 다중화(multiplexing) 및 역다중화(de-multiplexing) 회로들, 래칭 회로들, 버퍼 회로들뿐만 아니라, 다른 외부 디바이스들과 통신하도록 구성된 입력 및 출력 회로들을 포함할 수 있다. 주변 회로들(16)은 또한 메모리 디바이스(10)에 전력을 공급하고 및/또는 조절(regulate)하도록 동작 가능한 다양한 회로들을 포함할 수 있다.
도 2는 도 1에 도시된 메모리 어레이(14)의 부분 개략도이다. 메모리 어레이(14)는 일반적으로 직교하는 워드 라인들(20) 및 비트 라인들(22)에 연결될 수 있는 복수의 메모리 셀들(18)을 포함한다. 워드 라인들(20) 및 비트 라인들(22)은 협력적으로 복수의 어드레스 라인들을 형성하고, 이들은 도 1의 주변 회로들(16)에 연결될 수 있다. 메모리 셀들(18)은 각각 각각의 워드 라인들(20) 및 각각의 비트 라인들(22)에 동작 가능하게 연결되는 액세스 디바이스 및 저장 디바이스(도 2에는 도시되지 않음)를 포함할 수 있고, 이에 대해서는 아래에서 더 상세히 논의될 것이다. 특히, 액세스 디바이스는 다양한 실시예들에 따라서 구성될 수 있고, 이에 대해서도 아래에서 더 상세히 논의될 것이다. 단 하나의 메모리 셀(14)이 도시되어 있지만, 메모리 어레이(14)는 다수의 뱅크들로 분리될 수 있고, 여기서 각 뱅크는 공통 내부 버스에 더 연결되는 전용 입력 및 출력 포트들을 갖고, 그에 따라서 상이한 뱅크들로부터 순차적으로 또는 동시에 정보가 기입 및 액세스될 수 있다.
도 3은 도 2에 도시된 메모리 셀(18)의 개략도이다. 메모리 셀(18)은 액세스 디바이스(30)를 포함할 수 있고, 액세스 디바이스(30)는 금속 산화막 전계 효과 트랜지스터(MOSFET)일 수 있다. 따라서, 어드레스 디바이스(30)는 채널 영역이 p-타입 반도체 재료로 이루어지면 p-MOSFET일 수 있고, 또는 다르게는, 채널 영역이 n-타입 반도체 재료로 이루어지면 n-MOSFET일 수 있다. 어느 쪽의 경우이든, 액세스 디바이스(30)는 반도체 기판(12)(도 1에 도시됨)을 적절하게 처리함으로써 형성될 수 있고, 그 처리는 액세스 디바이스(30)를 형성하기 위해 반도체 기판(12)의 영역들을 적절하게 도핑하는 것을 포함한다. 액세스 디바이스(30)는 각 셀(18) 내에 다양한 상호접속(interconnection)들을 형성함으로써 메모리 셀(18)의 다른 부분들에 동작 가능하게 연결될 수 있다. 상호접속들은 선택된 금속으로부터, 또는 다르게는, 폴리실리콘 등의, 다른 도전성 재료들로부터 형성될 수 있다. 다시, 액세스 디바이스(30)는 다양한 실시예들에 따라서 구성되고, 이에 대해서는 아래에서 더 상세히 논의될 것이다. 메모리 셀(18)은 또한 액세스 디바이스(30)에 연결되는 저장 디바이스(38)를 포함할 수 있다. 저장 디바이스(38)는 적절하게 큰 커패시턴스를 갖는 용량성 구조일 수 있고, 그에 따라서 액세스 디바이스(30)에 의해 적절한 신호가 주변 회로(16)(도 1)에 통신될 수 있다. 따라서, 저장 디바이스(38)는 트렌치(trench) 및 스택형(stacked) 용량성 구조 등의, 3차원적 용량성 구조를 포함할 수 있다. 예를 들면, 저장 디바이스(38)는, 여기에 참고로 통합되는, DeBoer 외 몇 사람에게 허가된 "DRAM Capacitor Formulation Using a Double-Sided Electrode"라는 명칭의 미국 특허 번호 6,635,540에 개시된 3차원적 용량성 디바이스를 포함할 수 있다.
이제 도 4 내지 17를 이용하여, 다양한 실시예들에 따른, 리세스형 액세스 디바이스를 갖는 메모리 디바이스(40)를 형성하는 몇몇 방법들을 설명한다. 도 4는 반도체 기판(42)의 부분 단면도이다. 반도체 기판(42)은 반도체 표면을 갖는 임의의 반도체 기반 구조를 포함할 수 있고, 그것은 벌크 반도체 기판, SOI(silicon on insulator) 기판, 및 SOS(silicon on sapphire) 기판을 포함할 수 있다. 기판(42)은 도핑된 및 도핑되지 않은 반도체 재료들, 및/또는 반도체 베이스 상에 지지된 실리콘의 에피택셜 층들을 포함할 수 있다. 또한, 반도체 기판(42)을 포함하는 재료는 완전히 실리콘 기반일 필요는 없다. 예를 들면, 기판(42)은 또한 완전히 게르마늄으로부터, 또는 실리콘과 게르마늄의 조합으로부터, 또는 갈륨 비화물로부터 형성된 부분들을 포함할 수 있다. 반도체 기판(42)의 표면에 패드(pad) 산화물층(44)이 적용되고, 그 다음으로 실리콘 질화물층(46)이 적용된다. 패드 산화물층(44)은 습식 또는 건식 산화 공정에 의해 생성될 수 있는 실리콘 이산화물(SiO2) 층을 포함할 수 있는 반면, 실리콘 질화물층(46)은 상승된 온도에서 질화 분위기에 기판(42)을 노출시킴으로써 열적으로 성장될 수 있다.
도 5는 실리콘 질화물층(46)에 포토레지스트 층(48)을 추가한 것을 보여주는 메모리 디바이스(40)의 부분 단면도이다. 포토레지스트 층(48)은 다양한 방법들에 의해 층(48)에 개구(opening)를 형성하기 위해 적절하게 패터닝될 수 있고, 그 방법들은 적절한 조명 소스를 이용하여 마스크를 통하여 포토레지스트 층(48)을 노광하고, 노광된 포토레지스트 층(48)을 현상하여, 아이솔레이션(isolation) 영역(50)을 정의하는, 개구를 생성하는 것을 포함할 수 있다. 기판(42)은 아이솔레이션 영역(50)의 위치에서 에칭되어, 도 6에 도시된 바와 같이, 적절한 깊이를 갖는 아이솔레이션 리세스(isolation recess)(52)를 형성한다. 예를 들면, 아이솔레이션 리세스(52)는 등방성 습식 에칭, 이방성 건식 에칭을 이용하여, 또는 기타 적절한 방법들에 의해 기판(42) 내로 에칭될 수 있다.
이제 도 7을 참조하면, 포토레지스트 층(48)이 메모리 디바이스(40)로부터 벗겨지고, 적절한 상승된 온도에 유지된 수증기를 이용한 습식 산화 공정을 이용하여, 아이솔레이션 리세스(52)의 측벽 부분들이 산화되어, 실리콘 이산화물(SiO2) 층 등의, 산화물층(54)을 형성한다. 다르게는, 건식 산화 공정이 이용될 수도 있다. 실리콘 질화물층(46)에 아이솔레이션 리세스(52)를 실질적으로 채우는 유전체 재료(56)가 적용된다. 유전체 재료(56)는 또한 CVD(Chemical vapor Deposition)를 이용하여 퇴적되는 실리콘 이산화물을 포함할 수도 있고; 다른 주지의 유전체 재료가 이용될 수도 있다. 예를 들면, 유전체 재료(56)는 미시간주, 미드랜드(Midland, MI)의 다우 코닝사(Dow Corning, Inc.)로부터 출시된 Dow Corning Spin On STI를 포함할 수 있다. 유전체 재료(56)의 적용에 이어서, 도 9에 도시된 바와 같이, 재료(56)의 잉여 부분들이 디바이스(40)로부터 제거될 수 있다. 예를 들면, 잉여 부분들은 CMP(Chemical Mechanical Planarization)를 이용하여 디바이스(40)를 평탄화함으로써 제거될 수 있고, 여기서 층(46)의 표면(60)은 엔드 포인팅(end pointing) 표면으로서 이용되고 있다.
디바이스(40)에 포토레지스트 층(62)이 적용되고 적절하게 패터닝되어, 도 10에 도시된 바와 같이, 액세스 디바이스 영역(64)을 정의하는 개구가 층(62)에 형성된다. 그 영역(64)은 그 후 에칭되어 그 영역(64) 내의 패드 산화물층(44) 및 질화물층(46)이 제거된다. 기판(42)은, 이방성 수산화칼륨(KOH) 에칭 등의, 습식 에칭 공정을 이용하여 원하는 제1 깊이 d1까지 이방성으로 에칭되어, 도 11에 도시된 바와 같이, 액세스 디바이스 리세스(66)가 형성된다. 리세스(66)의 내벽들은 그 후 산화되어 게이트 산화물층(68)을 형성할 수 있다. 게이트 산화물층(68)은 습식 또는 건식 산화 공정에 의해 형성되는 실리콘 이산화물층(SiO2)을 포함할 수 있다. 도 12에서는, 리세스(66)의 저부(70)로부터 게이트 산화물층(68)의 일부가 선택적으로 스페이서-에칭(spacer-etch)된다. 예를 들면, 층(68)은 건식 에칭 공정을 이용하여 에칭된 스페이서일 수 있다. 도 13에서는, 액세스 디바이스 리세스(66)가, 습식 에칭 공정 등의 이방성 에칭 공정에 의해 원하는 제2 두께 d2까지 더 에칭될 수 있다. 따라서 리세스(66)는 기판(42) 내로 더 연장된다.
이제 도 14를 참조하면, 리세스(66)의 내부 부분들이 산화되어 게이트 산화물층(68)이 리세스(66) 내로 제2 깊이 d2까지 아래쪽으로 연장할 수 있다. 디바이스(40)에 실리콘 세정 절차가 적용될 수 있고, 그것은, 황산(H2SO4), 불화수소산(HF), 염화수소산(HCl), 탈이온수, 또는 기타 주지의 세정제를 포함하는 용액 등의 일반적으로 주지의 용액을 포함할 수 있다. 그 후 리세스(66) 내에서 추가 산화 절차가 수행되어 리세스(62) 내의 필드(field) 산화물층(72)을 생성할 수 있다. 도 15에 도시된 바와 같이, 필드 산화물층(72)은 리세스(66) 내로, 그리고 또한 기판(42) 내로 안쪽으로 연장한다. 따라서, 필드 산화물층(72)은 리세스(66)의 내부와 기판(42)에 형성된 활성 영역들 사이에 위치하도록 리세스(66)의 상부에 위치하는 유전체 재료의 비교적 두꺼운 층을 포함하고, 이에 대해서는 다음에 설명된다. 필드 산화물층(72)은 습식 및 건식 산화를 포함하는 주지의 방법에 의해 열적으로 성장될 수 있다. 필드 산화물층(72)의 형성에 이어서, 도 16에 도시된 바와 같이, 리세스(62)를 실질적으로 채우는 게이트 재료(74)가 적용될 수 있다. 게이트 재료(74)는 폴리실리콘 층을 포함할 수 있고, 그것은 원하는 도전성을 부여하기 위해 선택된 화학종(chemical species)으로 도핑될 수도 있고, 또는 그것은 도핑되지 않을 수도 있다. 게이트 재료(74)가 폴리실리콘이면, 그 폴리실리콘을 퇴적하기 위해 실란(silane) 반응 가스를 이용한 CVD(chemical vapor deposition)가 이용될 수 있다.
도 17은 게이트 재료(74)의 잉여 부분들, 포토레지스트 층(62), 실리콘 질화물층(46) 및 패드 산화물층(44)이 제거된 후의 기판(42)의 부분 단면도이다. 그 후 기판(42)은 도핑 배리어(doping barrier)(도 17에는 도시되지 않음)로 기판(42)의 표면(76)의 선택된 영역들을 적절히 마스킹함으로써 선택적으로 도핑될 수 있다. 따라서, 활성 영역들을 위한 위치들이 기판(42) 상에서 정의될 수 있다. 하나의 적절한 도핑 배리어는 기판(76)의 선택된 영역들을 드러내도록 적절하게 패터닝된 포토레지스트 층을 포함할 수 있다. 다르게는, 실리콘 이산화물층 또는 실리콘 질화물층이 기판(76) 상에 생성될 수도 있고, 그 후 활성 영역 위치들에서 포토레지스트 층을 통하여 개구들을 패터닝하고, 그 후 노출된 실리콘 이산화물 또는 실리콘 질화물층을 에칭함으로써 선택적으로 제거된다. 어느 쪽의 경우이든, 표면(76) 상의 선택된 영역들이 선택적으로 도핑되어, 기판(42) 내로 연장하는 제1 도핑 영역(78) 및 제2 도핑 영역(80) 등의 활성 영역들이 형성된다. 도 17은 기판(42) 내로 대략 같은 깊이로 연장하는 제1 도핑 영역(78) 및 제2 도핑 영역(80)을 보여주지만, 각각의 영역들은, 원한다면, 기판(42) 내로 서로 다른 깊이로 연장할 수도 있다는 것은 말할 것도 없다. 또한, 제1 도핑 영역(78)에서의 도핑 농도는 제2 도핑 영역(80)에서의 도핑 농도와 다를 수 있다. 적절한 도핑 방법들은, 예를 들면, 제1 도핑 영역(78) 및 제2 도핑 영역(80)에 선택된 화학종의 이온 주입을 포함할 수 있다. 적절한 화학종은, 예를 들면, 인, 비소 및 붕소 이온들을 포함하는 종을 포함할 수 있지만, 다른 적절한 화학종이 이용될 수도 있다.
다양한 실시예들에서, 제1 도핑 영역(78)은 제1 n-타입 도전성을 갖도록 비소 또는 인 이온들로 도핑될 수 있고, 한편 제2 도핑 영역(80)도 제2 n-타입 도전성을 갖도록 인 이온들로 도핑될 수 있고, 여기서 제1 n-타입 도전성은 제2 n-타입 도전성과는 다르다. 따라서, 제1 도핑 영역(78)에서는 n-- 도전성이 확립될 수 있고, 한편 제2 도핑 영역(80)에서는 n- 도전성이 확립되고, 여기서 용어 n-- 도전성 및 n- 도전성은 제1 도핑 영역(78) 및 제2 도핑 영역(80)에서 확립된 상대적인 도전성 레벨들을 나타내는 것으로 이해된다는 것은 말할 것도 없다. 실시예들 중 몇몇에서, 기판(42)도 붕소 이온들로 선택적으로 도핑될 수 있고, 그 결과 기판(42)에는 p-타입 도전성이 확립된다. 게이트 재료(74)가 폴리실리콘이라면, 그것도 p-타입 또는 n-타입 도전성을 제공하도록 임의의 원하는 정도까지 도핑될 수도 있고, 또는 그것은 비교적 도핑되지 않은 상태로 기판(42)에 적용될 수도 있다. 제1 도핑 영역(78), 제2 도핑 영역(80) 및 게이트 재료(74)의 선택적 도핑에 이어서, 기판(42)으로부터 도핑 배리어를 벗겨냄으로써 그 배리어가 제거될 수 있다.
도 17에는 도시되어 있지 않지만, 리세스형 액세스 디바이스(82)와 도 3의 메모리 셀(18)의 다른 부분들 간의 상호접속들을 제공하도록 기판(42)의 표면(76) 상에 다양한 추가 구조들이 형성될 수 있다는 것은 말할 것도 없다. 예를 들면, 이제 도 18을 참조하면, 게이트 재료(74)에 접하는 도전성 재료를 표면(76) 상에 퇴적함으로써 게이트 재료(74) 상에 워드 라인(82)이 위치할 수 있다. 그 도전성 재료는 금속, 또는 규화물을 포함할 수 있다. 워드 라인(82)의 각각의 측면들에 위치할 수 있는 대향하는 제1 절연 구조들(84)이 표면(76) 상에 형성될 수 있고, 한편 워드 라인(82)을 적절하게 전기적으로 절연시키기 위해 워드 라인(82)에 인접하여 제1 절연 구조들(84) 사이에 제2 절연 구조(86)가 형성될 수 있다. 제1 도핑 영역(78)은, 금속 비아(metal via), 또는 다른 도전성 구조 등의 적절한 구조(92)를 통하여 저장 디바이스(83)에 전기적으로 연결될 수 있다. 제2 도핑 영역(80)은, 금속 비아, 또는 다른 도전성 구조를 포함할 수 있는 구조(90)를 통하여 비트 라인(85)에 연결될 수 있다. 도 18에는 도시되어 있지 않지만, 예를 들면, 도 12에 도시된 바와 같은, 하나 이상의 아이솔레이션 리세스들(52)이 리세스형 액세스 디바이스(82)에 인접하여 위치할 수도 있다는 것은 말할 것도 없다.
도 19는 다양한 실시예들에 따른 처리 시스템(100)의 개략 블록도이다. 처리 시스템(100)은, 데이터 및 프로그램된 명령들을 수신하고, 그 프로그램된 명령들에 따라서 데이터를 처리하는 것이 가능한 임의의 디지털 디바이스를 포함할 수 있는, 중앙 처리 장치(CPU)(102)를 포함한다. 따라서, CPU(102)는, 범용 싱글 칩 또는 멀티 칩 마이크로프로세서 등의, 마이크로프로세서를 포함할 수 있고, 또는 그것은 디지털 신호 처리 장치, 또는 다른 유사한 프로그램 가능한 처리 장치들을 포함할 수 있다. CPU(102)는 일반적으로 통신 버스(106)를 통하여 메모리 장치(104)와 통신하도록 구성된다. 메모리 장치(104)는 본 발명에 따라서 구성 및 형성된 리세스형 액세스 디바이스, 예를 들면, 도 17에 도시되어 있는 리세스형 액세스 디바이스(82) 등을 포함할 수 있다. 처리 시스템(100)은 또한 버스(106)에 동작 가능하게 연결되고, CPU(102) 및 메모리 장치(104)와 협력적으로 상호작용하도록 구성된 다양한 다른 디바이스들을 포함할 수 있다. 예를 들면, 처리 시스템(100)은 하나 이상의 입력/출력(I/O) 디바이스들(108), 예를 들면, 프린터, 디스플레이 디바이스, 키보드, 마우스, 또는 다른 주지의 입력/출력 디바이스들을 포함할 수 있다. 처리 시스템(100)은 또한, 하드 디스크 드라이브, 플로피 디스크 드라이브, 광 디스크 드라이브(CD-ROM), 또는 다른 유사한 디바이스들을 포함할 수 있는, 대용량 저장 디바이스(110)를 포함할 수 있다. 처리 시스템(100)은 반도체 웨이퍼 상에 적어도 부분적으로 형성될 수 있고, 반도체 웨이퍼는 시스템-온-칩(SOC) 등의, 웨이퍼 상에 형성된 복수의 다이들을 더 포함할 수 있다.
본 발명의 다양한 실시예들이 도시되고 설명되었지만, 위에서 지적한 바와 같이, 다수의 변경들이 이루어질 수 있다. 예를 들면, 수직 액세스 디바이스의 몇몇 실시예들은 DRAM 메모리 디바이스에 관련하여 설명되었지만, 그 몇몇 실시예들은 또한, 아주 큰 수정 없이, 매우 다양한 다른 메모리 디바이스들, 예를 들면, 스태틱 메모리, 다이내믹 메모리, 예를 들면, 다이내믹 랜덤 액세스 메모리(DRAM), EDO(extended data out) DRAM, SDRAM(synchronous dynamic random access memory), DDR SDRAM(double data rate synchronous dynamic random access memory), SLDRAM(synchronous link dynamic random access memory), VRAM(video random access memory), RDRAM(RAMBUS dynamic random access memory), SRAM(static random access memory), 플래시 메모리뿐만 아니라, 다른 주지의 메모리 디바이스들에서 통합될 수 있다는 것을 말할 것도 없다.
본 명세서의 일부를 구성하는 첨부 도면들은 본 주제가 실시될 수 있는 특정 실시예들을, 제한이 아니라 예시로서 보여준다. 도시된 실시예들은 당해 기술분야의 숙련자들이 여기 개시된 교시 내용들을 실시할 수 있게 할 정도로 충분히 상세히 설명되어 있다. 다른 실시예들이 이용되고 그로부터 파생될 수 있고, 따라서 이 명세의 범위에서 일탈하지 않고 구조적 및 논리적 대체 및 변경이 이루어질 수 있다. 그러므로, 이 상세한 설명은 제한적인 의미로 해석되어서는 안 되고, 다양한 실시예들의 범위는 첨부된 청구항들과 함께, 그러한 청구항들의 자격이 주어지는 등가물들의 전범위에 의해서만 정의된다.
따라서, 몇몇 실시예들이 여기에 도시되고 설명되었지만, 동일한 목적을 달성하기 위해 의도된 어떤 배열이라도 도시된 몇몇 실시예들에 대체될 수 있다는 것을 알아야 한다. 이 명세는 다양한 실시예들의 임의의 및 모든 개조 및 변형들을 포함하고자 하는 것이다. 여기에서 구체적으로 설명되지 않은 다른 실시예들, 및 상기 실시예들의 조합은 당해 기술분야의 숙련자들이 상기 설명을 검토했을 때 명백할 것이다.
이 명세의 요약서는 37 C.F.R. §1.72(b)의 규정에 따르도록 제공되고, 그 규정은 독자가 본 기술 명세의 본질을 빨리 확인할 수 있게 할 요약서를 요구한다. 그것은 청구항들의 범위 또는 의미를 해석하거나 제한하기 위해 사용되지 않을 것이라는 조건으로 제시된다. 또한, 전술한 상세한 설명에서는, 이 명세를 능률화하기 위해 다양한 특징들이 단일 실시예에서 함께 모아질 수 있다는 것을 알 수 있다. 이 명세의 방법은 청구된 실시예들이 각 청구항에서 명백히 기재되어 있는 것보다 더 많은 특징들을 필요로 하는 의도를 반영하는 것으로서 해석되어서는 안 된다. 오히려, 다음의 청구항들이 반영하는 바와 같이, 발명의 주제는 단 하나의 개시된 실시예의 모든 특징들보다 적은 것에 있다. 따라서, 다음의 청구항들은 이로써 상세한 설명에 통합되고, 각 청구항은 개별 실시예로서 독립하여 존재한다.

Claims (92)

  1. 메모리 용의 리세스형(recessed) 액세스 구조를 형성하는 방법으로서,
    제1 깊이까지 연장하는 디바이스 리세스(device recess)를 기판에 형성하고 상기 리세스 내에 게이트 산화물층을 형성하는 단계;
    상기 디바이스 리세스를 상기 제1 깊이보다 더 큰 제2 깊이까지 연장하여 상기 디바이스 리세스의 연장된 부분을 형성하는 단계;
    상기 디바이스 리세스의 내부 내로 및 상기 기판 내로 안쪽으로 연장하는 필드 산화물층(field oxide layer)을 상기 디바이스 리세스의 내부 내에 형성하는 단계;
    상기 필드 산화물층에 접하는 활성 영역들(active regions)을 상기 기판에 형성하는 단계; 및
    상기 디바이스 리세스 내로 게이트 재료를 퇴적(deposit)하는 단계
    를 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  2. 제1항에 있어서,
    디바이스 리세스를 형성하는 단계는 상기 리세스를 상기 제1 깊이까지 이방성으로 에칭하는 단계를 더 포함하고, 게이트 산화물층을 형성하는 단계는 습식 산화 공정(wet oxidation process) 및 건식 산화 공정(dry oxidation process) 중 하나를 이용하여 상기 게이트 산화물층을 형성하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  3. 제1항에 있어서,
    상기 디바이스 리세스를 제2 깊이까지 연장하는 단계는 상기 리세스 내의 상기 게이트 산화물층의 일부를 스페이서-에칭(spacer-etching)하는 단계, 및 상기 리세스를 상기 제2 깊이까지 이방성으로 에칭하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  4. 제1항에 있어서,
    상기 디바이스 리세스를 제2 깊이까지 연장하는 단계는 상기 리세스의 상기 연장된 부분을 산화시키는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  5. 제1항에 있어서,
    상기 기판 상에 액세스 디바이스 영역을 정의(define)하고 상기 액세스 디바이스 영역에서 포토레지스트 층에 개구(opening)를 패터닝하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  6. 제5항에 있어서,
    상기 기판의 표면 상에 위치하는 적어도 하나의 유전체 층을 형성하는 단계 를 더 포함하고, 상기 액세스 디바이스 영역에서 포토레지스트 층에 개구를 패터닝하는 단계는 상기 액세스 디바이스 영역에서 상기 적어도 하나의 유전체 층을 제거하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  7. 제1항에 있어서,
    상기 리세스의 내부 내에 필드 산화물층을 형성하는 단계는 습식 산화 공정 및 건식 산화 공정 중 하나를 이용하여 상기 필드 산화물층을 형성하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  8. 제1항에 있어서,
    상기 필드 산화물층을 형성하는 단계는 상기 게이트 산화물층의 두께의 적어도 2배인 두께를 갖는 필드 산화물층을 형성하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  9. 제1항에 있어서,
    상기 필드 산화물층에 접하는 활성 영역들을 상기 기판에 형성하는 단계는 선택된 도전성을 갖는 제1 도핑 영역(doped region) 및 대향하는 제2 도핑 영역을 형성하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  10. 제9항에 있어서,
    제1 도핑 영역 및 대향하는 제2 도핑 영역을 형성하는 단계는 상기 제1 도핑 영역을 제1 도전성을 갖도록 도핑하고 상기 제2 도핑 영역을 상기 제1 도전성과 다른 제2 도전성을 갖도록 도핑하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  11. 제9항에 있어서,
    제1 도핑 영역 및 대향하는 제2 도핑 영역을 형성하는 단계는 상기 제1 도핑 영역 및 상기 제2 도핑 영역 중 하나를 n- 도전성을 갖도록 도핑하는 단계, 및 상기 제1 도핑 영역 및 상기 제2 도핑 영역 중 다른 하나를 n-- 도전성을 갖도록 도핑하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  12. 제9항에 있어서,
    제1 도핑 영역 및 대향하는 제2 도핑 영역을 형성하는 단계는 이온 주입 공정(ion implantation process)을 이용하여 상기 제1 도핑 영역 및 상기 제2 도핑 영역을 형성하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  13. 제1항에 있어서,
    상기 디바이스 리세스 내로 게이트 재료를 퇴적하는 단계는 도핑된 폴리실리콘 재료 및 도핑되지 않은 폴리실리콘 재료 중 하나를 상기 디바이스 리세스 내로 퇴적하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  14. 제1항에 있어서,
    선택된 도전성을 포함하는 기판을 제공하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  15. 제14항에 있어서,
    기판을 제공하는 단계는 p- 도전성을 포함하는 기판을 제공하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  16. 제1항에 있어서,
    상기 디바이스 리세스에 인접한 적어도 하나의 아이솔레이션 영역(isolation region)을 정의하는 단계;
    상기 아이솔레이션 영역의 위치에서 아이솔레이션 리세스(isolation recess)를 에칭하는 단계;
    상기 아이솔레이션 리세스 내에 산화물층을 형성하는 단계; 및
    상기 아이솔레이션 리세스 내에 유전체 재료를 퇴적하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  17. 제16항에 있어서,
    아이솔레이션 리세스를 에칭하는 단계는 상기 아이솔레이션 리세스를 이방성으로 에칭하는 단계를 더 포함하고, 상기 아이솔레이션 리세스 내에 산화물층을 형성하는 단계는 습식 산화 공정 및 건식 산화 공정 중 하나를 이용하여 상기 아이솔레이션 리세스를 산화시키는 단계를 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  18. 제16항에 있어서,
    상기 아이솔레션 리세스 내에 유전체 재료를 퇴적하는 단계는 상기 아이솔레이션 리세스 내로 실리콘 이산화물을 퇴적하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  19. 메모리 용의 리세스형 액세스 구조를 형성하는 방법으로서,
    기판 내의 제1 위치에서 상기 기판 내로 제1 깊이까지 연장하는 디바이스 리세스를 에칭하고, 상기 디바이스 리세스 내에 게이트 산화물층을 형성하는 단계;
    상기 제1 위치에 가까운 제2 위치에서 상기 기판 내로 아이솔레이션 리세스를 에칭하고, 상기 아이솔레이션 리세스를 실질적으로 채우는 유전체 재료를 형성하는 단계;
    상기 제1 깊이보다 큰 제2 깊이까지 상기 디바이스 리세스를 연장하는 단계;
    상기 디바이스 리세스의 내부 내에 상기 게이트 산화물층보다 실질적으로 두꺼운 필드 산화물층을 형성하는 단계;
    상기 필드 산화물층에 인접하는 활성 영역들을 상기 기판에 형성하는 단계; 및
    상기 디바이스 리세스 내로 게이트 재료를 퇴적하는 단계
    를 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  20. 제19항에 있어서,
    벌크 실리콘 기판, SOI(silicon-on-insulator) 기판 및 SOS(silicon on sapphire) 기판 중 하나를 포함하는 기판을 제공하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  21. 제20항에 있어서,
    벌크 실리콘 기판, SOI(silicon-on-insulator) 기판 및 SOS(silicon on sapphire) 기판 중 하나를 포함하는 기판을 제공하는 단계는 상기 기판 상에 배치된 적어도 하나의 유전체 층을 제공하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  22. 제21항에 있어서,
    적어도 하나의 유전체 층을 제공하는 단계는 상기 기판의 표면 상에 배치된 패드 산화물층(pad oxide layer)을 제공하는 단계, 및 상기 패드 산화물층 상에 배치된 실리콘 질화물층을 제공하는 단계를 더 포함하는 메모리 용의 리세스형 액세 스 구조의 형성 방법.
  23. 제20항에 있어서,
    기판을 제공하는 단계는 선택된 도전성을 갖는 기판을 제공하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  24. 제23항에 있어서,
    선택된 도전성을 갖는 기판을 제공하는 단계는 p- 도전성을 포함하는 기판을 제공하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  25. 제19항에 있어서,
    디바이스 리세스를 에칭하는 단계는 상기 디바이스 리세스를 상기 제1 깊이까지 이방성으로 에칭하는 단계를 더 포함하고, 게이트 산화물층을 형성하는 단계는 습식 산화 공정 및 건식 산화 공정 중 하나를 이용하여 상기 디바이스 리세스 내에 상기 게이트 산화물층을 형성하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  26. 제19항에 있어서,
    상기 기판 내로 아이솔레이션 리세스를 에칭하는 단계는 상기 아이솔레이션 리세스를 이방성으로 에칭하는 단계를 더 포함하고, 상기 아이솔레이션 리세스를 실질적으로 채우는 유전체 재료를 형성하는 단계는 상기 아이솔레이션 리세스 내에 실리콘 이산화물층을 형성하는 단계를 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  27. 제19항에 있어서,
    상기 디바이스 리세스를 제2 깊이까지 연장하는 단계는 상기 리세스 내의 상기 게이트 산화물층의 일부를 스페이서-에칭하는 단계, 및 상기 리세스를 상기 제2 깊이까지 이방성으로 에칭하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  28. 제19항에 있어서,
    상기 디바이스 리세스를 제2 깊이까지 연장하는 단계는 상기 디바이스 리세스를 산화시키는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  29. 제19항에 있어서,
    상기 디바이스 리세스의 내부 내에 필드 산화물층을 형성하는 단계는 습식 산화 공정 및 건식 산화 공정 중 하나를 이용하여 상기 필드 산화물층을 형성하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  30. 제19항에 있어서,
    필드 산화물층을 형성하는 단계는 상기 게이트 산화물층의 두께의 적어도 2배인 두께를 갖는 필드 산화물층을 형성하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  31. 제19항에 있어서,
    상기 필드 산화물층에 접하는 활성 영역들을 상기 기판에 형성하는 단계는 선택된 도전성을 갖는 제1 도핑 영역 및 대향하는 제2 도핑 영역을 형성하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  32. 제31항에 있어서,
    제1 도핑 영역 및 대향하는 제2 도핑 영역을 형성하는 단계는 상기 제1 도핑 영역을 제1 도전성을 갖도록 도핑하고 상기 제2 도핑 영역을 상기 제1 도전성과 다른 제2 도전성을 갖도록 도핑하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  33. 제31항에 있어서,
    제1 도핑 영역 및 대향하는 제2 도핑 영역을 형성하는 단계는 상기 제1 도핑 영역 및 상기 제2 도핑 영역 중 하나를 n- 도전성을 갖도록 도핑하는 단계, 및 상기 제1 도핑 영역 및 상기 제2 도핑 영역 중 다른 하나를 n-- 도전성을 갖도록 도 핑하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  34. 제31항에 있어서,
    제1 도핑 영역 및 대향하는 제2 도핑 영역을 형성하는 단계는 이온 주입 공정을 이용하여 상기 제1 도핑 영역 및 상기 제2 도핑 영역을 형성하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  35. 제19항에 있어서,
    상기 디바이스 리세스 내로 게이트 재료를 퇴적하는 단계는 도핑된 폴리실리콘 재료 및 도핑되지 않은 폴리실리콘 재료 중 하나를 상기 디바이스 리세스 내로 퇴적하는 단계를 더 포함하는 메모리 용의 리세스형 액세스 구조의 형성 방법.
  36. 메모리 디바이스를 형성하는 방법으로서,
    지지 기판 상에 적어도 하나의 주변 회로를 형성하는 단계; 및
    상기 적어도 하나의 주변 회로에 동작 가능하게 연결되는 메모리 어레이를 상기 지지 기판 상에 형성하는 단계
    를 포함하고,
    상기 메모리 어레이를 형성하는 단계는, 적어도 하나의 메모리 셀을 형성하는 단계를 포함하고,
    상기 적어도 하나의 메모리 셀을 형성하는 단계는,
    상기 지지 기판 상에 저장 디바이스를 형성하는 단계; 및
    상기 저장 디바이스에 연결되는 수직 액세스 디바이스를 상기 지지 기판 상에 형성하는 단계를 더 포함하고,
    상기 수직 액세스 디바이스를 형성하는 단계는,
    제1 깊이까지 연장하는 디바이스 리세스를 상기 지지 기판에 형성하고 상기 디바이스 리세스 내에 게이트 산화물층을 형성하는 단계;
    상기 디바이스 리세스를 상기 제1 깊이보다 더 큰 제2 깊이까지 연장하여 상기 디바이스 리세스의 연장된 부분을 형성하는 단계;
    상기 디바이스 리세스의 내부 내로 및 상기 기판 내로 안쪽으로 연장하는 필드 산화물층을 상기 디바이스 리세스의 내부 내에 형성하는 단계;
    상기 필드 산화물층에 접하는 활성 영역들을 상기 기판에 형성하는 단계; 및
    상기 디바이스 리세스 내로 게이트 재료를 퇴적하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  37. 제36항에 있어서,
    디바이스 리세스를 형성하는 단계는 상기 리세스를 상기 제1 깊이까지 이방성으로 에칭하는 단계를 더 포함하고, 게이트 산화물층을 형성하는 단계는 습식 산화 공정 및 건식 산화 공정 중 하나를 이용하여 상기 게이트 산화물층을 형성하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  38. 제36항에 있어서,
    상기 디바이스 리세스를 제2 깊이까지 연장하는 단계는 상기 리세스 내의 상기 게이트 산화물층의 일부를 스페이서-에칭하는 단계, 및 상기 리세스를 상기 제2 깊이까지 이방성으로 에칭하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  39. 제36항에 있어서,
    상기 디바이스 리세스를 제2 깊이까지 연장하는 단계는 상기 리세스의 상기 연장된 부분을 산화시키는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  40. 제36항에 있어서,
    상기 기판 상에 액세스 디바이스 영역을 정의하고 상기 액세스 디바이스 영역에서 포토레지스트 층에 개구를 패터닝하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  41. 제40항에 있어서,
    상기 기판의 표면 상에 위치하는 적어도 하나의 유전체 층을 형성하는 단계를 더 포함하고, 상기 액세스 디바이스 영역에서 포토레지스트 층에 개구를 패터닝하는 단계는 상기 액세스 디바이스 영역에서 상기 적어도 하나의 유전체 층을 제거하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  42. 제36항에 있어서,
    상기 리세스의 내부 내에 필드 산화물층을 형성하는 단계는 습식 산화 공정 및 건식 산화 공정 중 하나를 이용하여 상기 필드 산화물층을 형성하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  43. 제36항에 있어서,
    상기 필드 산화물층을 형성하는 단계는 상기 게이트 산화물층의 두께의 적어도 2배인 두께를 갖는 필드 산화물층을 형성하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  44. 제36항에 있어서,
    상기 필드 산화물층에 접하는 활성 영역들을 상기 기판에 형성하는 단계는 선택된 도전성을 갖는 제1 도핑 영역 및 대향하는 제2 도핑 영역을 형성하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  45. 제44항에 있어서,
    제1 도핑 영역 및 대향하는 제2 도핑 영역을 형성하는 단계는 상기 제1 도핑 영역을 제1 도전성을 갖도록 도핑하고 상기 제2 도핑 영역을 상기 제1 도전성과 다른 제2 도전성을 갖도록 도핑하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  46. 제44항에 있어서,
    제1 도핑 영역 및 대향하는 제2 도핑 영역을 형성하는 단계는 상기 제1 도핑 영역 및 상기 제2 도핑 영역 중 하나를 n- 도전성을 갖도록 도핑하는 단계, 및 상기 제1 도핑 영역 및 상기 제2 도핑 영역 중 다른 하나를 n-- 도전성을 갖도록 도핑하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  47. 제44항에 있어서,
    제1 도핑 영역 및 대향하는 제2 도핑 영역을 형성하는 단계는 이온 주입 공정을 이용하여 상기 제1 도핑 영역 및 상기 제2 도핑 영역을 형성하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  48. 제36항에 있어서,
    상기 디바이스 리세스 내로 게이트 재료를 퇴적하는 단계는 도핑된 폴리실리콘 재료 및 도핑되지 않은 폴리실리콘 재료 중 하나를 상기 디바이스 리세스 내로 퇴적하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  49. 제36항에 있어서,
    지지 기판 상에 적어도 하나의 주변 회로를 형성하는 단계는 선택된 도전성을 포함하는 지지 기판을 제공하는 단계를 더 포함하는 메모리 디바이스의 형성 방 법.
  50. 제49항에 있어서,
    선택된 도전성을 포함하는 지지 기판을 제공하는 단계는 p- 도전성을 포함하는 기판을 제공하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  51. 제36항에 있어서,
    상기 디바이스 리세스에 인접한 적어도 하나의 아이솔레이션 영역을 정의하는 단계;
    상기 아이솔레이션 영역의 위치에서 아이솔레이션 리세스를 에칭하는 단계;
    상기 아이솔레이션 리세스 내에 산화물층을 형성하는 단계; 및
    상기 아이솔레이션 리세스 내에 유전체 재료를 퇴적하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  52. 제51항에 있어서,
    아이솔레이션 리세스를 에칭하는 단계는 상기 아이솔레이션 리세스를 이방성으로 에칭하는 단계를 더 포함하고, 상기 아이솔레이션 리세스 내에 산화물층을 형성하는 단계는 습식 산화 공정 및 건식 산화 공정 중 하나를 이용하여 상기 아이솔레이션 리세스를 산화시키는 단계를 포함하는 메모리 디바이스의 형성 방법.
  53. 제51항에 있어서,
    상기 아이솔레션 리세스 내에 유전체 재료를 퇴적하는 단계는 상기 아이솔레이션 리세스 내로 실리콘 이산화물을 퇴적하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  54. 제36항에 있어서,
    상기 저장 디바이스와 상기 활성 영역들 중 선택된 영역과의 사이에 연장하는 비아(via)를 형성함으로써 상기 활성 영역들 중 상기 선택된 영역에 상기 저장 디바이스를 연결하는 단계;
    상기 메모리 어레이의 비트 라인과 상기 활성 영역들 중 다른 영역과의 사이에 연장하는 비아를 형성함으로써 상기 비트 라인에 상기 활성 영역들 중 상기 다른 영역을 연결하는 단계; 및
    상기 게이트 재료 상에 도전성 재료를 퇴적함으로써 상기 메모리 어레이의 워드 라인에 상기 게이트 재료를 연결하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  55. 제54항에 있어서,
    상기 활성 영역들 중 선택된 영역에 상기 저장 디바이스를 연결하는 단계는 상기 활성 영역들 중 상기 선택된 영역에 트렌치(trench) 및 스택형(stacked) 커패시터 중 하나를 연결하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  56. 제54항에 있어서,
    상기 메모리 어레이의 워드 라인에 상기 게이트 재료를 연결하는 단계는 상기 게이트 재료 상에 퇴적된 상기 도전성 재료의 대향하는 측면들(opposing sides) 상에 제1 절연 구조들을 형성하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  57. 제56항에 있어서,
    상기 도전성 재료의 대향하는 측면들 상에 제1 절연 구조들을 형성하는 단계는 상기 게이트 재료 상에 퇴적된 상기 도전성 재료에 접하는 제2 절연 구조를 상기 제1 절연 구조들 사이에 퇴적하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  58. 제36항에 있어서,
    상기 지지 기판 상에 적어도 하나의 주변 회로를 형성하는 단계는 적어도 하나의 센스 증폭기, 다중화기(multiplexer) 및 역다중화기(de-multiplexer) 회로, 래칭 회로, 버퍼 회로, 및 입력 및 출력 회로를 형성하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  59. 메모리 디바이스로서,
    반도체 기판 상에 위치하는 적어도 하나의 주변 회로; 및
    상기 적어도 하나의 주변 회로에 동작 가능하게 연결되는, 상기 기판 상에 형성된 메모리 어레이
    를 포함하고,
    상기 메모리 어레이는 리세스형 액세스 디바이스를 포함하고,
    상기 리세스형 디바이스는,
    제1 깊이까지 연장하고 상기 리세스 내에 형성된 게이트 산화물층을 포함하는, 상기 기판에 형성된 디바이스 리세스;
    상기 제1 깊이보다 큰 제2 깊이까지 연장하는, 상기 디바이스 리세스의 연장된 부분;
    상기 디바이스 리세스의 내부 내로 및 상기 기판 내로 안쪽으로 연장하는, 상기 디바이스 리세스의 내부 내에 위치하는 필드 산화물층;
    상기 필드 산화물층에 접하는, 상기 기판에 형성된 활성 영역들; 및
    상기 디바이스 리세스에 위치하는 게이트 구조를 더 포함하는 메모리 디바이스.
  60. 제59항에 있어서,
    상기 반도체 기판의 표면 상에 위치하는 적어도 하나의 유전체 층을 더 포함하는 메모리 디바이스.
  61. 제59항에 있어서,
    상기 필드 산화물층은 상기 게이트 산화물층의 두께의 적어도 2배인 두께를 갖는 필드 산화물층을 더 포함하는 메모리 디바이스.
  62. 제59항에 있어서,
    상기 필드 산화물층에 접하는, 상기 기판 내의 상기 활성 영역들은 선택된 도전성을 갖는 제1 도핑 영역 및 대향하는 제2 도핑 영역을 더 포함하는 메모리 디바이스.
  63. 제62항에 있어서,
    상기 제1 도핑 영역 및 상기 대향하는 제2 도핑 영역은 제1 도전성을 포함하는 제1 도핑 영역 및 상기 제1 도전성과 다른 제2 도전성을 포함하는 제2 도핑 영역을 더 포함하는 메모리 디바이스.
  64. 제62항에 있어서,
    상기 제1 도핑 영역 및 상기 대향하는 제2 도핑 영역은 n- 도전성을 갖는 상기 제1 도핑 영역 및 상기 제2 도핑 영역 중 하나, 및 n-- 도전성을 갖는 상기 제1 도핑 영역 및 상기 제2 도핑 영역 중 다른 하나를 더 포함하는 메모리 디바이스.
  65. 제59항에 있어서,
    상기 게이트 구조는 도핑된 폴리실리콘 재료 및 도핑되지 않은 폴리실리콘 재료 중 하나를 더 포함하는 메모리 디바이스.
  66. 제59항에 있어서,
    상기 반도체 기판은 선택된 도전성을 갖는 기판을 더 포함하는 메모리 디바이스.
  67. 제66항에 있어서,
    선택된 도전성을 갖는 상기 기판은 p- 도전성을 갖는 기판을 더 포함하는 메모리 디바이스.
  68. 제59항에 있어서,
    상기 디바이스 리세스에 인접한 적어도 하나의 아이솔레이션 리세스;
    상기 아이솔레이션 리세스 내에 위치하는 산화물층; 및
    상기 아이솔레이션 리세스를 실질적으로 점유하는 유전체 재료를 더 포함하는 메모리 디바이스.
  69. 제59항에 있어서,
    상기 저장 디바이스와 상기 활성 영역들 중 선택된 영역과의 사이에 연장하는 비아에 의해 상기 활성 영역들 중 상기 선택된 영역에 연결된 저장 디바이스;
    상기 메모리 디바이스의 비트 라인을 상기 활성 영역들 중 다른 영역에 연결하도록 구성된, 상기 활성 영역들 중 상기 다른 영역과의 사이에 연장하는 비아; 및
    상기 게이트 구조를 상기 메모리 디바이스의 워드 라인에 연결하는, 상기 게이트 구조 상에 위치하는 도전성 재료를 더 포함하는 메모리 디바이스.
  70. 제69항에 있어서,
    상기 저장 디바이스는 트렌치 커패시터 및 스택형 커패시터 중 하나를 더 포함하는 메모리 디바이스.
  71. 제69항에 있어서,
    상기 게이트 구조 상에 위치하는 상기 도전성 재료의 대향하는 측면들 상에 위치하는 제1 절연 구조들을 더 포함하는 메모리 디바이스.
  72. 제71항에 있어서,
    상기 게이트 구조 상에 위치하는 상기 도전성 재료에 접하는, 상기 제1 절연 구조들 사이에 위치하는 제2 절연 구조를 더 포함하는 메모리 디바이스.
  73. 제59항에 있어서,
    상기 적어도 하나의 주변 회로는 적어도 하나의 센스 증폭기, 다중화기 및 역다중화기 회로, 래칭 회로, 버퍼 회로, 및 입력 및 출력 회로를 더 포함하는 메모리 디바이스.
  74. 메모리 디바이스 용의 메모리 어레이로서,
    반도체 기판 상에 형성되고, 상기 기판 상에 형성된 워드 라인들 및 일반적으로 직교하는 비트 라인들에 연결된 복수의 메모리 셀
    을 포함하고,
    상기 복수의 메모리 셀 중 적어도 일부는,
    저장 디바이스; 및
    상기 저장 디바이스에 및 상기 워드 라인들 중 선택된 워드 라인 및 상기 비트 라인들 중 선택된 비트 라인에 연결되는, 상기 기판에 형성된 리세스형 액세스 디바이스를 포함하고,
    상기 리세스형 액세스 디바이스는,
    제1 깊이까지 연장하고 상기 리세스 내에 형성된 게이트 산화물층을 포함하는, 상기 기판에 형성된 디바이스 리세스;
    상기 제1 깊이보다 큰 제2 깊이까지 연장하는, 상기 디바이스 리세스의 연장된 부분;
    상기 디바이스 리세스의 내부 내로 및 상기 기판 내로 안쪽으로 연장하는, 상기 디바이스 리세스의 내부 내에 위치하는 필드 산화물층;
    상기 필드 산화물층에 접하는, 상기 기판에 형성된 활성 영역들; 및
    상기 디바이스 리세스에 위치하는 게이트 구조를 더 포함하는 메모리 어레이.
  75. 제74항에 있어서,
    상기 반도체 기판의 표면 상에 위치하는 적어도 하나의 유전체 층을 더 포함하는 메모리 어레이.
  76. 제74항에 있어서,
    상기 필드 산화물층은 상기 게이트 산화물층의 두께의 적어도 2배인 두께를 갖는 필드 산화물층을 더 포함하는 메모리 어레이.
  77. 제74항에 있어서,
    상기 필드 산화물층에 접하는, 상기 기판 내의 상기 활성 영역들은 선택된 도전성을 갖는 제1 도핑 영역 및 대향하는 제2 도핑 영역을 더 포함하는 메모리 어레이.
  78. 제77항에 있어서,
    상기 제1 도핑 영역 및 상기 대향하는 제2 도핑 영역은 제1 도전성을 포함하는 제1 도핑 영역 및 상기 제1 도전성과 다른 제2 도전성을 포함하는 제2 도핑 영역을 더 포함하는 메모리 어레이.
  79. 제77항에 있어서,
    상기 제1 도핑 영역 및 상기 대향하는 제2 도핑 영역은 n- 도전성을 갖는 상기 제1 도핑 영역 및 상기 제2 도핑 영역 중 하나, 및 n-- 도전성을 갖는 상기 제1 도핑 영역 및 상기 제2 도핑 영역 중 다른 하나를 더 포함하는 메모리 어레이.
  80. 제74항에 있어서,
    상기 게이트 구조는 도핑된 폴리실리콘 재료 및 도핑되지 않은 폴리실리콘 재료 중 하나를 더 포함하는 메모리 어레이.
  81. 제74항에 있어서,
    상기 반도체 기판은 선택된 도전성을 갖는 기판을 더 포함하는 메모리 어레이.
  82. 제81항에 있어서,
    선택된 도전성을 갖는 상기 기판은 p- 도전성을 갖는 기판을 더 포함하는 메모리 어레이.
  83. 제74항에 있어서,
    상기 디바이스 리세스에 인접한 적어도 하나의 아이솔레이션 리세스;
    상기 아이솔레이션 리세스 내에 위치하는 산화물층; 및
    상기 아이솔레이션 리세스를 실질적으로 점유하는 유전체 재료를 더 포함하는 메모리 어레이.
  84. 반도체 칩 상에 적어도 부분적으로 형성된 처리 시스템으로서,
    중앙 처리 장치(CPU); 및
    통신 버스에 의해 상기 CPU에 동작 가능하게 연결된 메모리 디바이스
    를 포함하고,
    상기 메모리 디바이스는 적어도 하나의 리세스형 액세스 디바이스를 포함하고,
    상기 적어도 하나의 리세스형 액세스 디바이스는,
    제1 깊이까지 연장하고 상기 리세스 내에 형성된 게이트 산화물층을 포함하는, 기판에 형성된 디바이스 리세스;
    상기 제1 깊이보다 큰 제2 깊이까지 연장하는, 상기 디바이스 리세스의 연장된 부분;
    상기 디바이스 리세스의 내부 내로 및 상기 기판 내로 안쪽으로 연장하는, 상기 디바이스 리세스의 내부 내에 위치하는 필드 산화물층;
    상기 필드 산화물층에 접하는, 상기 기판에 형성된 활성 영역들; 및
    상기 디바이스 리세스에 위치하는 게이트 구조를 더 포함하는 처리 시스템.
  85. 제84항에 있어서,
    상기 필드 산화물층은 상기 게이트 산화물층의 두께의 적어도 2배인 두께를 갖는 필드 산화물층을 더 포함하는 처리 시스템.
  86. 제84항에 있어서,
    상기 필드 산화물층에 접하는, 상기 기판 내의 상기 활성 영역들은 선택된 도전성을 갖는 제1 도핑 영역 및 대향하는 제2 도핑 영역을 더 포함하는 처리 시스템.
  87. 제86항에 있어서,
    상기 제1 도핑 영역 및 상기 대향하는 제2 도핑 영역은 제1 도전성을 포함하는 제1 도핑 영역 및 상기 제1 도전성과 다른 제2 도전성을 포함하는 제2 도핑 영역을 더 포함하는 처리 시스템.
  88. 제86항에 있어서,
    상기 제1 도핑 영역 및 상기 대향하는 제2 도핑 영역은 n- 도전성을 갖는 상기 제1 도핑 영역 및 상기 제2 도핑 영역 중 하나, 및 n-- 도전성을 갖는 상기 제1 도핑 영역 및 상기 제2 도핑 영역 중 다른 하나를 더 포함하는 처리 시스템.
  89. 제84항에 있어서,
    상기 게이트 구조는 도핑된 폴리실리콘 재료 및 도핑되지 않은 폴리실리콘 재료 중 하나를 더 포함하는 처리 시스템.
  90. 제84항에 있어서,
    상기 디바이스 리세스에 인접한 적어도 하나의 아이솔레이션 리세스;
    상기 아이솔레이션 리세스 내에 위치하는 산화물층; 및
    상기 아이솔레이션 리세스를 실질적으로 점유하는 유전체 재료를 더 포함하는 처리 시스템.
  91. 제84항에 있어서,
    상기 통신 버스에 동작 가능하게 연결된 적어도 하나의 입력/출력(I/O) 디바이스 및 대용량 저장 디바이스를 더 포함하는 처리 시스템.
  92. 제91항에 있어서,
    상기 적어도 하나의 I/O 디바이스는, 프린터, 디스플레이 디바이스, 키보드 및 마우스 중 적어도 하나를 포함하고, 상기 대용량 저장 디바이스는 하드 디스크 드라이브, 플로피 디스크 드라이브 및 광 디스크 드라이브 중 적어도 하나를 포함하는 처리 시스템.
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