KR20090076954A - 위상 주파수 검출 장치, 위상 동기 루프 시스템 및 위상 동기 루프 조작 방법 - Google Patents

위상 주파수 검출 장치, 위상 동기 루프 시스템 및 위상 동기 루프 조작 방법 Download PDF

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토마스 토이플
마르셀 코셀
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

본 발명은 피드 포워드 위상 주파수 검출을 사용하는 고속의 낮은 지터 위상 동기 루프(PLL)에 관한 것이다. 이 위상 주파수 검출기는 기준 신호의 상승 에지와 피드백 신호의 상승 에지 사이의 위상차 지속시간을 표시하는 출력 신호를 제공하는 위상차 센서를 포함할 수 있다. 또한, 이 장치는 기준 신호가 피드백 신호보다 앞설 때를 표시하는 출력 신호를 제공하는 리드 래그 센서(a lead lag sensor)를 포함한다. 또한, 조정 논리 모듈이 위상차 센서의 출력단 및 리드 래그 센서에 결합될 수 있으며, 이 조정 논리 모듈은 기준 신호가 피드백 신호보다 앞설 때는 위상차 지속시간 신호를 제 1 출력으로 조정할 수 있고, 기준 신호가 피드백 신호보다 뒤쳐질 때는 위상차 신호를 제 2 출력으로 조정할 수 있다.

Description

위상 주파수 검출 장치, 위상 동기 루프 시스템 및 위상 동기 루프 조작 방법{SYSTEMS AND ARRANGEMENTS FOR A PHASE FREQUENCY DETECTOR}
본 발명은 통신 및 데이터 프로세싱 분야에 관한 것으로, 특히 위상 주파수 검출기 분야에 관한 것이다.
일반적으로, 전자 장비의 각 새로운 세대는 더 높은 속도로 데이터를 프로세싱하고 더 높은 속도로 통신할 수 있다. 따라서, 이러한 전자 장치를 운영하는 클록은 각 새로운 장치 세대에서 더 높은 속도로 동작하도록 요구된다. 클록 속도와 데이터 레이트가 초당 수 기가헤르츠/기가 비트 범위로 증가함에 따라 많은 설계 시도가 이루어진다. 예를 들어, 클록 신호에서 지터가 중요한 요인이 되었는데, 시스템 성능에 심각한 저하를 야기할 수 있기 때문이다. 지터는 "흔들리는(shaky)" 클록 펄스 또는 원하는 형상으로부터의 편차, 변동 또는 변위를 갖는 클록 펄스의 일부로서 발생할 수 있다. 이 편차는 진폭 변동, 타이밍 변동, 위상 폭 변동 및 기타 변동의 형태로 나타날 수 있는데, 펄스 형상 또는 펄스 타이밍은 원하는 시간 또는 진폭으로부터 변위된다.
일반적으로, 클록 신호는 회로들간의 데이터 통신을 동기화하기 위해 데이터 프로세싱 시스템과 통신 시스템에서 사용된다. 공통적으로 클록 및 데이터 복원(CDR)으로 불리는 하나의 정밀한 클록 애플리케이션은 회로의 시스템 와이드 동기화를 요구하며, 이러한 회로는 상대적으로 긴 거리만큼 분리될 수 있다. 새로운 설계 요구조건은 수-기가비트 범위에서 동작하도록 통신 시스템을 특정한다. 이러한 높은 주파수에서 수신 데이터 파형과 수신기의 타이밍을 동기화시키는 것은 도전 과제인데, 이러한 동기화를 위한 정확한 클록 신호가 요구되기 때문이다. 또한, 고속 클록 신호에 대한 많은 다른 애플리케이션이 존재한다. 예를 들어, 무선 주파수 송신기 및 수신기, 네비게이션 장비 및 기타 직렬 링크 원격통신 장비도 통상적으로 견고한 클록 신호를 요구한다.
위상 동기 루프(PLL)는 흔히 시스템 클록으로부터 정밀 클록 신호를 발생시키기 위해 사용되며, PLL 내의 부품은 흔히 지터의 원인이다. 통상적으로, PLL은 전압 제어 오실레이터(VCO)를 가지며, 피드백 루프는 VCO의 주파수를 제어하는데, PLL은 기준 신호에 대해 일정한 위상 각을 유지한다. PLL은 간섭성(coherent) 반송파 추적 및 임계값 확장, 비트 동기화 및 기호 동기화를 위한 통신에서 널리 사용된다. 전술한 바와 같이, PLL 지터는 수-기가헤르츠 범위와 같은 더 높은 클록 주파수에서 현저한 문제가 된다. 피드백 루프의 좁은 대역폭을 갖는 PLL은 지터에 현저하게 기여할 수 있는데, 피드백 루프의 제어 신호는 이들이 얼마나 빨리 노이즈와 다른 불안정성 문제에 대응할 수 있는지에 제한되기 때문이다.
직렬 링크 송신기에 대한 매우 낮은 지터 값을 갖는 클록 신호를 생성하기 위한 한 가지 방식은 PLL의 VCO의 지터 기여를 최대한 억제하기 위해 가능한 가장 넓은 PLL에 대한 루프 대역폭 값을 선택하는 것이다. 또한, 지터를 억제하기 위해 주파수 피드백 루프에서 매우 높은 주파수를 사용하는 것이 바람직한데, 오직 작은 피드백 분배기 값만이 필요하기 때문이다. 그러나, 이러한 높은 주파수는 통상적으로 PLL의 내부 피드백 루프를 갖는 종래 위상 주파수 검출기(PFD)를 사용하는 것을 금지한다. PFD는 통상적으로 PLL의 입력 스테이지로서 위치되며 종래 PFD는 이 높은 주파수 입력 및 높은 주파수 피드백 루프를 수용하기에 충분히 빠르게 전환할 수 없다.
PLL에서 사용되는 가장 인기 있는 종래 PFD는 통상적으로 2개의 에지 트리거형 리셋 가능한 플립-플롭과 함께 리셋 경로 내의 AND 게이트를 포함한다. 이 종류의 PFD는 공통적으로 "순차적 위상-주파수 검출기"로 불린다. 일반적으로, 수신 기준 신호와 VCO 피드백 신호의 에지는 두 신호 모두가 높을 때 PFD를 리셋한다. 두 신호의 상승 에지 사이의 시간 차이는 위상차로서 검출되어서, 위상 주파수 검출기(PFD)로 명명한다. 이 종류의 종래 리셋 피드백과 관련되는 2개의 현저한 문제점이 존재한다.
첫째, PFD의 내부 피드백 루프 속도 또는 리셋 신호 주파수가 PLL의 최대 동작 속도를 제한한다. 또한, PLL이 "위상-동기"에 근접할 때 잠재적 "데드 존(dead zone)"이 존재한다. 시스템은 위상 동기에 매우 근접하여 피드백 주파수가 동기를 달성하는 해상도를 가지지 못할 수 있으며, 출력 주파수는 원하는 주파수를 초과하거나 미달할 것이다. 데드 존 문제는 리셋 경로에 추가 지연을 삽입함으로써 해결 될 수 있는 반면, 이는 추가 지연을 유도하고 이 추가 지연 없이도 해결하기 어려운 내부 루프 리셋/속도 문제를 증가시킨다.
전술한 바와 같이, 종래 PFD는 2개의 플립-플롭을 추가 지연을 도입하는 한 쌍의 인버터가 이어지는 하나의 조합 게이트로 포함시켜서 데드 존 문제를 해결한다. 리셋 피드백은 PFD의 출력 상의 UP 및 DOWN 신호로부터 두 플립 플롭의 리셋 입력에 제공될 수 있어서, 플립 플롭의 상태가 리셋될 수 있다. 이러한 리셋을 위해 요구되는 시간 지연은 종래 또는 통상적인 PFD의 최대 안정된 동작 속도에 관한 주요 문제를 야기한다.
따라서, 피드백 리셋과의 이 간섭성 문제로 인해, 내부 피드백 루프가 없는 PFD 토폴로지가 제안되었다. 예를 들어, R. van de Beek등이 저술하고 2004년 11월 IEEE J. Solid-State Circuit 39권 1862 - 1871쪽에 공개된 "A 2.5-10-GHz clock multiplier unit with 0.22-ps rms jitter in standard 0.18-mm CMOS"에는, 피드백 루프가 없는 PFD가 개시되어 있다. 종래 순차적 PFD와 비교할 때, 제안된 피드백 없는 PFD 토폴로지는 상대적으로 고가의 신뢰할 수 없고 복잡한 해결책을 제공한다. 이러한 해결책은 정밀한 루프 필터를 요구하는데, 이 루프 필터가 주파수 검출(FD) 경로에서 저대역 통과 필터로서 사용되며, 위상 검출(PD) 경로에서 고대역 통과 필터로서 사용되기 때문이다. 또한, FD는 통상적으로 제한된 주파수 수집 범위를 갖는데, 이는 통상적으로 원하는 전압 제어 오실레이터(VCO) 주파수의 +/- 25%에 불과하다. 이러한 해결책은 이들 및 다른 결함으로 인해 널리 사용되지 않는다. 따라서, 낮은 지터를 제공하도록 고속 PLL의 높은 속도에서 동작할 수 있 는 신뢰할 수 있으며 낮은 비용의 PFD가 매우 유용할 것이다.
전술한 문제점들은 피드 포워드 위상 주파수 검출기(PFD)를 사용하는 고속의 낮은 지터 위상 동기 루프(PLL)를 제공하는 본 발명의 시스템, 방법 및 매체에 의해 대부분 해결된다. 일 실시예에서, 이 장치는 제 1 입력단, 제 2 입력단 및 출력단을 갖는 위상차 센서를 포함한다. 출력단은 위상차 지속시간 신호를 제공하여, 제 1 입력단상의 제 1 신호의 상승 에지와 제 2 입력단상의 제 2 신호의 상승 에지 사이의 지속시간을 표시할 수 있다. 또한, 이 장치는 위상차 센서의 제 1 입력단에 결합되는 제 1 입력단, 위상차 센서의 제 2 입력단에 결합되는 제 2 입력단 및 제 1 신호와 상기 제 2 신호 중 어느 것이 시간적으로 앞서는지를 나타내는 출력 신호를 제공하는 적어도 하나의 출력단을 갖는 리드 래그 센서(a lead lag sensor)를 포함할 수 있다.
또한, 조정 논리 모듈(a steering logic module)이 위상차 센서의 출력단 및 리드 래그 센서의 적어도 하나의 출력단에 결합된다. 이 조정 논리 모듈은 제 1 신호가 제 2 신호보다 앞서는 경우에 위상차 지속시간 신호를 제 1 출력으로 조정하고 제 1 신호가 제 2 신호보다 뒤쳐지는 경우에 위상차 신호를 제 2 출력으로 조정할 수 있다. 위상차 센서는 배타적 OR 게이트를 사용하여 구현될 수 있으며, 리드 래그 센서는 D 플립-플롭으로 구현될 수 있고, 조정 논리는 2개의 AND 게이트로 구현될 수 있다.
다른 실시예에서, 위상 동기 루프 시스템이 개시된다. 이 시스템은 기준 신호와 루프 신호를 수신하고 제 1 출력단상에 양(positive)의 위상 크기 출력 신호를 제공하며 제 2 출력단상에 음(negative)의 위상 크기 출력 신호를 제공하는 피드 포워드 위상 주파수 검출기를 포함할 수 있다. 또한, 이 시스템은 제 1 및 제 2 피드 포워드 위상 주파수 검출기 출력단에 결합되어 양 및 음의 위상 크기 출력 신호를 수용하는 전하 펌프를 포함할 수 있다. 이 전하 펌프는 양의 위상 크기 출력 신호에 응답하여 양의 가변 전류 출력을 제공하며 음의 위상 출력 신호에 응답하여 음의 가변 전류 출력을 제공할 수 있다.
로컬 오실레이터 또는 VCO가 이 전하 펌프에 결합되어 특정 주파수에서 진동하도록 구성될 수 있다. VCO는 전하 펌프의 가변 전류 출력에 응답하여 주파수를 변경할 수 있으며, 이는 루프 필터를 사용하여 VCO에 대한 제어 전압으로 변환될 수 있다. 로컬 오실레이터는 기준 신호와 동기화되는 시스템 출력 클록 신호를 제공할 수 있고, 이 신호로부터 피드백이 얻어져서 위상 주파수 검출기로 다시 전송될 수 있다.
또한, 2 스테이지 PLL 시스템이 개시된다. 2 스테이지 시스템에서, 종래 PFD를 사용하는 종래 PLL이 제 1 스테이지에서 사용될 수 있다. 또한, 종래 PLL은 높은 품질 요인을 갖는 VCO와 함께 좁은 루프 대역폭을 사용함으로써 기준 주파수 입력단상에 존재하는 지터 대부분을 감소시키는 것을 도울 수 있다. 종래 PFD는 기준 신호 및 제 2 루트 피드백 신호를 수신하고 제 2 전하 펌프로 위상차-위상 크기 출력 신호를 제공할 수 있다. 제 2 전하 펌프가 종래 PFD에 결합되어 위상차-위상 크기 출력 신호를 수용하고 위상차-위상 크기 출력 신호에 응답하여 전류 출력을 제공할 수 있다. 제 2 로컬 오실레이터가 제 2 전하 펌프에 결합되어 제 2 전하 펌프의 전류 출력에 응답하여 제 2 로컬 오실레이터의 주파수를 변경하도록 구성될 수 있다. 제 2 로컬 오실레이터는 종래 PFD로 피드백을 제공하고 상대적으로 높은 기준 주파수를 제 2 스테이지 PLL의 피드 포워드 PFD로 제공할 수 있다. PLL의 제 2 스테이지는 매우 놀은 루프 대역폭을 가질 수 잇어서, VCO의 지터 생성을 최적으로 억제하는데, 이는 다수의 주파수 대역을 덮을 수 있는 광대역, 낮은 품질 요인 유형의 오실레이터일 수 있다.
또 다른 실시예에서, 위상 동기 루프를 조작하는 방법이 개시된다. 이 방법은, 피드 포워드 위상 주파수 검출기를 사용하여 기준 신호 및 피드백 신호를 수신하는 단계와, 기준 신호와 상기 피드백 신호 사이의 위상차의 시간 지속시간에 응답하여 위상차 펄스 폭을 생성하는 단계를 포함할 수 있다. 위상차 신호는 기준 신호가 피드백 신호보다 앞서는 경우에 제 1 출력으로 조정되고, 기준 신호가 피드백 신호보다 뒤쳐지는 경우에 제 2 출력으로 조정될 수 있다. 기준 신호는 제 1 스테이지 위상 동기 루프의 출력으로부터 수신되므로 상대적으로 높은 주파수를 가질 수 있다.
본 발명의 양태는 첨부된 도면을 참조하여 다음의 상세한 설명으로부터 명확해질 것이다. 도면에서 동일한 참조 번호는 유사한 요소를 표시할 수 있다.
도 1은 2 스테이지 위상 동기 루프(PLL)의 블록도를 도시하고 있다.
도 2는 피드 포워드 위상 주파수 검출기(FFPFD)의 블록도를 도시하고 있다.
도 3은 도 2의 블록도에 대한 타이밍/시그날링 그래프를 도시하고 있다.
도 4는 피드 포워드 위상 검출기의 전송 기능의 그래프를 도시하고 있다.
도 5는 위상 동기 루프를 제어할 수 있는 피드 포워드 위상 검출기의 블록도를 도시하고 있다.
도 6은 피드 포워드 위상 주파수 검출기의 동작의 흐름도를 도시하고 있다.
다음은 첨부된 도면에 도시된 본 명세서의 실시예에 대한 상세한 설명이다. 실시예는 개시 내용을 분명하게 전달할 수 있도록 세부적이다. 그러나, 세부 사항의 양은 예상되는 실시예의 변형을 제한하도록 의도된 것이 아니며, 반대로, 첨부된 청구범위에 의해 정의되는 본 명세서의 사상과 범위 내에 해당하는 모든 수정물, 균등물 및 대체물을 포함하는 것으로 의도된다. 이하의 설명은 당업자에게 명백한 실시예를 구성하도록 설계된다.
하드웨어 및/또는 소프트웨어의 특정 구성을 참조하여 구체적인 실시예를 설명할 것이지만, 당업자는 본 명세서의 실시예는 다른 균등한 하드웨어 및/또는 소프트웨어 시스템으로 유리하게 구현될 수 있다는 것을 이해할 것이다. 본 명세서에 개시되는 명세서의 양태는 자기 및 광학적으로 판독 가능하고 제거 가능한 컴퓨터 디스크를 포함하는 컴퓨터 판독 가능한 매체상에 저장되거나 분배될 수 있을 뿐 만 아니라, 무선 네트워크를 포함하는 인터넷을 통해 또는 다른 네트워크를 통해 전자적으로 분배될 수 있다. 본 명세서의 양태에 특정되는 데이터 구조 및 데이터 전송(무선 전송을 포함함) 또한 본 명세서의 범위 내에 포함된다.
위상 동기 루프(PLL)을 사용하여 매우 낮은 지터를 갖는 클록 신호를 발생시키기 위해, PLL의 루프 대역폭은 가능한 가장 넓게 선택되어야 한다. 따라서, PLL이 매우 높은 주파수 입력 기준 신호를 수용할 수 있도록 PLL을 설계하는 것이 유리하다. PLL의 입력 스테이지는 통상적으로 위상 주파수 검출기(PFD) 및 종래 PFD는 심각한 속도 제한을 갖는다. 따라서, 종래 위상 주파수 검출기(PFD)를 갖는 종래 PLL은 오늘날의 수요를 만족하는 주파수에서 동작하지 않을 것이다. PLL이 계속 증가하는 속독에서 동작하게 하는 더 높은 속도로 전환할 수 있는 특수 고속 PFD가 개시된다.
도 1을 참조하면, 2 스테이지 PLL(100)이 도시되어 있다. 일 실시예에서, 고속 스테이지(102)는, 본 발명에 따라 제 2 스테이지(104)가 피드 포워드 위상 주파수 검출기(FFPFD)(106)를 사용할 수 있다는 점을 제외하고는 제 2 스테이지(104)와 유사하다. FFPFD(106)는 피드백을 갖는 종래 PFD보다 높은 크기인 주파수에서 동작할 수 있다.
제 1 위상 동기 루프(102)는 위상 주파수 검출기(PFD)(108), 이득 제어 모듈(138), 전하 펌프(110), 작은 대역 폭 필터(112), 로컬 오실레이터 또는 전압 제어형 오실레이터(VCO)(114) 및 1/N1 주파수 분배기(116)를 포함할 수 있다. 동작에서, 낮은 주파수 기준 신호가 외부원으로부터 PFD(108)의 입력단으로 제공될 수 있으며, 기준 신호와 피드백 루프 신호 사이의 검출된 위상차에 기초하여, PFD(108)가 전하 펌프(110)를 구동할 수 있다. 전하 펌프(110)의 출력 신호는 필터(112)에 공급될 수 있으며, 필터링된 신호가 사용되어 VCO(114)의 클록 주파수 출력 신호를 제어하도록 사용될 수 있다. VCO(114)의 출력 신호가 주파수 분배기(116)에 제공될 수 있다. VCO(114)의 출력 신호는 다시 피드백 루프(134)의 1/N2 분배기에 의해 분배될 수 있고, 이 신호는 PFD(108)로 피드백으로서 복귀되어 제 1 스테이지(102)가 정밀하고 견고한 높은 주파수 클록 신호(136)를 제 2 스테이지(104)에 공급할 수 있다. VCO(114)는 높은 Q값을 제공하는 작은 인덕턴스를 갖는 높은 주파수 오실레이터일 수 있으며, 작은 루프 대역폭이 PLL(102)에 의해 구현될 수 있다. 이러한 작은 루프 대역폭은 2-스테이지 PLL(100)의 제 1 스테이지(102)의 입력단에 열악한 품질의 기준 주파수(130)로 구동되는 경우에도 PLL이 안정적일 수 있게 한다.
PLL의 제 2 스테이지(104)는 피드 포워드 위상 주파수 검출기(FFPFD)(106), 전하 펌프(120), 높은 대역폭을 갖는 필터(122), 로컬 오실레이터 또는 VCO(124) 및 (1/N1) 주파수 분배기(125)를 포함할 수 있다. 동작에서, 제 1 스테이지(102)의 출력으로부터의 높은 주파수 기준 신호(136)는 FFPFD(106)의 입력으로 공급될 수 있으며, 피드백 루프 신호(132)와 높은 주파수 기준 신호(136) 사이의 위상차 검출에 기초하여 FFPFD(106)는 에러 신호를 전하 펌프(120)로 구동할 수 있으며, 이 에러 신호는 "결과적으로" 위상차가 FFPFD(106)의 입력에서 검출될 때 VCO(124)의 진동 주파수를 정정할 것이다. 전하 펌프(120)의 출력 신호가 필터(122)에 공 급될 수 있으며, 필터링된 신호는 로컬 오실레이터(124)의 동작 주파수를 제어하여 신호가 동기화 클록 신호 출력으로서 제공되기 전에 신호를 분배기(125)로 제공할 수 있다. 클록 신호는 1/N2 분배기(128)에 의해 분배될 수 있으며, 피드백으로서 FFPFD(106)에 제공되어 제 2 스테이지 PLL(104)의 출력이 안정된 "지터 없는 " 높은 주파수 클록 신호를 많은 상이한 종류의 동작 회로에 의해 사용되기 위해 출력단에 제공할 수 있다.
전술한 바와 같이, 일 실시예에서, 제 1 스테이지(102)의 PFD(108)는 자신의 입력부에 상대적으로 낮은 기준 신호 주파수만을 수용할 수 있는 종래 PFD일 수 있다. 그러나, 제 1 스테이지(102)는 5 기가헤르츠보다 큰 기준 주파수를 갖는 출력 클록 신호를 생성할 수 있다. 제 2 스테이지 PFD(104)는 제 2 스테이지(102)로부터 이 상대적으로 높은 주파수 신호를 수용할 수 있고, 그 피드백 루프(132)에서 상대적으로 높은 주파수를 사용할 수 있는데, 제 2 스테이지(104)가 특히 FFPFD(106) 상의 피드 포워드 제어를 사용하기 때문이다. 제 2 스테이지(104)의 FFPFD(106)는 높은 주파수 기준 및 피드백 신호를 수용할 수 있고, 이들 신호들 사이의 위상차를 검출하고 이들 2 신호 사이의 위상차를 나타내는 정확한 출력 신호를 제공한다. 따라서, 동작에서, FFPFD(106)는 제 2 스테이지(102)에 의해 제공되는 기준 신호(136)와 피드백 루프(132)상의 분배된 VCO 신호(132) 사이의 위상차를 측정하고 신호(132와 136)의 위상차와 같은 정도의 지속시간을 갖는 펄스를 제공한다.
PLL(100)의 입력단의 기준 신호는 흔히 동일한 칩 또는 집적 회로상에 PLL(100)과 공동 위치되는 대부분의 시스템으로 분배되는 "글로벌" 시스템 클록이다. 제 1 스테이지(102)는 클록 분배 네트워크의 상호접속부 또는 배선에 일치되는 임피던스일 수 있으므로 제 2 스테이지(102)는 시스템 기준 신호를 현저하게 로딩하거나 변경하지 않는다. 제 1 스테이지(102)의 낮은 주파수 성질은 글로벌 클록 분배 네트워크상에 낮은 전파 손실 또는 최소 로딩을 제공하는 것에 전도성이다. 일반적으로, 제 1 스테이지 PLL(102)는 시스템 기준 신호를 로딩하지 않을 것이며 흔히 시스템 기준 신호(130)와 함께 존재하는 지터 및 다른 노이즈를 "클린 업"할 수 있다.
시스템 클록 로딩에 대한 PLL의 입력 스테이지 기여의 반사 확산 파라미터에 의해 측정되는 삽입 손실뿐만 아니라 높은 주파수에서의 전파 손실로 인해, 클록 분배 배선은 시스템 클록이 더 큰 거리(수 밀리미터 또는 센티미터)를 지나는 '낮은' 주파수 PLL로만 라우팅될 것을 요구할 수 있다는 것을 인식할 수 있다. 그렇지 않으면, 클록 분배 시스템에 의해 소비되는 전력의 양은 매우 높은 주파수에서의 전송 라인에 존재하는 전파 손실을 극복하기 위해 엄청나게 높아야 할 것이다.
따라서, VCO(114 및 124)는 현저하게 다른 속성을 가질 수 있다. VCO(114)는 하이 Q를 가질 수 있으므로 기준 주파수 신호(130)의 "클린 업" 기능을 수행하기 위한 협대역 오실레이터일 수 있는 반면, VCO(124)는 광대역일 수 있으며 제 1 스테이지(102)로부터 깨끗한 입력 신호를 가질 때 높은 주파수 및 안정된 클록 신호를 제공할 수 있다. VCO(124)는 통상적으로 VCO(114)보다 많은 지터를 생성할 것이므로, VCO(124)는 PLL 시스템(100)의 제 2 스테이지(104)에 존재하는 넓은 루 프 대역을 지원할 수 있다. 일반적으로, PLL에서 입력단에서 "노이지" 기준 주파수의 지터를 억제하는 것과 광범위한 클록 주파수를 갖는 출력단에 제공하는 것은 단일 스테이지 PLL을 위한 상호 배타적인 설계 선택 사항으로 고려되는데, 안정된 광범위 출력은 PLL의 입력단의 노이지 신호와 관련하여 실질적으로 불가능하기 때문이다. 따라서, 구분된 장점을 갖는 2개의 PLL을 캐스캐이딩(cascading)하는 것은 이들 문제를 해결하고 개선된 클록 신호를 제공할 수 있다.
제 2 스테이지(104)에서 더 고속의 내부 피드백 루프를 사용하는 것의 장점은 PLL의 최대 안정된 운영 속도가 현저하게 증가될 수 있다는 점이다. 이 고속 제어 루프 속도는 지터를 현저하게 감소시킬 수 있고 PLL이 위상 동기를 달성하는 것에 근접할 때 발생하는 데드 존 특성을 실질적으로 제거할 수 있다. 따라서, 개선된 제어 특성은 고속 제어 루프 및 고속 FFPFD를 통해 개시된 고속 FFPFD에 의해 사용될 수 있다.
거의 모든 제어 루프에서와 같이, 루프(132)의 대역폭은 PLL의 제 2 스테이지(104)의 안정성에 의해 제한된다. 본 명세서에서, 입력 기준 주파수에 대한 제 1 스테이지(102)의 안정성은 통상적으로 문제가 되지 않는데, 제 2 스테이지 제어 루프(134)가 상대적으로 작은 대역폭을 갖는 상대적으로 낮은 주파수를 갖기 때문이다. 그러나, 캐스캐이딩된 PLL의 제 2 스테이지(104)는 훨씬 높은 주파수에서 동작하는 훨씬 큰 대역폭을 갖는다.
따라서, 입력 기준 주파수(130)는 낮은 기준 주파수를 가질 수 있으며, 제 1 스테이지(102)는 작거나 상대적으로 느린 루프(134) 또는 좁은 루프 대역폭을 사용 하여 기준 주파수(130)를 필터링할 수 있다. 예를 들어, 제 1 PLL(102)의 대역폭은 대략 수 kHz일 수 있다. PLL 시스템의 제 2 스테이지(104)는 상대적으로 넓은 루프 대역폭을 사용하고 제 1 스테이지 PLL(102)의 출력단에 의해 제공되는 상대적으로 높은 기준 주파수를 사용함으로써 VCO 지터를 감소시킬 수 있다. 예를 들어, 제 2 PLL(104)의 루프 대역폭은 수십 MHz로부터 PLL의 출력단 주파수의 대략 1/10에 이르는 범위일 수 있다. 제 2 스테이지(104)는 PLL의 출력단 주파수의 1/10에서 실행되는 피드백 루프와 효율적으로 동작하고 적합한 시스템 안정성을 유지할 수 있다는 것이 결정되었다. 본 명세서의 PLL이 클록의 클록 생성 및 데이터 복원 애플리케이션 또는 다른 디지털 통신 시스템에서 사용되는 경우, 피드백 루프(132)의 주파수는 수 GHz에서 동작할 수 있다. 그러나, 피드백 루프의 실제 주파수는 목표 데이터 속도에 의존할 수 있다. 이득 모듈(138)은 PFD(108)로부터 신호를 수신하고 조절 가능한 이득 신호를 전하 펌프(110)에 제공할 수 있다.
종래 고속 PFD는 상대적으로 거대하고 복잡하며 개시된 FFPFD(106)는 종래 순차적 PFD보다 작은 구성 요소로 기능할 수 있고 종래 PFD보다 작은 웨이퍼 공간을 차지한다. FFPFD(106)의 하나의 다른 장점은 FFPFD(106)가 종래 PFD의 이득의 두 배인 위상 검출기 이득을 제공할 수 있다는 점이다. 다른 장점은 FFPFD(106)가 종래 PFD가 갖는 제한된 주파수 획득 범위를 갖지 않는다는 점이다.
도 2를 참조하면, 피드 포워드 위상 주파수 검출기 FFPFD(200)가 개시되어 있다. 개시된 FFPFD(200)는 도 1의 제 2 스테이지 PLL에서 효율적으로 사용될 수 있다. FFPFD(200)는 배타적 OR(XOR) 게이트(202)로서 내부에 내장되는 위상차 센 서와, D-필립-플롭으로서 내장되는 리드 래그 센서(lead lag sensor, 204)와, 시간 지연 모듈(214) 및 2개의 AND 게이트(206 및 208)에 의해 구현되는 조정 모듈을 포함할 수 있다.
동작에서, XOR-게이트(202)는 기준 신호(FREF)(210)와 분배된 VCO 신호(FVCO)(212) 사이의 위상차를 측정할 수 있고, 그 출력단의 위상차 지속 시간 신호를 제공하여, FREF(210)의 상승 에지가 FVCO(212)보다 앞서는지 뒤쳐지는지를 표시한다. D-플립-플롭(204)은 2개의 출력 신호를 가질 수 있는데, 하나는 FREF(212)가 FVCO(212)보다 앞설 때 논리 하이를 제공하고, 다른 하나는 FREF(210)가 FVCO(212)보다 뒤쳐질 때 논리 하이를 제공한다.
XOR-게이트(202)는 수 내지 수십 기가헤르츠의 범위에서 기준 신호 FREF(210)를 수용할 수 있고, VCO의 출력단으로부터 피드백 루프 신호 FVCO(212)를 수용할 수 있다. XOR-게이트(202)는 FREF(210) 및 FVCO(212)가 동일하지 않은 논리 레벨을 갖거나 상이한 상태일 때 논리 하이 출력을 발생시킬 수 있다. 이 XOR 논리 하이 출력은 위상차가 FREF(210)과 FVCO(212) 사이를 벗어날 때 시간 주기를 표시한다. D-필립-플롭(204)은 분배된 VCO 신호 FVCO(212)의 상승 에지가 기준 신호 FREF(212)의 상승 에지보다 앞서거나 뒤쳐지는지를 감지하거나 판단할 수 있다. 따라서, D-플립-플롭(204)은 FREF(210)가 FVCO(212)를 앞서는 경우에 Q 출력단에 논리 하이 출력을 발생 시키고, FVCO(210)가 FREF(212)를 앞서는 경우에 Qb에 논리 하이 출력을 발생시킬 수 있다. 그 후, D 플립-플롭(204)은 AND-게이트(206 및 208)를 제어하거나 활성화시키기 위해 사용될 수 있다.
D-플립플롭(204)의 Q 출력이 하이이면, D-플립플롭(204)의 Qb 출력단은 로우이며, 반대의 경우도 마찬가지이다. 따라서, XOR-게이트(202)의 출력단은 FREF(210)와 FVCO(212) 사이에 위상차가 존재하는 시간을 나타내는 펄스를 제공할 수 있는 반면, D-플립플롭(204)은 제 1 출력단에서 FVCO(212)가 FREF(210)보다 앞서는지를 나타내는 조정 신호 또는 FVCO(212)가 FREF(210)보다 뒤쳐질 때 제 2 조정 신호를 제공할 수 있다. 따라서, AND-게이트(206)의 출력단에서의 신호는 리드 신호 크기 표시자 또는 그 출력단에 특정 양(시간 지속시간)만큼 루프에서 VCO 주파수를 증가시키기 위한 신호를 발생시킬 수 있다. 이와 유사하게, AND-게이트(208)의 출력단에서의 신호는 FORM 신호 크기 표시자 또는 그 출력단의 특정 양(시간 지속시간)만큼 루프에서 VCO 주파수를 감소시키기 위한 신호를 발생시킬 수 있다.
FFPFD(200)에 의해 제공되는 하나의 다른 특징은 FFPFD(200)는 종래 순차적 PFD가 필요로 하는 것과 같은 내부 피드백 루프를 갖지 않는다는 점이다. FFPFD(200)를 구현하는 데에 사용되는 플립-플롭과 논리 게이트의 동작을 이해함으로써 알 수 있는 바와 같이, 개시된 PFD(200)는 내부 피드백 경로를 갖지 않으며 리셋 신호를 필요로 하지 않는다. 종래 PFD에서 발견되는 종래 피드백 루프 제한이 제거되었으며, 개시된 FFPFD(200)는 개선된 주파수 응답으로 인해 높은 속도로 동작할 수 있으며, 모든 신호가 순방향으로 공급된다. 개시된 FFPFD(200)는 그 입력단에 매우 높은 기준 주파수(FREF)를 수용하고 안정되게 유지될 수 있는데, 그 이유는 종종 시스템을 "동기화 해제"시키고 불안정성을 야기하는 리셋 지연을 삽입시키는 내부 피드백 루프가 존재하기 않기 때문이다. 따라서, 시스템(100)의 제 2 PLL(104)은 매우 넓은 루프 대역폭으로 동작될 수 있다. 이러한 넓은 대역폭은 VCO 지터의 현저한 억제를 제공하는 하나의 방식이다.
또한, 개시된 FFPFD(200)는 종래 PFD보다 부품을 적게 가지며, 공간을 작게 차지하고, 제조하기 쉽다. 또한, FFPFD(200)는 설계 단계에서 시뮬레이션 타이밍을 향상시키는데, 종래 PFD를 사용하는 설계에서 수용되어야만 하는 많은 알려지지 않은 스위칭 지연들이 개시된 FFPFD(200)를 사용하는 설계에서는 실질적으로 제거되거나 보다 엄격하게 예측되기 때문이다. 이러한 알려지지 않은 지연을 제거하는 것은 시스템이 실제 신호 스루풋을 크게 향상시킨다.
또한, FFPFD(200)는 시작 시에 개선되거나 "더 빠른" 로크-인(lock-in) 시간을 제공할 수 있는데, XOR-게이트(202)가 기준 신호(210)의 상승 및 하강 에지 모두에서 위상차를 측정할 수 있기 때문이다. 이 특징은 이중-에지 트리거형 플립-플롭을 갖는 종래 PFD를 사용하는 것과 유사하지만, FFPFD(200)는 이 종래 설계와 비교할 때 부품 수를 크게 감소시키는데, FFPFD(200)는 이중-에지 트리거형 플립-플롭과 내부 리셋 피드백 루프를 사용하지 않고 종래 이중-에지 트리거형 PFD로서 수행할 수 있기 때문이다. FFPFD(200)의 출력단은 단극성 출력단을 제공한다는 것 을 인식할 수 있다. 따라서, 각 출력단은 하나의 신호를 갖는다. 이 단극성 제어 신호는 단순히 둘 중 하나의 상태, 즉, 온 또는 오프, 1 또는 0을 나타내는데, 종래 이중 에지 플립 플롭은 공통적으로 높은 임피던스 출력 상태를 갖는 3-상태 출력단을 가져서 종래 PFD에 의해 제어되는 다운스트립 회로가 드리프트하게 하는 경우가 종종 있다.
도 3을 참조하면, 도 2의 FFPFD에 의해 수용되고 제공되는 신호의 타이밍/시그날링 도면(300)이 개시되어 있다. 전술한 바와 같이, 동작에서, XOR-게이트(310)의 출력단은 시간 간격 동안 논리 하이일 수 있는데, 여기서 기준 신호(FREF)(302)와 VCO 루프 신호(FVCO)(304)는 상이한 상태이다. 따라서, XOR-게이트는 신호(310)로 표시된 바와 같이 FREF(302)와 FVCO(304) 사이에 위상차가 존재하는 시간 주기를 검출하고 표시할 수 있다. XOR 신호는 FREF(302)와 FVCO(304) 신호가 상이한 상태인 시간에 따라서 폭과 지속시간이 변한다는 점을 유의하자. 플립 플롭의 Q 출력, 신호(306)가 논리 하이이면, 이는 FVCO(304)가 FREF(302)보다 뒤쳐진다고 표시한다. 이는 처음 4개의 클록 신호를 보고 FVCO(302)를 FVCO(304) 및 Q 신호(306)에 비교함으로써 설명된다.
Qb 신호(308)는 Q 신호(306)의 보완 신호이므로, Qb가 논리 하이이면 Q(306)는 논리 로우이고 그 반대도 마찬가지이다. Qb가 논리 하이이면 이는 FVCO(304)의 선두 에지가 FREF(302)의 선두 에지를 앞선다는 것을 표시할 수 있으며, Q(306)이 논리 하이이면 이는 FVCO(304)의 선두 에지가 FREF(302)의 선두 에지보다 뒤쳐진다는 것을 표시할 수 있다. 이러한 상호 배타적 동작 또는 논리 상태는 신호 Q(306)와 Qb(308)를 비교함으로써 알 수 있다. 신호 Q(306)는 제 1 AND 게이트를 구동하거나 활성화할 수 있으며, 신호 Qb(308)는 제 2 AND 게이트를 구동하거나 활성화할 수 있다. 신호(312 및 314)는 제 1 및 제 2 AND 게이트의 출력인데, 한 AND 게이트는 "Up" 제어 신호를 제공하고, 한 AND 게이트는 "Down" 출력을 제공하며, 리드 래그 검출에 의존하여 검출된 지연 시간을 조정한다. 신호(316)는 루프 필터의 출력을 도시하며, FREF(302) 및 FVCO(304)가 "동기"이고 PLL이 동기일 때 어떻게 낮은 값을 가질 수 있는지를 도시한다.
도 3의 FFPFD의 타이밍 도면은 기준 주파수(FREF 302)보다 앞서거나 뒤쳐지는 감소하고 증가하는 VCO 주파수(FVCO 304)에 대한 상이한 입력 및 출력(I/O)과 내부 및 외부 FFPFD 신호를 도시하고 있다. 도면(300)의 상부의 텍스트로 표시된 바와 같이, 그래프(300) 좌측으로부터 처음 3개의 펄스 동안 FVCO(304) < FREF(302)이거나 FVCO(304)는 더 큰 지속시간을 가지며, FVCO(304)는 FREF(302)보다 뒤쳐진다. 다음 2개의 펄스에서, (펄스 4 및 5) FVCO(304) = FREF(302)이거나 동일한 지속시간을 가지며, FVCO(304)는 FREF(302)보다 뒤쳐진다. 도면(300)의 좌측으로부터 다섯 번째 펄스로 표시된 바와 같이, PLL의 VCO는 FVCO(304)가 FREF(302)와 동기화되거나 동위상이도 록 제어되었다. 따라서, 루프 필터(316)의 출력은 0으로 근접할 것이다.
펄스 6 내지 8에서, FVCO(304) > FREF(302)이고, FVCO(304)는 FREF(302)보다 앞서며, 마지막 2개의 펄스에서 FVCO(304) = FREF(302)이고, FVCO(304)는 FREF(302)를 앞선다. 전술한 리드-래그 구성 및 PFD에 대한 4개의 다른 가능한 입력 경우의 상이한 펄스 폭에 기초하여, Up(312) 및 Down(314) 신호가 VCO 제어기에 제공될 수 있어서 VCO는 PLL 입력상의 기준 신호(302)와 동위상이거나 정렬되는 출력 신호를 제공할 수 있다.
도 4를 참조하면, 3개의 상이한 종류의 PFD의 전달 함수의 그래프(400)(즉, x축상의 입력 및 y축상의 출력)가 도시되어 있다. PFD의 입력 상의 FREF와 FVCO 사이의 라디안 위상차가 수평축(402)상에 제공된다. 우측 절반 평면에서 FVCO는 FREF에 뒤쳐지고, 좌측 절반 평면에서 FVCO는 FREF보다 앞선다. PFD의 "UP" 및 "DOWN" 포트(또는 단일 포트일 수도 있음) 사이의 출력 전압의 차 VUP - VDOWN가 수직 또는 y축(404)에 제공되는데, UP 포트는 x축 위에 있는 신호를 제공할 것이며, DOWN 포트는 x축 아래에 있는 신호를 제공할 것이다.
짙은 점선은 개시된 FFPFD에 의해 제공되는 전달 함수 또는 출력 신호(406)를 도시할 수 있다. 실선은 종래 XOR 기반 위상 검출기의 출력 신호(410)를 표시할 수 있으며, 옅은 점선은 종래 순차적 PFD의 출력 신호(408)를 표시할 수 있다. 3개의 출력 신호(406, 408 및 410)에 의해 제공되는 전달 함수를 비교하면, 개시된 FFPFD의 출력 신호(406)는 다른 2개의 종래 PFD의 출력 신호(408 및 410)보다 큰 이득 "KD"를 갖는다는 것을 인식할 수 있다. 따라서, 개시된 FFPFD는 증가된 루프 필터 출력 전압을 가질 것이다. 이러한 이득은 개시된 고속 PLL이 종래 PFD를 사용하는 PLL보다 훨씬 빠른 레이트로 위상 동기를 달성하는 것을 지원할 것이다.
이러한 종래 위상 검출기는 통상적으로 간단한 XOR 게이트로 구성되는데, 이는 UP 방향과 DOWN 방향을 구분하지 못하며 위상차 방향에만 기초하여 단일 출력단에 양의 신호만을 제공하거나 단일 단극성 출력만을 제공할 것이다. 그러므로, 이 경우에 수직 축(404)은 축(404)상의 Vout으로 해석되어야 하고 개시된 FFPFD에 의해 제공되는 2개의 상이한 신호(VUP-VDOWN)로 해석되어서는 안 된다. VUP-VDOWN 출력 신호(406 및 408) 및 Vout(단일 신호)은 출력 신호(410)의 경우에 기준 주파수 주기를 거쳐 얻어지는 평균값일 수 있다.
그래프(400)를 분석함으로써 인식할 수 있는 바와 같이, 출력 신호(408)에 의해 표현되는 종래 순차적 PFD의 출력과 출력 신호(406)에 의해 표현되는 개시된 FFPFD는 분리된 신호를 제공할 수 있는데, 그 이유는 이들이 UP과 DOWN 사이 또는 리드 래그 방향을 구분하기 때문이다. 따라서, 출력 신호(406 및 408)는 "리드"가 검출될 때 양의 신호를 제공할 수 있고, "래그"가 검출될 때 개별 라인상에 양의 신호를 제공할 수 있다. 그러나, 양의 다운 신호가 사용되어 VCO의 진동 주파수를 느리게 할 수 있다. 비교 목적을 위해 도시된 XOR 게이트 위상 검출기 출력 신호(410)는 이 "UP-DOWN" 또는 리드-래그 구분을 수행할 수 없다. 이 동작은 출력 신호(410)가 대칭적이거나 수직 축에 대해 균형이 잡힌 그래프(400)의 좌측 절반 평면에서 볼 수 있는 반면, "UP-DOWN" 기반 출력 신호(406 및 408)는 래그와 리드 위상 배치 사이를 구분할 수 있으므로 Y축에 대해 대칭적이지 않은 PFD를 도시한다. 따라서, 출력 신호(406 및 408)의 UP-DOWN 구성은 그래프(400)의 x축과 y축 모두에 대해 대칭적으로 도시된다.
개시된 FFPFD는 추가적 D-플립플롭에 의해 향상되는 XOR 게이트 및 2개의 AND 게이트로 구성되는 조정 논리부를 포함한다. 이들 추가 향상을 사용하거나, 이 신규한 장치를 사용함으로써, 간단한 XOR 위상 검출기의 동작은 개시된 FFPFD의 가능한 출력을 도시하는 출력 신호(406)와 같은 출력 신호를 갖는 PFD로 변형될 수 있다.
개시된 FFPFD는 출력 신호의 방향 또는 극성(가령 이산 UP 또는 DOWN 신호)이 "리드 또는 래그" 방향에 기초하여 활성화도록 많은 방식으로 구성될 수 있다는 점을 인식할 수 있다. 따라서, FFPFD 내의 상호접속에 의존하여, 출력의 극성은 FFPFD가 내부적으로 어떻게 접속되는지에 의해 규정될 수 있으므로, 상이한 출력 극성이 특정 신호의 검출 가능한 리드와 래그의 설계 선택에 기초하여 생성될 수 있다. 예를 들어, UP-DOWN 방향은 FREF 및 FVCO가 D-플립플롭의 D 및 Clk 입력에 접속되는 방식으로 정의될 수 있다(즉, D에 FVCO 및 Clk에 FREF 또는 그 반대).
FFPFD 출력의 방향 또는 극성은 VCO의 튜닝 특성에 기초하여 구성될 수도 있는데, 이는 양 또는 음일 수 있다(즉, 상이한 VCO가 증가하거나 감소하는 입력 전 류 또는 루프 필터 극성과 함께 주파수에서 증가하거나 감소할 것이다). VCO 튜닝 특성은 전하 펌프의 극성에 의존할 수도 있는데, PFD의 UP 및 DOWN 신호는 전하 펌프의 전류 싱크 또는 전류 소스에 접속될 수 있기 때문이다. 전술한 바와 같이, 어떤 입력 현상이 어떤 신호 극성을 제공하는지에 대한 여러 자유도가 존재한다. 그러나, UP-DOWN 제어 출력이 일치될 수 있으므로, PLL은 FFPFD에 의한 전압 레일로 구동되지 않는다. 하나의 다른 설계 유연성은 FFPFD의 XOR 게이트의 극성에 의해 정의되는 바와 같은 UP 및 DOWN 펄스의 지속시간을 변경하는 것을 포함한다.
도 5를 참조하면, 위상 동기 루프 시스템(500)의 일부가 도시되어 있다. 이 시스템(500)은 피드 포워드 위상 주파수 검출기(FFPFD)(504) 및 FFPFD(504)와의 병렬 구성으로 구성되는 이득 제어 유닛(502)을 포함할 수 있다. FFPFD(504)와 이득 제어 유닛(502)은 멀티스테이지 푸시-풀 전하 펌프(506)를 구동할 수 있다. 그러나, 이는 단이 일 실시예이며, FFPFD(504)는 본 발명의 범위를 벗어나지 않고 많은 다른 종류의 회로를 구동할 수 있다. 전압 분배기 네트워크, 디지털 대 아날로그 변환기 또는 종래 전하 펌프와 같은 다른 회로가 FFPFD(504)로부터의 이러한 출력을 사용할 수 있는 다른 회로의 예이다. 이득 제어 유닛(502)은 이득 분석 모듈(518) 및 전하 펌프 전류 조절 모듈(512)을 포함할 수 있다.
FFPFD(504)는 2개의 수신 신호, FREF(510) 및 FVCO(508)에 대한 위상 검출을 수행할 수 있다. 전술한 실시예에서와 같이, FFPFD(504)는 2개의 입력 신호, FREF(510)와 FVCO(508)를 수신하고 비교하는 순차적 논리로 구현될 수 있다. 이득 제 어 유닛(502)은 FFPFD(504)의 입력과 병렬로 결합되는 2개의 입력을 가질 수 있어서 이득 제어 유닛(502)이 FREF(510)와 FVCO(508)를 수신한다. FFPFD(504)의 "UP" 또는 "DOWN" 출력은 전하 펌프의 "주파수 증가측"을 구동하거나 오실레이터 제어기 또는 전하 펌프(506)의 "주파수 감소측"을 구동하는 데에 사용될 수 있다. 이 방식에서, 전류는 PLL의 위상 시프트의 원하는 방향에 기초하여 전류 소스(522)에 의해 유입(VCO 주파수를 증가시킴)되거나 전류 싱크(524)에 의해 유출(VCO 주파수를 감소시킴)될 수 있다. 이득 제어 유닛(502)의 출력은 전하 펌프(506)의 적합한 개수의 전류 소스/전류 싱크(즉, 522 및 524)를 활성화시킴으로써 유입되거나 유출될 전류의 양을 제어할 수 있다. 따라서, 더 많은 전류 소스가 활성화될 때 더 강한 정정 신호가 VCO로 보내질 것이다.
전술한 바와 같이, FFPFD(504)의 순차적 논리는 FVCO 신호(508)의 상승 에지가 기준 신호 FREF(510)의 상승 에지보다 앞서는지 뒤쳐지는지를 감지하는 D-플립-플롭(506)에 의해 구현될 수 있다. 그 후, D-플립-플롭(506)의 출력은 (이르거나 느린 신호를 제공하는) XOR-게이트(512)의 출력에 반응하여 "조정되어" 2개의 병렬인 AND-게이트(514 및 516)에 의해 UP 또는 DOWN 출력을 제공할 수 있다.
다시 도 4를 간략히 참조하면, 점선(406)은 FFPFD(504)의 출력상의 시간 평균화 전압이 -VDD와 +VDD 사이를 스윙할 수 있다는 것을 도시하고 있다. VUP-VDOWN "차동" 신호 또는 이산 신호가 전류 소스 회로(522) 및 전류 싱크 회로(524)와 같은 개별 회로에 접속될 수 있다. 기준 신호(508)가 0으로부터 -π로 VCO 신호(510)보 다 뒤쳐지는 경우, FFPFD(504)의 출력은 그래프(400)의 좌측 절반 평면에 도시되어 있으며, "Down" 출력은 전술한 XOR-게이트(512) 특성에 다라 음의 신호로서 도시되어 있다. 이 원하는 효과(즉, 양 또는 음의 신호)는 FFPFD(504)의 AND 게이트(514 및 516)로부터 발생되는데, 이는 D-플립-플롭에 의해 검출되는 리드-래그 정보에 기초하여 위상 검출 차 지속시간 신호를 조정하여 UP 또는 DOWN 출력을 활성화시킨다.
또한, FFPFD(504)는 종래 PFD보다 2배 높은 이득을 갖는다는 것을 인식할 수 있다. 도 4의 라인(406)의 기울기로 도시되어 있는데, 여기서 출력 신호(406)의 기울기는 라인(408)의 기울기의 대략 2배이다. 일 실시예에서, FFPFD(504)의 이득은 KD = VDD/π로서 설명될 수 있는데, 종래 PFD 이득은 KD1 = VDD/2π로 기술될 수 있다. 일반적으로, FFPFD(504)는 이중-에지 트리거형 플립-플롭을 물리적으로 요구하지 않고 종래 이중-에지 트리거형 PFD와 동일한 특성의 많은 부분을 갖는다. FFPFD(504)의 더 높은 이득 효과가 발생하는데, 왜냐하면 XOR-게이트(512)가 기준 신호의 상승 및 하강 에지 모두에서 위상차를 감지하는 반면, 종래 플립플롭 유형 검출기는 상승 또는 하강 에지 중 하나에서만 차이를 검출하기 때문이다.
전술한 바와 같이, FFPFD(504)는 전형적인 PFD의 2배의 이득을 가질 수 있다. 일부 구현에서는 증가된 이득이 바람직하지만, 다른 구현(즉, 높은 주파수 노이지 환경)에서는, 설계자가 FFPFD(504)의 이득을 감소시키거나, FFPFD(504) 순방향 이득을 VCO(506)의 전하 펌프와 같은 다른 PLL 스테이지로 전달하기를 원할 수 있다. 따라서, 일 실시예에서, 이득 제어 유닛(502)은 FFPFD(504)의 이득을 제어하거나 이득을 PLL에서 순방향으로 전달하도록 사용될 수 있다.
이득 제어 유닛(502)은 루프가 동기인지, 초과 지터가 존재하는지, 어떻게, 어디서, 왜 지터가 발생하는지에 기초하여 이득 분석을 할 수 있다. 이득 분석 모듈(518)의 결정에 기초하여, 전하 펌프 전류 조절 모듈(512)은 가능하게는 8비트 폭 버스(520) 상의 전하 펌프(506)로 제어 신호를 송신할 수 있다. 많은 다른 이득 분석, 이득 제어, 이득 전송 및 이득 삽입 또한 FFPFD(504)로 사용될 수 있으며, FFPFD(504)는 PLL 애플리케이션 이외의 애플리케이션에서 사용될 수 있는데, 여기서 FFPFD(504)는 본 명세서에서 설명된 것 이외의 회로를 구동한다. 따라서, FFPFD(504)의 동작 및 애플리케이션은 개시된 실시예와 설명에 한정되어서는 안 된다.
도 6을 참조하면, 위상 주파수 검출기의 피드백 루프를 제어하는 흐름도(600)가 도시되어 있다. 우선, 기준 신호 및 전압 제어형 오실레이터(VCO) 신호가 블록(602)으로 도시된 바와 같은 위상 주파수 검출기의 입력단에 제공될 수 있다. 결정 블록(604)으로 도시된 바와 같이, 위상 주파수 검출기는 기준 신호 및 VCO 신호가 상이한 "논리" 값을 갖는지 또는 "상이한 시간"에 발생하는 상승 및 하강 에지를 갖는지를 판단할 수 있다. 신호가 동일한 논리 상태를 갖는 경우, 루프는 동기화되거나 고정되고 프로세스가 종료될 수 있다. 기준 신호 및 VCO 신호가 상이한 논리 상태를 갖거나 동시에 발생하지 않는 상승 에지를 갖는 경우, 이는 루프가 동기화되지 않거나 위상 고정되지 않는다는 것을 의미한다. 이러한 결정은 배타적 OR 게이트 또는 다른 동기 검출 하드웨어에 의해 내려질 수 있다.
결정 블록(606)으로 도시된 바와 같이, VCO 신호가 기준 신호보다 앞서는지를 판단할 수 있다. VCO 신호가 기준 신호보다 앞서는 경우, 루프 필터 전압이 감소될 수 있으며, 이는 블록(610)에 도시되어 있다. VCO 신호가 기준 주파수보다 뒤쳐지는 경우, 루프 필터 전압은 블록(608)으로 도시된 바와 같이 증가될 수 있으며, VCO의 튜닝 특성이 상이하게 정의되는 경우에는 그 반대이다. VCO 주파수는 블록(612)에 도시된 바와 같은 증가되거나 감소되는 루프 전압으로 조절될 수 있으며, 프로세스는 블록(604)으로 다시 돌아갈 수 있는데, 여기서 기준 신호 및 변경된 VCO 신호는 다시 PFD에 의해 수신되어 위상차를 결정하기 위해 비교된다.
본 명세서에 개시된 각 프로세스는 소프트웨어 프로그램으로 구현될 수 있다. 본 명세서에서 설명되는 소프트웨어 프로그램개인 컴퓨터, 서버 등과 같은 임의의 종류의 컴퓨터 상에서 동작할 수 있다. 임의의 프로그램이 다양한 신호 전송 매체에 포함될 수 있다. 예시적 신호 전송 매체는, (i) 기록 불가능한 저장 매체(가령, CD-ROM 드라이브에 의해 판독 가능한 CD-ROM 디스크와 같은 컴퓨터 내의 판독 전용 메모리 디바이스)상에 영구적으로 저장되는 정보; (ii) 기록 가능한 저장 매체(가령, 디스켓 드라이브 또는 하드-디스크 드라이브 내의 플로피 디스크)상에 저장되는 변경 가능한 정보; (iii) 무선 통신을 포함하는 컴퓨터 또는 전화 네트워크와 같은 통신 매체에 의해 컴퓨터에 전송되는 정보를 포함하지만, 이에 한정되는 것은 아니다. 후자는 특히 인터넷, 인트라넷 또는 기타 네트워크로부터 다운로드되는 정보를 포함한다. 이러한 신호 전송 매체는, 본 발명의 기능을 유도하는 컴 퓨터 판독 가능한 인스트럭션을 전송하는 경우에 본 명세서의 실시예를 표현한다.
개시된 실시예는 완전한 하드웨어 실시형태, 완전한 소프트웨어 실시형태 또는 하드웨어와 소프트웨어 요소를 모두 포함하는 실시형태를 취할 수 있다. 바람직한 실시형태에서, 본 발명은 펌웨어, 상주 소프트웨어, 마이크로코드 등을 포함하는 소프트웨어로 구현된다. 또한, 본 발명은 컴퓨터 또는 임의의 인스트럭션 실행 시스템에 의해 또는 이에 접속하여 사용하기 위한 프로그램 코드를 제공하는 컴퓨터 사용 가능한 매체 또는 컴퓨터 판독 가능한 매체로부터 액세스 가능한 컴퓨터 프로그램 제품의 형태를 취할 수 있다. 이 설명의 목적을 위해, 컴퓨터 사용 가능한 매체 또는 컴퓨터 판독 가능한 매체는 인스트럭션 실행 시스템, 장치 또는 디바이스에 의해 또는 이에 접속하여 사용하기 위한 프로그램을 포함하거나 저장하거나 통신하거나 전파하거나 전송하는 임의의 장치일 수 있다.
이 매체는 전자, 자기, 광, 전자기, 적외선 또는 반도체 시스템(또는 장치 또는 디바이스) 또는 전파 매체일 수 있다. 컴퓨터 판독 가능한 매체의 예는 반도체 또는 고체 상태 메모리, 자기 테이프, 제거 가능한 컴퓨터 디스켓, RAM(random access memory), ROM(read-only memory), 견고한 자기 디스크 및 광 디스크를 포함한다. 현재 광 디스크의 예는 CD-ROM(compact disk-read only memory), CD-R/W(compact disk-read/write) 및 DVD를 포함한다. 프로그램 코드를 저장하거나 실행하기에 적합한 데이터 프로세싱 시스템은 시스템 버스를 통해 메모리 요소에 직접 또는 간접적으로 결합되는 적어도 하나의 프로세서, 논리 또는 상태 머신을 포함할 수 있다. 메모리 요소는 프로그램 코드의 실제 실행 동안에 사용되는 로컬 메모리와, 대용량 저장 장치와, 실행 동안 대용량 저장 장치로부터 가져와야 하는 횟수를 감소시키기 위해 적어도 일부 프로그램 코드의 임시 저장을 제공하는 캐시 메모리를 포함할 수 있다.
입력/출력 또는 I/O 디바이스(키보드, 디스플레이, 포인팅 디바이스 등)는 직접적으로 또는 I/O 제어기에 개재되어 시스템에 결합될 수 있다. 또한, 네트워크 어댑터는 개인 또는 공중 네트워크에 개재하여 데이터 프로세싱 시스템이 다른 프로세싱 시스템 또는 원격 프린터 또는 저장 장치에 연결될 수 있도록 시스템에 연결될 수 있다. 모뎀, 케이블 모뎀 및 이더넷 카드는 네트워크 어댑터의 현재 이용 가능한 종류 중 소수에 불과하다.
본 발명이 위상 주파수 검출기를 제공하는 방법, 시스템 및 매체를 고려한다는 점은 본 명세서의 이점을 갖는 당업자에게 명백할 것이다. 상세한 설명과 도면에서 설명된 본 발명의 형태는 단지 예시적이라는 것을 이해할 것이다. 다음의 청구범위는 개시된 실시예의 모든 변형을 포함하는 것으로 넓게 해석되어야 한다.

Claims (10)

  1. 제 1 입력단, 제 2 입력단 및 출력단을 갖는 위상차 센서(a phase difference sensor) - 상기 출력단은 위상차 지속시간 신호를 제공하여, 상기 제 1 입력단의 제 1 신호의 상승 에지와 상기 제 2 입력단의 제 2 신호의 상승 에지 사이의 지속시간을 표시함 - 와,
    상기 위상차 센서의 상기 제 1 입력단에 결합된 제 1 입력단, 상기 위상차 센서의 상기 제 2 입력단에 결합된 제 2 입력단 및 상기 제 1 신호와 상기 제 2 신호 중 어느 것이 시간적으로 앞서는지를(lead) 나타내는 출력 신호를 제공하는 적어도 하나의 출력단을 갖는 리드 래그 센서(a lead lag sensor)와,
    상기 위상차 센서의 상기 출력단 및 상기 리드 래그 센서의 상기 적어도 하나의 출력단에 결합되어, 상기 제 1 신호가 상기 제 2 신호보다 앞서는 경우에 상기 위상차 지속시간 신호를 제 1 출력으로 조정하고 상기 제 1 신호가 상기 제 2 신호보다 뒤쳐지는(lag) 경우에 상기 위상차 신호를 제 2 출력으로 조정하는 조정 논리 모듈(a steering logic module)을 포함하는
    위상 주파수 검출 장치.
  2. 제 1 항에 있어서,
    상기 위상차 센서는 제 2 위상차 지속시간 신호를 제공하여, 상기 제 1 입력 단의 제 2 신호의 상승 에지와 상기 제 2 입력단의 제 1 신호의 상승 에지 사이의 지속시간을 표시하는
    장치.
  3. 위상 동기 루프 시스템으로서,
    기준 신호와 루프 피드백 신호를 수신하고 제 1 출력단에 양(positive)의 위상 크기 출력 신호를 제공하며 제 2 출력단에 음(negative)의 위상 크기 출력 신호를 제공하는, 피드 포워드 위상 주파수 검출기와,
    상기 피드 포워드 위상 주파수 검출기의 제 1 및 제 2 출력단에 결합되어, 상기 양의 위상 크기 출력 신호 및 음의 위상 크기 출력 신호를 수용하고, 상기 양의 위상 크기 출력 신호에 응답하여 양의 가변 전류 출력을 제공하며 상기 음의 위상 출력 신호에 응답하여 음의 가변 전류 출력을 제공하는, 전하 펌프와,
    상기 전하 펌프에 결합되어, 소정의 주파수에서 발진하고 상기 전하 펌프의 가변 전류 출력에 응답하여 주파수를 변경하며, 클록 신호 피드백을 상기 피드 포워드에 제공하고 상기 시스템이 위상 로킹될 때 동기화된 출력 신호를 제공하는 시스템 출력 클록 신호를 제공하도록 구성되는, 로컬 오실레이터를 포함하는
    위상 동기 루프 시스템.
  4. 제 3 항에 있어서,
    상기 로컬 오실레이터의 출력단에 연결되어, 더 낮은 주파수로 시스템 출력 클록을 생성하기 위해 상기 로컬 오실레이터의 출력 주파수를 분배(divide)하는 제 1 주파수 분배기를 더 포함하는
    위상 동기 루프 시스템.
  5. 제 4 항에 있어서,
    상기 제 1 주파수 분배기의 출력단 및 상기 피드 포워드 위상 주파수 검출기에 연결되어, 상기 클록 신호 피드백의 주파수를 분배하는 제 2 주파수 분배기를 더 포함하는
    위상 동기 루프 시스템.
  6. 제 3 항에 있어서,
    상기 전하 펌프 및 상기 로컬 오실레이터에 연결되는 필터를 더 포함하는
    위상 동기 루프 시스템.
  7. 제 3 항에 있어서,
    기준 신호를 수신하고 제 2 루프 피드백 신호를 수신하며 위상차-위상 크기 출력 신호를 제공하는 위상 주파수 검출기와,
    상기 위상 주파수 검출기에 연결되어, 상기 위상차-위상 크기 출력 신호를 수신하고 상기 위상차-위상 크기 출력 신호에 응답하여 전류 출력을 제공하는 제 2 전하 펌프와,
    상기 제 2 전하 펌프에 결합되어, 상기 제 2 전하 펌프의 전류 출력에 응답하여 주파수를 변경하고 상기 위상 주파수 검출기에 피드백을 제공하며 상기 피드 포워드 주파수 검출기에 상기 기준 주파수를 제공하도록 구성되는 제 2 로컬 오실레이터를 포함하는
    위상 동기 루프 시스템.
  8. 위상 동기 루프를 조작하는 방법으로서,
    피드 포워드 위상 주파수 검출기를 사용하여 기준 신호 및 피드백 신호를 수신하는 단계와,
    상기 기준 신호와 상기 피드백 신호 사이의 위상차의 시간 지속시간에 응답하여, 위상차 펄스 폭을 생성하는 단계와,
    상기 기준 신호가 상기 피드백 신호보다 앞서는 경우에 상기 위상차 신호를 제 1 출력으로 조정하는 단계와,
    상기 기준 신호가 상기 피드백 신호보다 뒤쳐지는 경우에 상기 위상차 신호를 제 2 출력으로 조정하는 단계를 포함하는
    위상 동기 루프 조작 방법.
  9. 제 8 항에 있어서,
    제 1 스테이지 위상 동기 루프로부터 상기 기준 신호를 수신하는 단계를 더 포함하는
    위상 동기 루프 조작 방법.
  10. 제 8 항에 있어서,
    상기 제 1 출력을 사용하여 전하 펌프를 활성화시키는 단계를 더 포함하는
    위상 동기 루프 조작 방법.
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