KR20090074183A

KR20090074183A - 데이터를 인코딩 및 디코딩하는 방법 및 장치

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Publication number: KR20090074183A
Application number: KR1020097006933A
Authority: KR
Inventors: 유페이 더블유. 블란켄십; 티. 케이쓰 블란켄십; 브라이언 케이. 클라슨; 아지트 님발케르
Original assignee: 모토로라 인코포레이티드
Priority date: 2006-10-04
Filing date: 2007-09-17
Publication date: 2009-07-06
Also published as: JP5110407B2; ES2386911T3; EP2080271A2; EP2080271B1; CN101573872B; BRPI0717506B1; BRPI0717506A8; AR064591A1; KR101429786B1; CN101573872A; JP2011066932A; PL2080271T3; BRPI0717506B8; WO2008042586A2; WO2008042586A3; BRPI0717506A2; JP2008092570A; JP4714941B2

Abstract

터보 코딩 및 디코딩을 위한 방법 및 장치가 본 명세서에 제공된다. 동작 동안, 길이 X의 CTB(concatenated transport block)가 수신되고 FEC(forward error correction) 블록 사이즈 KI는 K_min와 K_max 사이의 이용가능한 비-연속 FEC 블록 사이즈의 그룹으로부터 결정되고, K_min<=K_I<K_max이고 K_I는 부가적으로 X에 기초한다. 길이 X의 CTB는, 각각이 실질적으로 K_I와 같은 사이즈인 C개의 세그먼트로 분할된다. C개의 세그먼트의 각각에 대한 FEC 코드워드는 FEC 블록 사이즈 K_I를 이용하여 결정되고; C FEC 코드워드는 채널을 통해서 송신된다.

FEC 블록, 터보 코더, 코드 블록 분할 회로, 필러 비트, 인터리버

Description

데이터를 인코딩 및 디코딩하는 방법 및 장치{METHOD AND APPARATUS FOR ENCODING AND DECODING DATA}

본 발명은 일반적으로 데이터를 인코딩 및 디코딩하는 것에 관한 것이고, 특히, 데이터를 터보 코딩 및 디코딩하는 방법 및 장치에 관한 것이다.

유선 및 무선 링크를 통한 디지털 데이터 송신은 때때로, 이를 테면, 링크 혹은 채널에서의 잡음, 다른 송신들로부터의 간섭, 또는 다른 환경적 요인에 의해 오류가 생길 수 있다. 채널에 의해 유발되는 에러를 제거하기 위해, 많은 통신 시스템들은 통신을 돕기 위해 에러-정정 기술을 채용한다.

에러 정정을 위해 사용되는 하나의 기술로서 송신될 정보 블록의 터보 디코딩이 있다. 그러한 기술을 사용하는 경우, 통신 시스템의 송신기 내에 있는 인코더는 길이가 K 비트인 입력 블록 u을 N 비트인 코드워드 블록 x로 인코드할 것이다. 그 다음, 코드워드 블록 x은, 가능한 한 IEEE 802.16e 표준에서 정의되는 채널 인터리빙과 같은 추가(further) 처리 후에, 채널을 통해 송신된다. 수신기에서, 터보 디코더는 길이 N인 수신된 신호 벡터 y를 입력으로 취하고, 벡터 u의 추정치

를 생성한다.

통상적으로, 터보 인코더는 두 개의 구성 컨볼루션 인코더(two constituent convolutional encoders)로 이루어진다. 제1 구성 인코더는 원래 순서대로(in its original order) 입력 블록 u를 입력으로서 취하고, 제2 구성 인코더는 u를 터보 인터리버 π에 통과시킨 후 인터리브된 순서로 입력 블록 u를 취한다. 터보 인코더 출력 x는 구조적 비트들(systematic bits)(입력 블록 u와 동일함), 제1 구성 인코더로부터의 패리티 비트들, 및 제2 구성 인코더로부터의 패리티 비트들로 이루어진다.

그에 상응하여, 통신 시스템의 수신기 내에 있는 터보 디코더는, 각각의 구성 코드에 대한 것으로, 두 개의 구성 컨볼루션 디코더(constituent convolutional decoder)로 이루어진다. 구성 디코더들은 인터리버 π 및 대응 디인터리버 π^-1에 의해 분리된다. LLRs(log-likelihood ratios)의 포맷인 메시지들은 구성 디코더들 사이에서 반복적으로 통과된다. 여러 번의 반복 후에 결정

이 만들어진다.

터보 인터리버 π는 터보 코드 디자인에서 주요 구성요소(key component)이다. 의사-난수 방식(pseudo-random fashion)으로 입력 블록 u을 스크램블하여, 양호한 중량 배분(weight distribution)의 코드워드 x를 제공하고, 따라서 양호한 에러-정정 능력을 제공할 책임이 있다. 디코딩 성능 이외에, 터보 인터리버 π는 수신기 내에 있는 터보 디코더의 구현에도 상당한 영향을 미친다. 보통, 터보 코드 성능은 인터리버 길이의 증가로 향상된다. 그러나, 인터리버 사이즈의 증가 대신 감소가 존재한다. 실제로, 터보 코드의 최대 FEC(Forward Error Correction) 블록 사이즈(즉, 인터리버 사이즈)는 복잡성 및 지연 이유로 인해 어떠한 값으로 한정된다. 따라서, 입력 블록(CTB(concatenated transport block))의 사이즈가 터보 코드에 의해 지원된 최대 FEC 블록 사이즈보다 큰 경우, CTB는 여러 개의 작은 세그먼트들로 분할(예컨대, 코드 블록 분할 규칙을 사용하여)되고, 그들 각각은 송신기에서의 터보 인코더에 의해 개별적으로 처리되고, 그에 상응하여 수신기에서의 터보 디코더에 의해 개별적으로 처리된다.

일부 시스템에서, 터보 코드는 다양한 이유(예컨대, 고속 디코딩, 감소된 스토리지 등)로 적은 수의 FEC 블록 사이즈들만을 지원하도록 디자인될 수도 있다. 따라서, 이용가능한 FEC 블록 사이즈들에 CTB를 적절하게 매치하는 터보 코딩 및 디코딩 방법 및 장치에 대한 필요성이 존재한다.

도 1은 송신기의 블록도.

도 2는 수신기의 블록도.

도 3은 도 1의 터보 인코더의 블록도.

도 4는 송신기 측의 운송 블록 형성자(transport block former)의 블록도.

도 5는 수신기 측의 운송 블록 어셈블러(transport block assembler)의 블록도.

도 6은 도 1의 송신기의 동작을 도시하는 플로우차트.

도 7은 도 2의 수신기의 동작을 도시하는 플로우차트.

위에서 언급한 필요성을 다루기 위해, 여기에서는 터보 코딩 및 디코딩 방법 및 장치가 제공된다. 동작하는 동안, 길이 X인 CTB(concatenated transport block)가 수신되고, K_min와 K_max 사이의 이용가능한 비-연속 FEC 블록 사이즈로 이루어진 그룹으로부터 블록 사이즈 K_I인 FEC(forward error correction)가 결정되는데, 여기서, K_min <= K_I< K_max 이고, K_I는 추가적으로 X에 기초한다. 길이 X인 CTB는 각각의 사이즈가 사실상 K_I와 동일한 C개의 세그먼트들로 분할된다. C개의 세그먼트들 각각에 대한 FEC 코드워드는 FEC 블록 사이즈 K_I를 사용하여 결정되고, C개의 FEC 코드워드들은 채널을 통해 송신된다.

대안적인 실시예에서, 길이 X인 CTB(concatenated transport block)가 수신되고 두 개의 FEC 블록 사이즈 K_I _-1 및 K_I가 비-연속 FEC 블록 사이즈들로 이루어진 그룹으로부터 결정되는데, 여기서, K_min<=K_I _-1<K_max, K_min<=K_I<=K_max이고, K_I _-1 및 K_I는 추가적으로 X에 기초한다. 길이 X인 CTB는 각각의 사이즈가 사실상 K_I _-1 혹은 K_I과 동일한 C개의 세그먼트로 분할된다. C개의 세그먼트 각각에 대한 FEC 코드워드는 FEC 블록 사이즈 K_I 혹은 K_I _-1을 사용하여 결정되고, C FEC 코드워드는 채널을 통해 송신된다.

상기 방법의 이점은, CTB를 인코딩하는데 요구되는 필러 비트들의 패딩을 줄이는 한편, 이용가능한 비-연속 FEC 블록 사이즈들에 의해 가장 적은 수의 세그먼 트 사용이 허용된다는 것이다. 특히, 제2 방법은 2개의 서로 다른 (그러나 인접한) FEC 블록 사이즈를 사용하여 필터 비트들의 수를 최소화하는 한편 이용가능한 비-연속 FEC 블록 사이즈들에 의해 가장 적은 수의 세그먼트 사용이 허용된다. 게다가, 2개의 실시예에 대한 세그먼트들의 수 및 세그먼트 사이즈들에 대한 FEC 블록 사이즈들이 단순한 논리 회로를 사용하여 결정될 수 있다.

데이터 인코딩 및 디코딩을 설명하기에 앞서, 필요한 배경적 정보를 설정하기 위해 다음과 같은 정의가 제공된다.

표기를 용이하게 하기 위해, CTB(concatenated transport block)는 각각의 운송 블록에 CRC 비트와 같은 오버헤드를 추가한 후에, 하나 이상의 운송 블록들을 연관시킨(concatenating) 결과물을 칭한다.

X는 CTB 사이즈(예컨대, 비트에 있어서의 CTB의 길이)를 나타낸다.

Y는 CTB에 추가된 필러 비트들의 총 수를 나타낸다.

C는 CTB가 분할되어 얻어진 세그먼트의 수를 나타낸다.

CBSS_i는 CTB의 i번째 세그먼트의 사이즈를 나타내고(i=1, ... C), 여기서 C는 세그먼트 사이즈이다. CBSS는 코드 블록 세그먼트 사이즈를 의미한다.

K_I _-1 및 K_I는 CTB의 세그먼트를 FEC 인코딩하는데 사용될 수 있는 FEC 블록 사이즈(예컨대, 터보 코드 내부 인터리버가 정의되는 사이즈들)를 나타낸다.

K_table는 이용가능한 비-연속 FEC 블록 사이즈(터보 코드 내부 인터리버가 정의되는 사이즈들) 세트를 나타낸다.

K_filler는 세그먼트에 추가된 필러 비트들의 수를 나타낸다.

R은 터보 코더의 마더 코드 레이트(mother code rate)를 나타낸다(예컨대, 3GPP 터보 코드에 대해 R=1/3).

R^-1은 터보 코더의 마더 코드 레이트의 역(inverse)이다(예컨대, 3GPP 터보 코드에 대해 R^-1=3).

N_tb는 FEC 인코더의 출력에서 FEC 코드워드에서의 테일 비트들의(tail bits) 수이다.

테일 비트들을 갖는 3GPP 터보 코드에 대해 N_tb=12

테일-바이팅(tail-biting)을 갖는 3GPP 터보 코드에 대해 N_tb=0

π는 터보 코드 내부 인터리버를 나타낸다.

플로링 연산(flooring operation)

은 x 이하에서 가장 큰 정수를 나타내고, 실링 연산(ceiling operation)

은 x 이상에서 가장 작은 정수를 나타낸다.

이제, 도면으로 돌아가면, 동일한 참조 번호는 동일한 구성 요소를 나타내고, 도 1은 송신기(100)의 블록도이다. 도시된 바와 같이, 송신기(100)는 코드 블록 분할 회로(code block segmentation circuitry; 102), 필러 회로(filler circuitry; 103), 터보 인코더(104), 필러 폐기 회로(filler discard circuitry; 105), 송신기(108), 논리 회로(106), 및 테이블/스토리지(107)를 포함한다. 송신기(100)는 길이 X인 CTB(concatenated transport block)를 수신하는 수신 회로(도 1에 도시되지 않음)를 추가로 포함한다. 논리 회로(106)는 비-연속 FEC 블록 사이즈들로 이루어진 그룹(107)으로부터 이용가능한 FEC 블록 사이즈 K_I를 결정하는데, 여기서, 이용가능한 비-연속 FEC 블록 사이즈들은 K_min과 K_max 사이에 있고, K_min<=K_I<K_max이고, K_I는 추가로 X에 기초한다. 코드 블록 분할 회로(102)는 길이 X인 CTB를 사실상 K_I와 동일한 사이즈의 C개의 세그먼트들로 분할하고; 인코딩 회로(104)는 FEC 블록 사이즈 K_I를 사용하여 C개의 세그먼트 각각에 대한 FEC 코드워드를 결정한다. 끝으로, 송신 회로(108)는 채널을 통해 C개의 FEC 코드워드를 송신한다.

또 다른 실시예에서, 송신기(100)는 길이 X인 CTB를 수신하는 수신 회로(도 1에 도시되지 않음), 및 비-연속 FEC 블록 사이즈들로 이루어진 그룹(107)으로부터 2개의 이용가능한 FEC 블록 사이즈 K_I _-1 및 K_I를 결정하는 논리 회로(106)를 포함하는데, 여기서, 이용가능한 비-연속 FEC 블록 사이즈들은 K_min과 K_max 사이에 있고, K_min<=K_I-1<K_max, K_min<=K_I<=K_max이고, K_I _-1 및 K_I는 추가로 X에 기초한다. 송신기(100)는 길이 X인 CTB를 사실상 K_I _-1 혹은 K_I와 동일한 사이즈의 C개의 세그먼트들로 분할하는 코드 블록 분할 회로(102), 및 FEC 블록 사이즈 K_I 혹은 K_I _- ₁를 사용하여 C개의 세그먼트 각각에 대한 FEC 코드워드를 결정하는 인코딩 회로(104)를 포함한다. 끝으로, 송신 회로(108)가 제공되어 채널을 통해 C FEC 코드워드를 송신한다.

인코딩 회로(104)는 FEC 입력 블록을 형성하기 위해 상기 세그먼트들에 필러 비트들을 삽입하는 필러 회로(103)의 앞에 위치한다. FEC 인코더(104)는 FEC 입력 블록을 인코드하고, 필러 폐기 회로(105)는 필러 비트들에 관련된 비트들을 폐기한다.

송신기(100)의 동작 동안, CTB 형식의 데이터가 회로(102)에 의해 수신된다. 회로(102)는 FEC(Forward Error Correction) 인코딩 전에 CTB를 준비한다.

일반적으로, CTB 사이즈(즉, X)의 범위는 통신 시스템을 위한 물리 계층에서 기본적인 FEC 방식(underlying FEC scheme)에 의해 지원된 FEC 블록 사이즈들의 범위와는 다를 수도 있다. 따라서, FEC에 의해 효율적으로 처리될 수 있는 세그먼트들로 CTB를 나누는 규칙을 정의할 필요가 있다. 특히, CTB 사이즈(즉, X)는 종종 FEC 인코더(104)가 처리할 수 있는 최대 FEC 블록 사이즈보다 훨씬 더 크다. 따라서, CTB는 회로(102)에 의해 보다 작은 사이즈의 다수의 세그먼트들로 분할될 필요가 있고, 각각의 세그먼트는 FEC 인코더(104)에 의해 개별 FEC 코드워드로 인코드될 필요가 있다.

회로(102)는 기본적인 FEC로 양호한 성능(즉, 소정의(given) CTB에 대한 세그먼트들의 군집 성능(aggregate performance))을 달성하도록 디자인되는 코드 블록 분할 규칙을 사용한다. 임의의 주어진 CTB 사이즈에 대해 후술하는 양상들을 수반한다:

세그먼트들의 수 C를 선택하고;

각 세그먼트들의 사이즈를 선택하고;

세그먼트 사이즈가 FEC에 의해 직접 처리될 수 없다면, FEC 인코딩 전에 필러 비트를 삽입하고 FEC 인코딩 후에 필러 비트를 제거한다.

상기 제안된 분할 규칙은, 터보 코더가 한정된 FEC 블록 사이즈(인터리버 사이즈) 세트에 대해서만 정의될 수 있는 EUTRA(Evolved-UMTS Terrestrial Radio Access) 시스템에서 특히 유용하다. 인접하는 사이즈의 5075개 인터리버들을 정의하는 릴리즈 6 3GPP 터보 코더와 달리, 40 비트와 5114 비트 사이에 있는 각 인터리버 사이즈 K_I에 대한 것으로, EUTRA 터보 코더는 상당한 수의 세그먼트 사이즈(예컨대, 6144-128+1=6017 사이즈)를 커버하기 위해 한정된 수의 FEC 블록 사이즈 K_table(예컨대, 128 비트 ~ 6144 비트 범위에 있는 비-연속 사이즈를 갖는 40~50개의 인터리버들)를 정의할 수도 있다. 세그먼트 사이즈가 이용가능한 FEC 블록 사이즈와 동일할 때, 세그먼트가 FEC 입력 블록으로서 직접 취해질 수 있다(따라서 필러 비트 삽입이 불필요함). 그러나, 세그먼트 사이즈가 임의의 이용가능한 FEC 블록 사이즈와 동일하지 않다면, 필러 비트 패딩이 적용될 수도 있고, K_table(107)로부터 선택된 그 다음으로 큰 이용가능한 FEC 블록 사이즈(즉, 인터리버 사이즈)가 사용될 수도 있다.

세그먼트의 수( Number of segments ):

분할 규칙은 다음과 같은 터보 코딩의 속성을 고려한다.

(a) 터보 코드 성능은 FEC 블록 사이즈가 증가함에 따라 향상한다.

(b) FEC 블록 사이즈의 증가로 인한 터보 코드 성능의 향상은 수천 비트를 넘어가면 다시 감소한다.

(c) CTB는 모든 세그먼트가 정확하게 수신되는 경우에만 정확하게 수신된다.

속성 (a) 및 (c)는 전체 성능이 최악의 성능을 갖는 세그먼트에 의해 좌우될 가능성이 있음을 나타낸다. 따라서, 대체로 동일한 사이즈의 세그먼트들을 가짐으로써, 대체로 동일한 FEC 블록 사이즈로 FEC 인코드되는 것(그리고 FEC 관점(perspective)에서 대체로 동일한 에러 보호가 허용되는 것)이 바람직하다.

속성 (b)는 테이블 (K_table)에서 매우 큰 사이즈들에 대해서는 인터리버를 포함할 필요가 없음을 제안한다. 그러나, K_table에서 정의된 FEC 블록 사이즈들은 다른 인자들에 의존할 수도 있다. 예를 들어, ⅰ) 스토리지/복잡성의 감소를 위해서는, K_table에서 적은 수의 인터리버가 바람직할 수 있고, ⅱ) K_table에서 정의된 최대 인터리버 사이즈가 CTB 당 세그먼트의 수를 한정하도록 선택될 수 있어, CTB의 분할 페널티를 한정한다. 분할 페널티는 전체 CTB를 하나의 FEC 코드워드로 인코딩하는 대신 CTB를 여러 개의 세그먼트로 나눔으로 인해 야기되는 성능 저하(performance loss)이다.

속성 (c)는 분할 페널티를 줄이기 위해 최소 수의 세그먼트가 사용되어야 함을 제안한다.

상기 전체를 고려하면, 세그먼트의 수는

이고, 여기서, K_max는 K_table에서 정의된 최대 FEC 블록 사이즈이다. CBSS_i가 CTB의 i번째 세그먼트(i=1, ...C)의 세그먼트 사이즈를 나타내는 것으로 가정하면, 모든 세그먼트의 총합은 CTB 사이즈 X와 동일, 즉, 세그먼트 사이즈들이 다음의 수학식에 의해 제한된다.

다음 단락은 C개의 세그먼트 사이즈 각각에 대한 것으로, FEC 인코딩을 위해 사용된 FEC 블록 사이즈의 결정에 대해 기술한다.

FEC 블록 사이즈 결정( FEC block size determination )

길이 X인 CTB가 코드 블록 분할 함수에 입력으로 주어지는 경우, 3GPP 표준의 릴리즈 6에 기술된 바와 같은, 터보 코더를 위한 FEC 블록 사이즈(인터리버 사이즈) 결정 규칙은 다음과 같다.

여기서, K_max=5114는 Rel 6 터보 코드를 위한 최대 인터리버 사이즈이고, C는 세그먼트(혹은 코드 블록)의 수이고, K_I는 인터리버 사이즈, Y는 사이즈 K_I인 C개의 FEC 입력 블록들이 사용될 때 사이즈 X인 CTB에 대해 삽입된 필러 비트의 총 수이 다. 본질적으로, 사이즈 X인 CTB는 대체로 동일한 사이즈인 C개의 세그먼트로 분할되고, 각 세그먼트는 K_I-비트 인터리버로 터보 코드를 사용하여 인코드된다. Y>0 이면, 인코딩 전에 제1 세그먼트의 처음(beginning)에 Y 기지 비트(known bits)가 패드된다. FEC 블록 사이즈(즉, 인터리버)는 릴리즈 6 3GGP 터보 코드에서 K_min=40과 K_max=5114 사이에 있는 모든 사이즈에 대해 정의되기 때문에, 필러 비트의 수는 C, 즉, 코드 블록 분할을 위해 사용된 세그먼트의 수에 의해 제한(bounded)된다.

그러나, EUTRA에 대해 고려되는 것과 같은 그 외의 시스템에서는, FEC 블록 사이즈(인터리버 사이즈)는 비-연속 사이즈(보다 간격이 넓은 인터리버 사이즈 세트(a coarser set of interleaver sizes)) K_table에 대해서만 정의된다. 그러한 경우에, 임의의 이용가능한 FEC 블록 사이즈와 동일하지 않은(즉, K_table에서 정의되지 않은) 세그먼트 사이즈들은 FEC 인코딩 전에 필러 비트를 사용하여 처리될 필요가 있다(원하는 코드 레이트에 도달하도록 인코딩 후에 펑쳐링함(puncturing)).

터보 코더가 K_min와 K_max 사이에 분포된 한정된 수의 FEC 블록 사이즈만을 지원한다고 가정하면, K_table을 사용하여 길이 X인 CTB를 코드 블록 분할하는 두 가지 단순한 방법 양측을 포함한 것이 다음에 기술된다. 이 방법들은 가능한 한 적은 수의 세그먼트를 사용하는 한편 인코딩에 요구되는 필러 비트의 수 역시 줄인다.

하나의 FEC 블록 사이즈 만을 허용( Allow one FEC block size only )

하나의 방법은 상기 수학식 1을 변형한 것이고, 모든 세그먼트들이 하나의(single) 인터리버 사이즈 K_I로 인코드되었다고 하면, 여기서,

여기서, i, l<=i<=T, 는 K_table에서 이용가능한 비-연속 FEC 블록 사이즈들의 그룹으로 나타내지고(index), K_table에서의 T 사이즈들은 오림 차순으로 분류된다고 가정한다. 본질적으로, 이 방법은

보다 크거나 동일한 K_table로부터 가장 작은 K_I, 즉,

을 선택하고, 여기서, 0≤δ< K_I-K_I _-1이고 K_I _-1<

이다. I=1일 때, K_I _-1=0인 것으로 선정된다는 것에 유의한다. 따라서, 필러 비트의 수는 다음과 같이 주어진다.

따라서, δ이 크면 Y가 크다. 다음 예는 이용가능한 FEC 블록 사이즈 (K_table)의 수가 Y에 어떻게 영향을 미치는지 설명한다.

● K_table이 Z_min=40 과 Z_max=5114 사이의 모든 값을 갖는다면, 필러 비트의 최 대 수는 C-1이다.

● K_table이 Z_min=40 과 Z_max=5114 사이에 균일하게 분포된 T=100 값을 갖는다면, 모든 세그먼트에 패드된 필러 비트의 최대 총 수는 대략 50×C이다.

따라서, 필러 비트의 수는 K_table에서 FEC 블록 사이즈 입도(granularity)를 가변시킴으로써 제어될 수 있다. 필러 비트의 수는 또한 다음에 기술하는 바와 같은 또 다른 접근법을 사용하여 감소될 수도 있다. 그러나, 다음 방법을 논의하기 전에, 일반적인 경우에, 임의의 K_I(≥

)는 잠재적으로 증가된 필러 비트의 수를 희생하여 FEC 인코딩을 위해 K_table로부터 선택될 수 있다는 것에 유의한다. 이러한 경우에, 코드 블록 분할 후에 얻어진 세그먼트 사이즈들은 CBSS_i≤K_I (i=1, ... C)를 만족한다. 이러한 경우에, 논리 회로(106)는 다음 관계를 이용하여 세그먼트의 수를 결정한다.

두 개의 인접한 FEC 블록 사이즈 만을 허용( Allow two adjacent FEC block sizes only )

소정의 CTB의 모든 세그먼트들을 인코딩하기 위해 하나의 FEC 블록 사이즈 K_I를 사용하는 대신, K_table로부터 2개의 인접하는 FEC 블록 사이즈 K_I _-1 및 K_I, K_{I- 1}<K_I, l<=I<=T, 가 선택되는 것이 제안된다. I=1일 때 K_I _-1=0으로 선정된다는 것에 유의한다. 세그먼트의 수 C 및 보다 큰 FEC 블록 사이즈 K_I는 이전 경우에서와 동일하게 선택, 즉, C는 수학식 1로 계산되고, K_I는 수학식 2로 계산된다. 그러나, 사이즈 K_I _-1과 사이즈 K_I로 인코드된 세그먼트의 수는 다음과 같이 결정된다(이해를 용이하게 하기 위해, 수반된 모든 계산이 아래 반복된다). 이러한 경우에, 논리 회로(106)는 다음 동작들을 수행하여 세그먼트의 수를 찾아낸다.

C_I _-1 및 C_I는 FEC 블록 사이즈 K_I _-1 및 K_I를 각각 사용하여 인코드된 세그먼트의 수이고, 여기서, K_I는

보다 크거나 동일한 이용가능한 FEC 블록 사이즈로부터 가장 작은 사이즈이고, D_I는 인접하는 인터리버 사이즈 K_I _- ₁와 K_I 간의 차를 나타낸다.

수학식 4에서, Y는 2개의 인접하는 사이즈를 허용하는 경우에 요구된 필러 비트의 수를 나타내는 것이 아니고; C개의 세그먼트 모두에 대해 단지 하나의 사이즈 K_I가 사용되는 경우에 요구된 필러 비트의 수를 나타낸다는 것에 유의한다.

따라서, 코드 블록 분할은 C개의 세그먼트를 형성하고, C_I _-1개의 세그먼트는 FEC 블록 사이즈 K_I _-1로 FEC-인코드된다. Y<D_I일 때, 수학식 4는 C_I _-1=0을 제공하고, 이 방법은 하나의 FEC 블록 사이즈 K_I를 사용하는 것으로 변질된다(degenerate). (즉, KI-1 사이즈는 허용되지만 사실상 사용되지 않음) 이에 반해, Y>=D _I 일 때, 이 방법은 보다 큰 FEC 블록 사이즈 K_I에 C개의 세그먼트 모두를 패딩하는 것보다 적은 필러 비트를 요구한다. 이 방법은 가능한 가장 적은 세그먼트를 사용하는 한편 CTB 당 추가된 필러 비트의 수 Y"가 최소 이도록 보증된다는 점에서 최적이다. Y"는 다음과 같이 결정된다.

Y"는 C에 상관없이 D_I에 의해 제한된다는 것이 입증될 수 있다.

이러한 경우에, 코드 블록 분할 후에 얻어진 세그먼트 사이즈는 다음과 같은 제약을 갖는다. (제1 C_I 세그먼트가 K_I로 인코드되고 나머지는 K_I _-1로 인코드된다는 보편성에 대한 손실 없이)

도 1로 되돌아 가면, 상술한 바와 같이, 적절한 FEC 블록 사이즈는 비-연속 FEC 블록 사이즈의 테이블(107)로부터 선택될 필요가 있다. 논리 회로(106)는 상술한 바와 같이 적절한 FEC 블록 사이즈/사이즈들을 선택하는 태스크를 수행한다. 테이블(107)의 예는 표 1에 주어진다. 예를 들어, 제1의 경우에, 논리 회로(106)는 K_min와 K_max 사이의 이용가능한 비-연속 FEC 블록 사이즈로부터 FEC 블록 사이즈를 선택하고, 여기서, K_max <= K_I <= K_max이고, 추가로 K_I는 X에 기초한다. 특히, 하나의(single) FEC 블록 사이즈 K_I이 사용되는 경우, 논리 회로(106)는

보다 작지 않은 (K_talbe로부터) 최소 K_I를 선택, 즉,

이고, 여기서, δ≥0이고, K_I-1 <

이다. 그러나, 2개의 FEC 블록 사이즈가 사용되는 경우, FEC 블록 사이즈 K_I _-1 및 K_I를 사용하여 인코드되는 세그먼트의 수를 제공하는 수학식 4로 K_I _-1 및 K_I가 결정된다.

터보 코더 내부 인터리버가 정의된 FEC 블록 사이즈의 세트

기초 FEC 코더(104)는 단지 한정된 FEC 블록 사이즈(혹은 입력 사이즈) 세트만 지원한다. 보편성에 대한 손실 없이, FEC 코더(104)가 터보 코더임을 가정하면, 터보 코더에 의해 지원된 FEC 블록 사이즈 세트는 터보 코드 내부 인터리버가 정의된 인터리버 사이즈 세트이다. 그러나, 당업자는 LDPC(low-density parity check) 코드, 컨볼루션 코드, 블록 터보 코드, 리드-솔로몬(Reed-Solomon) 코드 등을 포함하는 그 외의 FEC 스킴이 104에 사용될 수도 있음을 인지할 것이다.

일단 각 세그먼트에 대한 세그먼트의 수 C 및 FEC 블록 사이즈가 결정되면, 이 정보는, 하나의 FEC 블록 사이즈가 허용되는 경우에만, CTB(X 비트)가 FEC 블록 사이즈 K_I로 인코드된 C개의 세그먼트로 분할되는 코드 블록 분할 회로(102)로 전달된다. 대안적으로, 2개의 인접한 FEC 블록 사이즈가 허용되는 경우, 코드 블록 분할 회로(102)는 FEC 블록 사이즈 K_I로 인코드되는 C_I 세그먼트와 FEC 블록 사이즈 K_I _-1로 인코드되는 C_I _-1 세그먼트를 출력할 수 있다.

필러 비트 삽입

필러 비트(각 세그먼트에 대해 패드됨)의 수는, 세그먼트의 FEC 인코딩에 사용되는 세그먼트 사이즈와 FEC 블록 사이즈에 기초하여 결정될 수 있다. 전체 필러 비트를 C개의 세그먼트에 분배하는 적어도 2가지 방법이 있다.

● 응집 필러(Concentrated-filler). 세그먼트 사이즈를 너무 작게 만들지 않으면서 필러 비트를 가능한 적은 세그먼트에 둔다. 일례에서, 모든 필러 비트는 제1 세그먼트의 시작에 나타날 수 있다. 단지 하나의 세그먼트(모든 필러 비트를 포함함)가 개별적으로 다뤄질 필요가 있다는 것이 이점이다. 또한, 필러 비트는 2개의 FEC 블록 사이즈가 CTB에 사용되는 경우, 더 작은 FEC 블록 사이즈 K_I _-1 보다는 보다 큰 FEC 블록 사이즈 K_I로 인코드되는 세그먼트로 패드될 수 있다. 이 방법은 2개의 인접한 FEC 블록 사이즈의 인코딩을 허용하는 경우에 특히 매력적이다.

● 분산 필러(Distributed-filler). 필러 비트를 고르게(가능한 많이) 복수의 세그먼트로 분산한다. 필러 비트는 모든 C개의 세그먼트만큼 분배될 수 있다.

송신기 및 수신기의 효율적인 구현을 위해, 응집 필러가 바람직하다. 바람직한 실시예는 인코더에 보내기 전에 FEC 블록 사이즈 K_I를 이용해서 Y″(2개의 인접 FEC 블록 사이즈를 허용하는 경우; 하나의 FEC 블록 사이즈만을 허용하는 경우에는 Y) 연속 필러 비트를 세그먼트들 중의 하나(예컨대, 제1 또는 마지막) 앞에 부가한다. 성능의 관접에서는, Y″연속 필러 비트를 FEC 블록 사이즈 KI를 갖는 세그먼트의 끝에 첨부하는 것과 균등하다.

도 1로 돌아가서, 각 세그먼트에 대해서(회로(102)에 의해 생성된), FEC 코드워드는 필러 비트를 세그먼트로 삽입하여 FEC 입력 블록을 형성하는 단계; FEC 입력 블록을 FEC 인코딩하는 단계; 및 필러 비트와 관련된 비트를 폐기하는 단계를 이용하여 결정된다.

회로(102)에 의해 생성된 각 세그먼트는 필러 비트 삽입이 일어나는 필러 회로(102)에 전달된다. 어떠한 필러 비트도 요구되지 않으면, 필러 회로는 투과성(transparent), 즉 어떠한 필러 비트도 부가되지 않는다(K_filler=0). 세그먼트(필러 비트에 따른)는 이후, C개의 세그먼트의 터보 인코딩이 C개의 FEC 코드워드를 초래하는 터보 인코더(104)로 전달된다. 이후 필러 비트는 회로(105)에 의해서 폐기되고 최종 C개의 코드워드는 송신 회로(108)에 의해서 적절히 송신된다. 회로(103)에 의해서 어떠한 필러 비트도 부가되지 않으면, 필러 폐기 회로(105)는 투과성, 즉, 어떠한 필러 비트도 제거되지 않는다(K_filler=0). 회로(105)는 필러 비트에 대응하는 어떠한 비트도 폐기하지 않을 수 있음에 유의한다.

도 2는 수신기의 블록도이다. 동작 동안 수신된 신호 벡터는 연관된 세그먼트에 따라 수신된 신호 벡터의 일부를 조직화하는 코드 블록 디세그먼테이션(de-segmentation) 회로(202)를 통과한다. 세그먼트 사이즈, 세그먼트의 수, 각 세그먼트를 터보 디코드하는데 사용된 FEC 블록 사이즈, 필러 비트의 수는, 인코더에서와 유사한 방식으로 논리 회로(213)와 이용가능한 FEC 블록 사이즈 테이블(215)을 사용하여 결정될 수 있다. 필러 핸들링 회로(204)는 필러 비트의 위치 정보를 이용하여, 예컨대 필러 비트에 대응하는 LLR을 높은 등급(high magnitude)으로 설정함으로써 터보 디코더(206)에 이익이 된다. 터보 디코딩 이후, 회로(208)는 필러 비트를 폐기하여 세그먼트의 추정을 얻는다. 코드 블록 어셈블러(211)는 회로(208)로부터 얻어진 세그먼트의 추정을 적절하게 수집하고 정렬함으로써 추정된 운송을 어셈블한다.

구성 코더의 패리티 비트 제거

본 설명은 FEC 코드워드를 결정하는 특정한 방법을 제공한다. 송신기에서 필러 비트 삽입의 정보를 이용하는 방법이 기술된다. 특히, 방법은 어떤 비트가(조직적 비트와 패리티 비트 모두) 무시해도 좋은 성능 하락(degradation)을 갖거나 또는 전혀 갖지 않고 터보 인코더 출력으로부터 폐기될 수 있는지 결정한다. 일반적으로, 필러 비트가 알려져 있으므로, 이 비트 중 체계적인 비트(주지 비트와 동일한)는 송신에 앞서 폐기될 수 있다. 그러나, 어떤 패리티 비트가 폐기될 수 있는지는 분명하지 않다.

도 3은 도 1의 터보 인코더(104)의 블록도이다. 동작 동안, 길이 K_I 비트의 입력 블록은 인터리버(301)와 구성 인코더(302) 모두에 들어간다. 인터리버(301)는 입력 블록을 인터리브하고 인터리브된 순서로 입력 블록을 구성 인코더(303)에 전달한다. 구성 인코더(303)는 이후 인터리브된 입력 블록을 인코드한다. 마찬가지로, 구성 인코더(302)는 원(orginal) 입력 블록을 인코드한다. 코드워드 블록 x는 체계적인 블록(FEC 입력 블록), 구성 인코더(302)의 출력, 및 구성 인코더(303)의 출력으로 구성된다. 코드워드 블록 x는 이후 회로(105)로 보내진다.

예컨대, 테일드 터보 코드와 같은 종래의 터보 인코더에서, 구성 인코더의 초기 상태(시프트 레지스터(shift register) 컨텐츠)는 모두 제로로 가정한다. 그러한 경우, K_filler 필러 비트(보통 0)가 입력 블록의 터보 코드의 시작에서 삽입될 때, K_filler 비트 위치에 대응하는 구성 인코더(302)의 체계적인 비트와 패리티 비트는 모두 제로이다. 따라서, 이들 비트는 송신기에서 폐기될 수 있고, 수신기는 터보 디코딩을 실행하는 동안 이 정보를 이용할 수 있다. 그러나, 구성 인코더(303)에서, K_filler 비트는 터보 코드 인터리버로 인해서 스크램블(scramble)되므로 필러 비트에 대응하는 구성 인코더(303)의 패리티 비트는 알려지지 않으므로 간단히 폐기될 수 없다.

터보 코더가 테일-바이팅 구성 인코더(tail-biting constituent encoder)를 갖는 경우, 구성 인코더의 초기 상태는 항상 제로가 아닐 수 있다. 테일-바이팅 코드에 대해서, 구성 인코더에 대한 초기 상태 및 최종 상태는 동일하고 입력 블록에 의존한다. 따라서, K_filler 연속 필러 비트(즉, 제로)가 터보 코드 입력 블록의 시작에서 삽입되면, K_filler 비트 위치에 대응하는 구성 인코더(302)의 패리티 비트는 항상 제로인 것은 아니다. 그러나, 구성 인코더의 K_filler 패리티 비트 대부분이 어떠한 정보도 운반하지 않는다는 것이 증명될 수 있다.

일반적으로, 연속 필러 비트의 그룹은 하나의 세그먼트로 삽입되어서 FEC 입력 블록을 형성하며, 여기서 그룹 길이는 2^m-1의 배수(3GPP 터보 코더 내의 구성 컨볼루션 코드(constituent convolutional codes)에 대해서 7)이다. 이후, FEC 입력 블록은 FEC 인코드되고 필러 비트에 관련된 패리티 비트는 폐기된다. FEC 인코더는 단독으로 사용된 테일-바이팅 컨볼루션 코드, 또는 터보 코더의 구성 코드로서 사용된 테일-바이팅 컨볼루션 코드일 수 있다.

특히, 테일-바이팅 구성 코드로 터보 코드에 사용되는 경우, 필러 비트에 따른 조직적 비트의 그룹; 및 구성 인코더의 출력에서 필러 비트의 그룹에 대응하는 패리티 비트는 폐기될 수 있고, 여기서 구성 인코더는 테일-바이팅 터보 코더에 대해서 인터리빙하지 않고 FEC 입력 블록을 취한다. 이것은 이하에서 나타낸다.

단계 i에서 구성 인코더(302)의 시프트 레지스터의 상태를 S(i)로 두고, m은 시프트 레지스터 내의 구성요소의 수로 두고, g는 0보다 큰 임의의 정수로 둔다. (2^m-1)×g 제로가 단계 i+1로부터 단계 i+(2^m-1)×g까지 구성 인코더로 입력되는 경우, (Rel. 6 3GPP 터보 코드에서 사용되는 것과 같은) 순환적 컨볼루션(recursive convolutional) 인코더의 특성은 다음과 같다.

S(i)는 상수가 아닐 수 있음에 유의한다. 더욱이, 중간의 상태 S(j)는 상수 가 아니거나 또는 상태 S(i)(i<j<i+(2^m-1)g)와 동일하지 않을 수 있다.

따라서, 구성 인코더의 상태는 단계 i+1내지 단계 i+(2^m-1)×g 사이에서 바뀌지 않고 유지된다. 따라서, 이러한 필러 비트가 시프트 레지스터 상태를 변경하지 않아서 디코더에 대해서 어떠한 정보도 제공하지 않으므로, 송신기는 그러한 단계 동안 구성 인코더를 폐기함으로써 수학식 7을 이용할 수 있다. 수신기 내의 디코더는 또한 필러 비트 위치 및 값의 정보에 기초하여 마찬가지로 수학식 7을 이용할 수 있다. 다음으로, 상기 방법은 K_filler 필러 비트(제로)가 테일-바이팅 터보 코드의 입력 내의 연속적인 위치로 삽입되는 일례로 기술된다.

K_filler 연속 필러 비트(제로)는 터보 코드 입력 블록,

에 삽입되기 때문에, 구성 인코더(302)의 p×g×(2^m-1) 패리티 비트는 폐기될 수 있다. 여기서, p는 FEC 입력 블록 내의 각 비트에 대해 생성되는 구성 인코더(302)의 출력에서 패리티 비트의 수이다. 따라서, 필러 비트의 그룹에 대응하는 패리티 비트만이 구성 인코더(302)의 출력에서 폐기되며, 구성 인코더(302)는 테일-바이팅 터보 코더에 대해 인터리빙하지 않고 FEC 입력 블록을 취한다.

테일-바이팅 3GPP 터보 코더에 대해서, 구성 인코더 1에서 p=1, m=3이다. 따라서,

패리티 비트는 K_filler 연속적인 필러 비트에 대해서 구성 인코더(302)로부터 폐기될 수 있다. m=3이므로, 구성 인코더(302)의 K_filler 필러 비 트에 대응하는 최대 6개의 패리티 비트만이 구성 인코더(302)의 출력으로 유지될 필요가 있다.

구성 인코더(303)에서, K_filler 필러 비트는 터보 코드 인터리버로 인해서 분산될 수 있다. 따라서, 성능에 영향을 주지 않고 구성 인코더(303)로부터 패리티 비트를 폐기하는 것이 가능하지 않을 수 있다.

후술하는 부분은 코드 블록 분할 규칙이 사용될 수 있는, 예컨대 HARQ(hybrid-Automatic Repeat reQuest), MIMO(Multiple Input Multi Output) 등의 일부 예시 시나리오를 기술한다.

TB ( Transport Block ) 형성자

상술한 코드 블록 분할 규칙은 HARQ 채널 상의 CTB에 적용된다. 코드 블록 분할 전에, TTI(transmission time interval) 내의 기지국으로부터 단일 사용자에게 보내질 필요가 있는 정보 비트는 적어도 하나의 TB로 분할되어, 적어도 하나의 HARQ 채널을 통과할 필요가 있을 수 있다. 예를 들면, 도 4는 정보 비트가 2개의 HARQ 채널(HARQ1 및 HARQ2에 대응하는)과, 2개의 운송 블록 TB1 및 TB2를 이용해서 송신되는 일례를 보여준다. 길이 A의 정보 비트는 TB 형성 회로(402)에 의해서 수신되어 하나 이상의 공간 스트림 상에 송신된다. 회로(402)는 X' 비트를 운송 블록 TB1으로 지정하며, 여기서 X'≤A; HARQ1 프로세서(404)는 CRC 비트를 X' 비트에 첨부하여 길이 X의 CTB를 형성하고; 길이 X의 CTB는 제1 HARQ 채널에 매핑된다. CTB는 코드 블록 분할 회로(102)에 보내진다.

회로(402)는 정보 비트로부터의 W'=A-X' 비트를 제2 운송 블록으로 지정하고; HARQ2 프로세서(406)는 CRC 비트를 Y 비트에 첨부하여 제2 CTB를 형성하고; CTB는 제2 HARQ 채널에 매핑된다. CTB는 코드 블록 분할 회로(102)에 보내진다.

회로(404 및 406)는 HARQ에 관련된 다른 기능성과 같은 부가적인 기능을 실행하여, 제어 정보 등을 부가할 수 있음에 유의한다.

도 4의 개념이 2개의 HARQ 채널을 이용해서 도시되지만, 복수의 HARQ 채널로 쉽게 확장될 수 있다. 하나 이상의 HARQ 채널이 TTI(Transmission Time Interval) 내의 사용자를 지원하는 경우, 코드 블록 분할 규칙은 각 TB에 적용될 수 있다.

다수의 HARQ 채널은, 사용자당 TTI에 대해서 너무 많은 FEC 코드워드(또는 세그먼트)를 갖기 때문에, 예컨대 큰 대역폭(예컨대, 20㎒), 고순위 변조(예컨대, 64QAM), 멀티스트림 MIMO 등으로부터 발생할 수 있다. 다수의 HARQ 채널은 또한 VoIP 및 최선의-노력(best-effort) 데이터와 같은 상이한 QoS를 갖는 TB에 사용될 수 있다.

MIMO 코드워드는 하나의 MIMO 스트림 상의 TTI 내의 단일 사용자에게 보내지는 비트들을 포함한다. 따라서 MIMO 코드워드는 하나 이상의 FEC 코드워드를 포함할 수 있다. 때때로 MIMO 코드워드는 MIMO 스트림 상의 비트들을 지칭하는데 사용된다.

TB의 생성을 위한 규칙이 정의될 수 있다. 일 실시예에서, TB는 단지 x(예컨대, x=8) FEC 코드워드(EUTRA에서 eNodeB 스케줄러에 의해서 결정된 x의 값)를 포함할 것이다. 다른 실시예에서, x이상의 FEC 코드워드가 한 TB에 대해서 요구되면, 2개의 TB가 다음과 같이 생성된다. 패킷은 2개의 TB 사이에 적절히 균등하게 분할되며, 각 TB는 거의 같은 사이즈의 FEC 코드워드와 거의 동일한 수를 갖는다. 또 다른 실시예에서, 2개의 MIMO 스트림에 보내지는 FEC 코드워드에서는, 각각은 개별 TB에 속한다. 또 다른 실시예에서, 2개의 동시 HARQ 채널을 이용하는 동안 3개의 MIMO 스트림에 보내지는 FEC 코드워드에 대해서, 첫 번째(평균적으로, 최선의 품질 스트림)는 하나의 TB에 속하고 제2 및 제3 스트림은 제2 TB에 속한다. 또 다른 실시예에서, 2개의 HARQ 채널을 이용해서 보내질 4개의 MIMO 코드워드, 및 여러 조합이 가능하다. 예를 들어, (a) TBI=1,2 TB2=3,4 (b) TB1=1,3 TB2=2,4 (c) TB1=1,2 TB2=2,3 (d) TB1=1, TB2=2,3,4이다. 여기서 TBi는 i번째 HARQ 채널의 TB를 지칭하고; 숫자 1 내지 4는 MIMO 코드워드(또는 스트림) 번호를 지칭한다.

도 5는, 정보 비트가 적어도 하나의 HARQ 채널을 통해서 수신되는 경우 수신기 처리의 블록도이다. 코드 블록 어셈블러(211)로부터 수신된 비트는 적절한 채널 프로세서(504 및 506)에 입력된다. 채널 프로세서의 출력은, TB들을 조합하고 추정된 정보 비트를 출력하는 TB 어셈블러 회로(502)에 입력되는 추정된 운송 블록 TB1 및 TB2이다.

도 6은 도 1의 송신기의 동작을 보여주는 플로우차트이다. 논리 흐름은, 분할 회로가 길이 X의 CTB를 수신하는 단계 601에서 시작한다. 단계 603에서 논리 회로는 테이블(107)을 액세스하여 적절한 FEC 블록 사이즈를 선택한다. 상술한 바 와 같이, 본 발명의 제1 실시예에서 FEC 블록 사이즈 K_I는 테이블(107) 내에 위치한 비-연속 FEC 블록 사이즈의 그룹으로부터 결정되며, 여기서 테이블(107) 내의 이용가능한 비-연속 FEC 블록 사이즈는 K_min와 K_max 사이에 있으며, K_min<=K_I<K_max이다. 상술한 바와 같이, K_I는 X에 기초한다. X는 논리 회로(106)에 의해서 CTB로부터 결정된다. 일단 X가 결정되면,

및

이 결정된다. 본 발명의 제2 실시예에서, FEC 블록 사이즈 K_I 및 K_I _-1이 결정되며, 여기서

이다.

계속해서, 단계 605에서 세그먼트의 수 C 및 FEC 블록 사이즈는 분할 회로(102)로 전달되고, 단계 607에서 분할 회로는 길이 X의 CTB를 실질적으로 K_I(또는 대안적으로 K_I 및 K_I _-1)와 동일한 사이즈의 C개의 세그먼트로 분할한다. 필러 비트는 (필요하면) 단계 609에서 회로(103)를 통해서 부가되고 단계 611에서 C개의 세그먼트 각각은 인코드된다(즉, FEC 코드워드는 각 C개의 세그먼트에 대해서 결정된다). 마지막으로, 단계 613에서 FEC 코드워드는 송신 회로(108)를 통해서 송신된다.

상술한 바와 같이, FEC 코드워드를 결정하는 단계는 필러 비트를 세그먼트로 삽입하여 FEC 입력 블록을 형성하는 단계, FEC 입력 블록을 FEC 인코딩하는 단계, 및 필러 비트와 관련된 비트를 폐기하는 단계를 포함한다. 이 단계는 연속적인 필러 비트의 그룹을 하나의 세그먼트로 삽입하여 그룹 길이가 7의 배수인 FEC 입력 블록을 형성하는 단계, FEC 입력 블록을 FEC 인코딩하는 단계, 및 필러 비트와 관 련된 비트를 폐기하는 단계를 수반한다. 필러 비트를 폐기하는 단계는, 필러 비트에 대응하는 체계적인 비트의 그룹을 폐기하는 단계와, 구성 인코더 1의 출력에서 필러 비트의 그룹에 대응하는 패리티 비트를 폐기하는 단계를 포함하며, 여기서 구성 인코더는 테일-바이팅 터보 코더에 대해서 인터리빙하지 않고 FEC 입력 블록을 취한다.

도 7은 도 2의 수신기의 동작을 보여주는 플로우차트이다. 논리 흐름은, 논리 회로(213) 및 테이블(215)을 이용하여 세그먼트 사이즈, 세그먼트의 수, 각 세그먼트를 터보-디코드하는데 사용되는 FEC 블록 사이즈, 및 필러 비트의 수가 결정되는 단계 701에서 시작한다. 상술한 바와 같이, 본 발명의 제1 실시예에서, FEC 블록 사이즈 K_I는 테이블(215)에 위치한 비-연속 FEC 블록 사이즈의 그룹으로부터 결정되며, 여기서 테이블(215) 내의 이용가능한 비-연속 FEC 블록 사이즈는 K_min와 k_max 사이에 있고, K_min<=K_I<K_max이다. 상술한 바와 같이, K_I는 X에 기초한다. X는 논리 회로(213)에 의해서 수신된 신호 벡터로부터 결정된다. 이후 논리 회로(213)는

및

를 결정한다. 본 발명의 제2 실시예에서, FEC 블록 사이즈 K_I 및 K_I _-1가 결정되고, 여기서

이다.

단계 703에서 수신된 신호 벡터는 연관된 C개의 세그먼트에 따라 수신된 신호 벡터의 일부를 조직화하는 코드 블록 디세그먼테이션 회로(202)를 통과한다. 단계 705에서 예를 들어, 필러 비트에 대응하는 LLR을 높은 등급으로 설정함으로 써, 필러 핸들링 회로(204)는 필러 비트의 위치 정보를 이용하여 터보 디코더(206)를 이롭게 한다. C개의 세그먼트의 각각은 단계 707에서 디코드된다. 터보 디코딩 이후, 회로(208)는 필러 비트를 폐기하여 세그먼트의 추정을 얻는다(단계 709). 코드 블록 어셈블러(211)는 회로(208)로부터 얻어진 세그먼트의 추정을 적절하게 수집하여 배열함으로써 추정된 수송을 어셈블한다(단계 711).

본 발명은 특히 특정한 실시예를 참조하여 도시되고 기술되었지만, 본 발명의 취지 및 범위를 벗어나지 않고 형태 및 세부사항에서의 다양한 변경이 가능함을 당업자라면 이해할 것이다. 그러한 변경은 후술하는 특허청구범위의 범위에 수반되도록 의도된다.

Claims

송신기를 동작시키는 방법으로서,

길이 X의 CTB(concatenated transport block)를 수신하는 단계와,

비-연속(non-contiguous) FEC 블록 사이즈의 그룹으로부터 이용가능한 FEC 블록 사이즈 K_I를 결정하는 단계 - 상기 이용가능한 비-연속 FEC 블록 사이즈는 K_min와 K_max 사이이고, K_min<=K_I<K_max이고, K_I는 또한 X에 기초함 - 와,

길이 X의 상기 CTB를 실질적으로 K_I와 같은 사이즈의 C개의 세그먼트들로 분할하는(segmenting) 단계와,

FEC 블록 사이즈 K_I를 이용하여 상기 C개의 세그먼트들 각각에 대한 FEC 코드워드를 결정하는 단계와,

채널을 통해서 상기 C FEC 코드워드를 송신하는 단계

를 포함하는 송신기 동작 방법.
제1항에 있어서,

인 송신기 동작 방법.
제1항에 있어서,

FEC 코드워드를 결정하는 단계는,

필러 비트를 상기 세그먼트에 삽입하여 FEC 입력 블록을 형성하는 단계와,

상기 FEC 입력 블록을 FEC 인코드하는 단계와,

상기 필러 비트와 관련된 비트를 폐기하는 단계를 더 포함하는 송신기 동작 방법.
제1항에 있어서,

하나 이상의 공간 스트림(spatial streams) 상에서 송신될 길이 A의 정보 비트를 수신하는 단계와,

X' 비트를 운송 블록으로 지정하는 단계 - 여기서 X'≤A임 - 와,

CRC 비트를 X' 비트에 첨부하여 길이 X의 CTB를 형성하는 단계를 더 포함하며,

길이 X의 상기 CTB는 제1 HARQ 채널에 매핑되는 송신기 동작 방법.
제4항에 있어서,

상기 정보 비트로부터의 W'=A-X' 비트를 제2 운송 블록으로 지정하는 단계와,

CRC 비트를 첨부하여 제2 CTB를 형성하는 단계를 더 포함하며,

상기 CTB는 제2 HARQ 채널에 매핑되는 송신기 동작 방법.
제1항에 있어서,

FEC 코드워드를 결정하는 단계는,

연속적인 필러 비트의 그룹을 하나의 세그먼트에 삽입하여 FEC 입력 블록을 형성하는 단계 - 상기 그룹 길이는 7의 배수임 - 와,

상기 FEC 입력 블록을 FEC 인코드하는 단계와,

상기 필러 비트와 관련된 비트를 폐기하는 단계를 더 포함하는 송신기 동작 방법.
제6항에 있어서,

비트 폐기 방법은,

상기 필러 비트에 대응하는 체계적인 비트의 그룹들을 폐기하는 단계와,

구성 인코더(constituent encoder) 1의 출력에서 필러 비트의 그룹에 대응하는 상기 패리티 비트를 폐기하는 단계 - 구성 인코더는 테일-바이팅 터보 코더(tail-biting turbo coders)에 대해서 인터리빙하지 않고 상기 FEC 입력 블록을 취함 - 를 더 포함하는 송신기 동작 방법.
길이 X의 CTB를 수신하는 수신 회로와,

비-연속 FEC 블록 사이즈의 그룹으로부터 이용가능한 FEC 블록 사이즈 K_I를 결정하는 논리 회로 - 상기 이용가능한 비-연속 FEC 블록 사이즈는 K_min와 K_max 사이 이며, K_min<=K_I<K_max이며, K_I는 또한 X에 기초함 - 와,

길이 X의 상기 CTB를 실질적으로 K_I와 같은 사이즈의 C개의 세그먼트를 분할하는 코드 블록 분할 회로와,

FEC 블록 사이즈 K_I를 이용해서 상기 C개의 세그먼트들 각각에 대해서 FEC 코드워드를 결정하는 인코딩 회로와,

채널을 통해서 상기 C FEC 코드워드를 송신하는 송신 회로

를 포함하는 장치.
제8항에 있어서,

인 장치.
제8항에 있어서,

필러 비트를 적어도 하나의 세그먼트에 삽입하여 FEC 입력 블록을 형성하는 필러 회로를 더 포함하는 장치.