KR20090072736A - 클럭신호 발생회로 - Google Patents

클럭신호 발생회로 Download PDF

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Abstract

클럭신호 분주회로에 부트스트랩핑 기술을 적용하여 소자의 특성이 좋지 않거나 입력클럭신호의 전압이 낮아지더라도 클럭신호의 충전 특성을 보장할 수 있도록 하는 기술에 관한 것이다. 이러한 본 발명은, 상반된 위상의 클럭신호(nclk), (nclkb)를 이용하여 입력신호(INPUT)를 N단 래치하는 방식으로 1/N 분주하는 D형 플립플롭 형태의 분주회로에 있어서, 제1,2 콘덴서를 이용하여 상기 클럭신호(nclkb)를 정,부극성 방향으로 부트스트랩핑하는 제1부트스트랩핑부와; 제3,4콘덴서를 이용하여 상기 클럭신호(nclk)를 정,부극성 방향으로 부트스트랩핑하는 제2부트스트랩핑부에 의해 달성된다.
분주회로, 클럭신호, 부트스트랩핑

Description

클럭신호 발생회로{CLOCK SIGNAL GENERATING CIRCUIT}
본 발명은 클럭신호의 분주 기술에 관한 것으로, 특히 저전압 구동으로 인하여 클럭 분주회로의 출력단 충전불량이 발생되는 것을 방지하는데 적당하도록 한 클럭신호 발생회로에 관한 것이다.
클럭신호는 각종 회로에 널리 사용되는데, 본 발명에서는 액정표시장치의 구동회로에 적용되는 것을 예로 하여 설명한다.
평판표시장치의 대표적인 표시장치인 액정표시장치(LCD: Liquid Crystal Display)는 액정의 광학적 이방성을 이용하여 화상을 표시하는 장치로서, 박형, 소형, 저소비전력 및 고화질 등의 장점으로 인해 음극선관(Cathode Ray Tube : CRT)을 대체할 수 있는 평판 표시장치의 주요 제품으로 개발되고 있다.
상기 구동부는 타이밍 콘트롤러를 비롯하여 데이터 구동부와 게이트 구동부를 구비한다. 일반적으로, 액정 표시장치는 매트릭스(matrix) 형태로 배열된 화소들에 화상정보를 개별적으로 공급하여, 그 화소들의 광투과율을 조절함으로써 원하는 화상을 표시할 수 있도록 한 표시장치이다. 따라서, 액정 표시장치는 화상을 구현하는 최소 단위인 화소들이 액티브 매트릭스 형태로 배열되는 액정 패널과, 상기 액 정 패널을 구동하기 위한 구동부를 구비한다.그리고, 상기 액정표시장치는 스스로 발광하지 못하기 때문에 액정표시장치에 광을 공급하는 백라이트 유닛이 구비된다. 상기 구동부는 타이밍 콘트롤러를 비롯하여 데이터 구동부와 게이트 구동부를 구비한다.
상기 타이밍 콘트롤러는 시스템으로부터 공급되는 수직/수평 동기신호와 클럭신호를 이용하여 게이트 구동부를 제어하기 위한 게이트 제어신호와 데이터 구동부를 제어하기 위한 데이터 제어신호를 출력한다. 이와 함께, 상기 타이밍 콘트롤러는 상기 시스템으로부터 입력되는 디지털의 화소 데이터(RGB)를 샘플링한 후에 이를 재정렬하여 상기 데이터 구동부에 공급한다.
상기 타이밍 콘트롤러는 클럭회로를 구비하고 있는데, 종래에 있어서는 클럭회로로서 도 1과 같은 D형 플립플롭 형태의 1/2분주회로를 사용한 것으로, 이의 작용을 설명하면 다음과 같다.
제1구간(T1)에서 입력신호(INPUT)가 계속 '로우'이므로 이에 의해 제1래치제어부(11A)의 피모스 트랜지스터(PM11)가 턴온되고, 클럭신호(nclkb)가 아직 '로우'이므로 이에 의해 피모스 트랜지스터(PM12)가 턴온 상태로 유지된다. 이때, 클럭신호(nclk)가 '하이'이므로 이에 의해 엔모스 트랜지스터(NM11)가 턴온되지만, 상기 입력신호(INPUT)가 계속 '로우' 상태로 유지되므로 이에 의해 엔모스 트랜지스터(NM12)가 턴오프 상태를 유지한다. 이에 따라, 전원단자전압(VDD)이 상기 피모스 트랜지스터(PM11),(PM12)를 통해 제1래치(12A)에 공급되어 그 제1래치(12A)가 로직 '하이'를 래치한다.
이후, 제2구간(T2)에서 상기 클럭신호(nclk)가 '로우'이므로 이에 의해 상기 엔모스 트랜지스터(NM11)가 턴오프 상태를 유지하게 되고, 이에 의해 상기 제1래치(12A)가 계속 '하이' 래치 상태를 유지하게 된다.
이후, 제3구간(T3)에서 상기 클럭신호(nclk)가 '로우'로 천이되어 상기 엔모스 트랜지스터(NM11)가 턴온되고, 상기 입력신호(INPUT)는 제3구간(T3)이 시작되기 전부터 '하이'로 천이되어 그때 이미 상기 엔모스 트랜지스터(NM12)가 턴온된다. 따라서, 상기 제1래치(12A)에 래치된 '하이'신호가 상기 엔모스 트랜지스터(NM11),(NM12)를 통해 접지단자로 디스차징된다. 이에 따라, 상기 제1래치(12A)는 이때부터 '로우'를 래치하게 된다. 이때, 상기 제1래치(12A)의 '로우'신호 출력에 의해 제2래치 제어부(11B)의 피모스 트랜지스터(PM13)가 턴온되지만, 상기 클럭신호(nclk)가 '하이'이므로 피모스 트랜지스터(PM14)가 턴오프 상태로 된다.
이후, 제4구간(T4)에서 상기 클럭신호(nclk)가 '로우'로 천이되므로 이에 의해 상기 피모스 트랜지스터(PM14)가 턴온된다. 이때, 클럭신호(nclkb)가 '하이'로 공급되어 엔모스 트랜지스터(NM13)이 턴온되지만, 상기 제1래치(12A)에서 출력되는 '로우'신호에 의해 엔모스 트랜지스터(NM14)가 턴오프 상태를 유지하게 된다. 이에 따라, 전원단자전압(VDD)이 상기 피모스 트랜지스터(PM13),(PM14)를 통해 제2래치(12B)에 공급되어 그 제2래치(12B)가 로직 '하이'를 래치하게 된다. 이로 인하여 이때부터 출력신호(OUTPUT)가 '하이'로 출력된다.
이후, 제5구간(T5)에서 상기 클럭신호(nclkb)가 '로우'이므로 이에 의해 상기 엔모스 트랜지스터(NM13)가 턴오프 상태를 유지하게 되고, 이에 의해 상기 제2래 치(12B)가 계속 '하이' 래치 상태를 유지하게 된다.
이후, 제6구간(T6)에서 상기 제1래치(12A)가 다시 '하이'를 래치하게 되어 상기 엔모스 트랜지스터(NM14)가 턴온되고, 상기 클럭신호(nclkb)가 '하이'로 천이되어 상기 엔모스 트랜지스터(NM13)가 턴온된다. 이에 따라, 상기 제2래치(12B)에 래치된 '하이'신호가 상기 엔모스 트랜지스터(NM13),(NM14)를 통해 접지단자로 디스차징된다. 따라서, 상기 제2래치(12B)는 이때부터 '로우'를 래치하게 된다.
그런데, 상기 클럭신호(nclk)의 폴링에지를 기준으로 할 때, 상기 제1래치(12A)는 첫 번째 폴링에지와 두 번째 폴링에지 사이의 구간에서 '하이'를 래치하고, 두 번째 폴링에지와 세 번째 폴링에지 사이에서 '로우'를 래치한다. 그리고, 상기 제2래치(12B)는 상기 제1래치(12A)가 상기와 같이 '하이'를 래치하였다가 '로우'를 래치하는 순간에 비로서 '하이'를 래치한다.
따라서, 결과적으로 도 2의 (b),(d)에서와 같이 2주기의 클럭신호(nclk)가 입력되면 1 주기의 출력신호(OUTPUT)가 출력되므로, 이 회로는 1/2 분주회로로 동작하는 것이다.
그런데, 이와 같은 분주회로를 사용하는 경우, 소자의 특성이 좋지 않거나 입력클럭신호의 전압이 낮아지면 출력 클럭신호의 충전 특성이 좋지 않게 되므로 이 클럭신호를 사용하는 액정표시장치의 구동부를 정상적으로 구동하는데 어려움이 있었다.
따라서, 본 발명의 목적은 클럭신호 분주회로에 부트스트랩핑 기술을 적용하여 소자의 특성이 좋지 않거나 입력클럭신호의 전압이 낮아지더라도 클럭신호의 충전 특성을 보장할 수 있도록 하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 상반된 위상의 제1,2클럭신호를 이용하여 입력신호를 N단 래치하는 방식으로 1/N 분주하는 D형 플립플롭 형태의 분주회로에 있어서, 두 개의 콘덴서를 이용하여 상기 제1클럭신호를 정,부극성 방향으로 부트스트랩핑하는 제1부트스트랩핑부와; 또 다른 두 개의 콘덴서를 이용하여 상기 제2클럭신호를 정,부극성 방향으로 부트스트랩핑하는 제2부트스트랩핑부를 포함하여 구성함을 특징으로 한다.
본 발명은 분주회로에 사용되는 클럭신호를 부트스트랩핑회로를 이용하여 부트스트랩핑시킴으로써, 소자의 특성이 좋지 않거나 입력클럭신호의 전압이 낮아지더라도 클럭신호의 충전 특성을 보장할 수 있는 효과가 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 클럭신호 발생회로도로서 이에 도시한 바와 같이, 상반 된 위상의 클럭신호(nclk),(nclkb)를 이용하여 입력신호(INPUT)의 래치동작을 제어하는 제1래치제어부(11A)와; 상기 제1래치제어부(11A)의 제어를 받아 상기 입력신호(INPUT)를 래치하는 제1래치(12A)와; 클럭신호(nclk),(nclkb)를 이용하여 상기 제1래치(12A)에서 출력되는 신호의 래치동작을 제어하는 제2래치제어부(11B)와; 상기 제2래치제어부(11B)의 제어를 받아 제1래치(12A)에서 출력되는 신호를 래치하는 제2래치(12B)로 구성된 D형 플립플롭 형태의 1/2 분주회로에 있어서, 콘덴서(C11),(C12)를 이용하여 상기 클럭신호(nclkb)를 부트스트랩핑하는 제1부트스트랩핑부(13A)와; 콘덴서(C13),(C14)를 이용하여 상기 클럭신호(nclk)를 부트스트랩핑하는 제2부트스트랩핑부(13B)를 포함하여 구성하였다.
상기 제1부트스트랩핑부(13A)는 전원단자(VDD)를 피모스 트랜지스터(PM15)를 통해 제1노드(N1)에 접속함과 아울러 클럭신호단자(nclkb)를 그 피모스 트랜지스터(PM15)의 게이트에 접속하여 그 접속점을 콘덴서(C11)를 통해 그 제1노드(N1)에 접속하고, 접지단자(VSS)를 엔모스 트랜지스터(NM16)를 통해 제2노드(N2)에 접속함과 아울러 클럭신호단자(nclkb)를 그 엔모스 트랜지스터(NM16)의 게이트에 접속하여 그 접속점을 콘덴서(C12)를 통해 상기 제2노드(N2)에 접속한 후, 상기 제1노드(N1)와 제2노드(N2)를 게이트가 클럭신호단자(clk)에 공통접속된 피모스 트랜지스터(PM16)와 엔모스 트랜지스터(NM15)를 각기 통해 출력단자에 접속하여 구성한다.
상기 제2부트스트랩핑부(13B)는 전원단자(VDD)를 피모스 트랜지스터(PM17)를 통해 제3노드(N3)에 접속함과 아울러 클럭신호단자(nclk)를 그 피모스 트랜지스 터(PM17)의 게이트에 접속하여 그 접속점을 콘덴서(C13)를 통해 그 제3노드(N3)에 접속하고, 접지단자(VSS)를 엔모스 트랜지스터(NM18)를 통해 제4노드(N2)에 접속함과 아울러 클럭신호단자(nclk)를 그 엔모스 트랜지스터(NM18)의 게이트에 접속하여 그 접속점을 콘덴서(C14)를 통해 상기 제4노드(N4)에 접속한 후, 상기 제3노드(N3)와 제4노드(N4)를 게이트가 클럭신호단자(clkb)에 공통접속된 피모스 트랜지스터(PM18)와 엔모스 트랜지스터(NM17)를 각기 통해 출력단자에 접속하여 구성한다.
이와 같이 구성한 본 발명의 작용을 첨부한 도 4 및 도 5를 참조하여 상세히 설명하면 다음과 같다.
도 3에서 제1래치제어부(11A) 및 제1래치(12A), 제2래치제어부(11B) 및 제2래치(12B)로 이루어진 1/2분주회로의 기본적인 분주 동작은 도 1에서와 동일하다.
즉, 제1구간(T1)에서 입력신호(INPUT)가 계속 '로우'이므로 이에 의해 제1래치제어부(11A)의 피모스 트랜지스터(PM11)가 턴온되고, 클럭신호(nclkb)가 아직 '로우'이므로 이에 의해 피모스 트랜지스터(PM12)가 턴온 상태로 유지된다. 이때, 클럭신호(nclk)가 '하이'이므로 이에 의해 엔모스 트랜지스터(NM11)가 턴온되지만, 상기 입력신호(INPUT)가 계속 '로우' 상태로 유지되므로 이에 의해 엔모스 트랜지스터(NM12)가 턴오프 상태를 유지한다. 이에 따라, 전원단자전압(VDD)이 상기 피모스 트랜지스터(PM11),(PM12)를 통해 제1래치(12A)에 공급되어 그 제1래치(12A)가 로직 '하이'를 래치한다.
이후, 제2구간(T2)에서 상기 클럭신호(nclk)가 '로우'이므로 이에 의해 상기 엔모스 트랜지스터(NM11)가 턴오프 상태를 유지하게 되고, 이에 의해 상기 제1래 치(12A)가 계속 '하이' 래치 상태를 유지하게 된다.
이후, 제3구간(T3)에서 상기 클럭신호(nclk)가 '로우'로 천이되어 상기 엔모스 트랜지스터(NM11)가 턴온되고, 상기 입력신호(INPUT)는 제3구간(T3)이 시작되기 전부터 '하이'로 천이되어 그때 이미 상기 엔모스 트랜지스터(NM12)가 턴온된다. 따라서, 상기 제1래치(12A)에 래치된 '하이'신호가 상기 엔모스 트랜지스터(NM11),(NM12)를 통해 접지단자로 디스차징된다. 이에 따라, 상기 제1래치(12A)는 이때부터 '로우'를 래치하게 된다. 이때, 상기 제1래치(12A)의 '로우'신호 출력에 의해 제2래치 제어부(11B)의 피모스 트랜지스터(PM13)가 턴온되지만, 상기 클럭신호(nclk)가 '하이'이므로 피모스 트랜지스터(PM14)가 턴오프 상태로 된다.
이후, 제4구간(T4)에서 상기 클럭신호(nclk)가 '로우'로 천이되므로 이에 의해 상기 피모스 트랜지스터(PM14)가 턴온된다. 이때, 클럭신호(nclkb)가 '하이'로 공급되어 엔모스 트랜지스터(NM13)이 턴온되지만, 상기 제1래치(12A)에서 출력되는 '로우'신호에 의해 엔모스 트랜지스터(NM14)가 턴오프 상태를 유지하게 된다. 이에 따라, 전원단자전압(VDD)이 상기 피모스 트랜지스터(PM13),(PM14)를 통해 제2래치(12B)에 공급되어 그 제2래치(12B)가 로직 '하이'를 래치하게 된다. 이로 인하여 이때부터 출력신호(OUTPUT)가 '하이'로 출력된다.
이후, 제5구간(T5)에서 상기 클럭신호(nclkb)가 '로우'이므로 이에 의해 상기 엔모스 트랜지스터(NM13)가 턴오프 상태를 유지하게 되고, 이에 의해 상기 제2래치(12B)가 계속 '하이' 래치 상태를 유지하게 된다.
이후, 제6구간(T6)에서 상기 제1래치(12A)가 다시 '하이'를 래치하게 되어 상기 엔모스 트랜지스터(NM14)가 턴온되고, 상기 클럭신호(nclkb)가 '하이'로 천이되어 상기 엔모스 트랜지스터(NM13)가 턴온된다. 이에 따라, 상기 제2래치(12B)에 래치된 '하이'신호가 상기 엔모스 트랜지스터(NM13),(NM14)를 통해 접지단자로 디스차징된다. 따라서, 상기 제2래치(12B)는 이때부터 '로우'를 래치하게 된다.
그런데, 상기 클럭신호(nclk)의 폴링에지를 기준으로 할 때, 상기 제1래치(12A)는 첫 번째 폴링에지와 두 번째 폴링에지 사이의 구간에서 '하이'를 래치하고, 두 번째 폴링에지와 세 번째 폴링에지 사이에서 '로우'를 래치한다. 그리고, 상기 제2래치(12B)는 상기 제1래치(12A)가 상기와 같이 '하이'를 래치하였다가 '로우'를 래치하는 순간에 비로서 '하이'를 래치한다.
따라서, 결과적으로 도 2의 (b),(d)에서와 같이 2주기의 클럭신호(nclk)가 입력되면 1 주기의 출력신호(OUTPUT)가 출력되므로, 이 회로는 1/2 분주회로로 동작하는 것이다.
한편, 상기 제1래치제어부(11A) 및 제2래치제어부(11B)에 사용되는 클럭신호(nclkb)는 제1부트스트랩핑부(13A)에서 출력되는 부트스트랩핑된 클럭신호가 사용되고, 그 제1래치제어부(11A) 및 제2래치제어부(11B)에 사용되는 클럭신호(nclk)는 제2부트스트랩핑부(13B)에서 출력되는 부트스트랩핑된 클럭신호가 사용되어 소자의 특성이 좋지 않거나 입력클럭신호의 전압이 낮아지더라도 클럭신호의 충전 특성을 보장할 수 있게 되는데, 그 제1,2부트스트랩핑부(13A),(13B)의 작용을 상세히 설명하면 다음과 같다.
먼저, 제1부트스트랩핑부(13A)에서의 클럭신호(clkb)의 부트스트랩핑 과정에 대 하여 설명하면 다음과 같다.
클럭신호(clkb)가 '로우'일 때 이에 의해 피모스 트랜지스터(PM15)가 턴온된다. 이때, 콘덴서(C11)가 상기 피모스 트랜지스터(PM15)를 통해 공급되는 전원단자전압(VDD)으로 충전된다. 제1노드(N1)에는 상기 콘덴서(C11)의 충전전압이 나타난다.
이후, 상기 클럭신호(clkb)가 '하이'로 천이되면, 이 정극성의 클럭신호(clkb)에 의해 상기 콘덴서(C11)가 상기 전원단자전압(VDD)의 충전방향과 반대 방향으로 충전된다. 이로 인하여, 제1노드(N1)의 전압이 상기 정극성의 클럭신호(clkb)에 의한 충전전압 레벨만큼 정극성 방향으로 부트스트랩핑된다.
이렇게 부트스트랩핑된 정극성의 클럭신호(nclkb)는 클럭신호(clk)가 '로우'로 천이될 때 턴온되는 피모스 트랜지스터(PM16)를 통해 상기 제1래치제어부(11A) 및 제2래치제어부(11B)에 출력된다.
이와 동일한 원리로, 클럭신호(clkb)가 '하이'일 때 이에 의해 엔모스 트랜지스터(NM16)가 턴온된다. 이때, 콘덴서(C12)가 상기 엔모스 트랜지스터(NM16)를 통해 공급되는 접지단자전압(VSS)으로 충전된다. 제2노드(N2)에는 상기 콘덴서(C12)의 충전전압이 나타난다.
이후, 상기 클럭신호(clkb)가 '로우'로 천이되면, 이 부극성의 클럭신호(clkb)에 의해 상기 콘덴서(C12)가 상기 접지단자전압(VSS)의 충전 방향과 반대 방향으로 충전된다. 이로 인하여, 제2노드(N2)의 전압이 상기 부극성의 클럭신호(clkb)에 의한 충전전압 레벨만큼 부극성 방향으로 부트스트랩핑된다.
이렇게 부트스트랩핑된 부극성의 클럭신호(clkb)는 클럭신호(clk)가 '하이'로 천이될 때 턴온되는 엔모스 트랜지스터(NM15)를 통해 상기 제1래치제어부(11A) 및 제2래치제어부(11B)에 출력된다.
제2부트스트랩핑부(13B)에서의 클럭신호(clk)의 부트스트랩핑 원리도 상기 제1부트스트랩핑부(13A)에서의 클럭신호(clkb)의 부트스트랩핑 원리와 동일하다.
즉, 클럭신호(clk)가 '로우'일 때 이에 의해 피모스 트랜지스터(PM17)가 턴온된다. 이때, 콘덴서(C13)가 상기 피모스 트랜지스터(PM17)를 통해 공급되는 전원단자전압(VDD)으로 충전된다. 제3노드(N3)에는 상기 콘덴서(C13)의 충전전압이 나타난다.
이후, 상기 클럭신호(clk)가 '하이'로 천이되면, 이 정극성의 클럭신호(clk)에 의해 상기 콘덴서(C13)가 상기 전원단자전압(VDD)의 충전방향과 반대 방향으로 충전된다. 이로 인하여, 제3노드(N3)의 전압이 상기 정극성의 클럭신호(clk)에 의한 충전전압 레벨만큼 정극성 방향으로 부트스트랩핑된다.
이렇게 부트스트랩핑된 정극성의 클럭신호(nclk)는 클럭신호(clkb)가 '로우'로 천이될 때 턴온되는 피모스 트랜지스터(PM18)를 통해 상기 제1래치제어부(11A) 및 제2래치제어부(11B)에 출력된다.
이와 동일한 원리로, 클럭신호(clk)가 '하이'일 때 이에 의해 엔모스 트랜지스터(NM18)가 턴온된다. 이때, 콘덴서(C14)가 상기 엔모스 트랜지스터(NM18)를 통해 공급되는 접지단자전압(VSS)으로 충전된다. 제4노드(N4)에는 상기 콘덴서(C14)의 충전전압이 나타난다.
이후, 상기 클럭신호(clk)가 '로우'로 천이되면, 이 부극성의 클럭신호(clk)에 의해 상기 콘덴서(C14)가 상기 접지단자전압(VSS)의 충전 방향과 반대 방향으로 충전된다. 이로 인하여, 제4노드(N4)의 전압이 상기 부극성의 클럭신호(clk)에 의한 충전전압 레벨만큼 부극성 방향으로 부트스트랩핑된다.
이렇게 부트스트랩핑된 부극성의 클럭신호(nclk)는 클럭신호(clkb)가 '하이'로 천이될 때 턴온되는 엔모스 트랜지스터(NM17)를 통해 상기 제1래치제어부(11A) 및 제2래치제어부(11B)에 출력된다.
도 5는 상기와 같은 과정을 통해 상기 클럭신호(nclk),(nclkb)가 정,부극성 방향으로 부트스트랩핑된 시뮬레이션 결과를 나타낸 것으로, 이에 도시한 바와 같이 클럭신호(clk)를 기준으로 할 때, 그 클럭신호(nclk),(nclkb)가 정극성 및 부극성 방향으로 상당히 부트스트랩핑된 것을 알 수 있다.
도 1은 종래 기술에 의한 클럭신호 발생회로도.
도 2는 도 1 각부의 파형도.
도 3은 본 발명에 의한 클럭신호 발생회로도.
도 4는 도 3에서의 클럭신호의 파형도.
도 5는 본 발명에 의해 부트스트랩핑된 클럭신호의 실험결과를 나타낸 파형도.
***도면의 주요 부분에 대한 부호의 설명***
11A : 제1래치제어부 11B : 제2래치제어부
12A : 제1래치 12B : 제2래치
13A : 제1부트스트랩핑부 13B : 제2부트스트랩핑부

Claims (4)

  1. 상반된 위상의 클럭신호(nclk),(nclkb)를 이용하여 입력신호(INPUT)를 N단 래치하는 방식으로 1/N 분주하는 D형 플립플롭 형태의 분주회로에 있어서,
    제1,2 콘덴서를 이용하여 상기 클럭신호(nclkb)를 정,부극성 방향으로 부트스트랩핑하는 제1부트스트랩핑부와;
    제3,4콘덴서를 이용하여 상기 클럭신호(nclk)를 정,부극성 방향으로 부트스트랩핑하는 제2부트스트랩핑부를 포함하여 구성한 것을 특징으로 하는 클럭신호 발생회로.
  2. 제1항에 있어서, 제1부트스트랩핑부는 전원단자(VDD)를 피모스 트랜지스터(PM15)를 통해 제1노드(N1)에 접속함과 아울러 클럭신호단자(nclkb)를 그 피모스 트랜지스터(PM15)의 게이트에 접속하여 그 접속점을 제1콘덴서(C11)를 통해 그 제1노드(N1)에 접속하고, 접지단자(VSS)를 엔모스 트랜지스터(NM16)를 통해 제2노드(N2)에 접속함과 아울러 클럭신호단자(nclkb)를 그 엔모스 트랜지스터(NM16)의 게이트에 접속하여 그 접속점을 제2콘덴서(C12)를 통해 상기 제2노드(N2)에 접속한 후, 상기 제1노드(N1)와 제2노드(N2)를 게이트가 클럭신호단자(clk)에 공통접속된 피모스 트랜지스터(PM16)와 엔모스 트랜지스터(NM15)를 각기 통해 출력단자에 접속하여 구성된 것을 특징으로 하는 클럭신호 발생회로.
  3. 제1항에 있어서, 상기 제2부트스트랩핑부(13B)는 전원단자(VDD)를 피모스 트랜지스터(PM17)를 통해 제3노드(N3)에 접속함과 아울러 클럭신호단자(nclk)를 그 피모스 트랜지스터(PM17)의 게이트에 접속하여 그 접속점을 제3콘덴서(C13)를 통해 그 제3노드(N3)에 접속하고, 접지단자(VSS)를 엔모스 트랜지스터(NM18)를 통해 제4노드(N2)에 접속함과 아울러 클럭신호단자(nclk)를 그 엔모스 트랜지스터(NM18)의 게이트에 접속하여 그 접속점을 제4콘덴서(C14)를 통해 상기 제4노드(N4)에 접속한 후, 상기 제3노드(N3)와 제4노드(N4)를 게이트가 클럭신호단자(clkb)에 공통접속된 피모스 트랜지스터(PM18)와 엔모스 트랜지스터(NM17)를 각기 통해 출력단자에 접속하여 구성된 것을 특징으로 하는 클럭신호 발생회로.
  4. 제1항에 있어서, 클럭신호 발생회로는 액정표시장치의 타이밍 콘트롤러에 적용된 것을 특징으로 하는 클럭신호 발생회로.
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