KR20090069751A - 상변화 메모리 소자 제조 방법 - Google Patents

상변화 메모리 소자 제조 방법 Download PDF

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Abstract

비트라인을 위한 콘택홀 형성 공정시 상변화 물질층의 안정성을 확보하기 위한 상변화 메모리 소자 제조 방법을 제시한다.
본 발명에 의한 상변화 메모리 소자는 하부 구조가 형성된 반도체 기판 상에 상변화 물질층, 도전층, 장벽층 및 포토레지스트 패턴을 순차적으로 형성하는 단계, 포토레지스트 패턴을 마스크로 하여 장벽층, 도전층 및 상변화 물질층을 식각하여, 상변화 물질층 패턴/상부전극/장벽층 패턴으로 이루어지는 적층 구조를 생성하는 단계, 전체 구조 상에, 장벽층과 식각 특성이 다른 물질을 이용한 인캡슐레이션층을 형성하는 단계 및 상부전극 표면이 노출되도록 콘택홀을 형성하는 단계를 포함하여, 콘택홀 형성을 위한 식각 공정시 인캡슐레이션층에 어택이 가해지는 것을 방지할 수 있어, 오정렬이 발생한 경우에도 상변화 물질을 인캡슐레이션층에 의해 보호할 수 있다.
PRAM, 콘택홀, 장벽층

Description

상변화 메모리 소자 제조 방법{Fabrication Method of Phase-Change Memory Device}
본 발명은 상변화 메모리 소자에 관한 것으로, 보다 구체적으로는 비트라인을 위한 콘택홀 형성 공정시 상변화 물질층의 안정성을 확보하기 위한 상변화 메모리 소자 제조 방법에 관한 것이다.
상변화 메모리 소자(Phase-change Random Access Memory; PRAM)는 비정질 상태에서는 높은 저항을, 결정질 상태에서는 낮은 저항을 갖는 상변화 물질의 상변화에 의해 정보를 기록하고 독출하는 메모리 소자이다.
일반적으로, 상변화 메모리 소자 제조시에는 하부전극 등을 포함하는 하부 구조를 형성하고, 상변화 물질층 및 상부전극을 형성한 다음, 전체구조 상에 층간 절연막을 형성한 후 비트라인과 상부전극을 연결하기 위한 콘택홀을 형성한다
도 1a 내지 1d는 일반적인 상변화 메모리 소자 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a에 도시한 것과 같이, 하부 구조가 형성된 반도체 기판(101) 상에 상변화 물질층(103) 및 도전층(105)을 순차적으로 형성하고, 도전층(105) 상에 포토레 지스트 패턴(107)을 도포한다.
여기에서, 하부구조는 소자 분리막에 의해 코어 영역과 셀 영역이 구분된 반도체 기판의 셀 영역에 형성된 접합 영역, 접합 영역 상에 형성되는 스위칭 소자로서의 PN 다이오드, 스위칭 소자와 접촉되도록 형성되는 하부전극 콘택(Bottom Electrode Contact; BEC)을 포함할 수 있다.
다음, 도 1b에 도시한 것과 같이, 포토레지스트 패턴(107)을 장벽층으로 하여 도전층(105) 및 상변화 물질층(103)을 식각하여, 상변화 물질층 패턴/상부전극으로 이루어지는 적층 구조를 생성하고, 전체 구조 상에 인캡슐레이션층(Encapsulation Layer)(109)를 형성한다. 여기에서, 인캡슐레이션층(109)은 실리콘 질화막(SiN)으로 형성된다.
이후, 도 1c에 도시한 것과 같이 전체 구조 상에 층간 절연막(111)을 형성하고, 도 1d와 같이 비트라인을 위한 콘택홀(A)을 형성한다. 콘택홀 형성시에는 층간 절연막(111)을 식각한 후, 상부전극 표면을 노출시키기 위한 인캡슐레이션층(109)을 식각한다.
그런데, 콘택홀(A) 형성을 위한 노광 및 식각 공정에서 오정렬이 발생할 수 있으며, 이 경우 인캡슐레이션층(109)이 어택(Attack)을 받게 되는 단점이 있다(B 부분).
인캡슐레이션층(109)이 어택을 받게 되면, 후속 세정 공정에서 어택이 진행되어 상변화 물질층(103)이 노출될 수 있고, 이에 따라 상변화 물질층의 화학적 특성이 변화하며, 결과적으로 상변화가 정상적으로 이루어지지 않아 메모리 소자가 오동작하게 되는 문제가 발생한다.
도 2는 일반적인 상변화 메모리 소자에서 인캡슐레이션층이 어택받은 상태를 설명하기 위한 사진이다.
도 2는 상변화 물질층/상부전극 스택(103/105), 인캡슐레이션층 및 층간 절연막을 형성한 후, 콘택홀을 형성하기 위한 식각 공정을 수행한 후의 상태를 나타낸다.
도시한 것과 같이, 콘택홀 형성을 위한 식각 공정시 인캡슐레이션층이 어택을 받아 하부의 상변화 물질층(103) 또한 어택을 받은 것을 알 수 있다(C 부분).
한편, 상부전극으로 사용하기 위한 도전층(105) 형성 후 반사 방지 등의 목적으로 질화막(미도시)을 형성하고 있는데, 반자 방지용 질화막이 인캡슐레이션층(109)으로 사용되는 물질(실리콘 질화막)과 유사한 특성을 갖기 때문에 콘택홀 형성시 식각 선택비를 확보할 수 없다.
이와 같이, 현재는 상변화 물질층 패턴 및 상부전극 형성 후 콘택홀을 형성할 때, 인캡슐레이션층에 대한 식각 선택비를 확보할 수 없어 상변화 물질층의 안정성을 보장할 수 없는 문제가 있다.
본 발명은 상술한 단점 및 문제점을 해결하기 위하여 안출된 것으로서, 상변화 메모리 소자의 비트라인을 위한 콘택홀 형성시 상변화 물질층이 노출되는 것을 방지할 수 있는 상변화 메모리 소자 제조 방법을 제공하는 데 있다.
본 발명의 다른 기술적 과제는 상변화 물질층의 안정성을 확보할 수 있는 상변화 메모리 소자 제조 방법을 제공하는 데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법은 하부 구조가 형성된 반도체 기판 상에 상변화 물질층, 도전층, 장벽층 및 포토레지스트 패턴을 순차적으로 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하여 상기 장벽층, 도전층 및 상변화 물질층을 식각하여, 상변화 물질층 패턴/상부전극/장벽층 패턴으로 이루어지는 적층 구조를 생성하는 단계; 전체 구조 상에, 상기 장벽층과 식각 특성이 다른 물질을 이용한 인캡슐레이션층을 형성하는 단계; 및 상기 상부전극 표면이 노출되도록 콘택홀을 형성하는 단계;를 포함한다.
본 발명에 의하면, 콘택홀 형성을 위한 식각 공정시 인캡슐레이션층에 어택이 가해지는 것을 방지할 수 있어, 오정렬이 발생한 경우에도 상변화 물질을 인캡슐레이션층에 의해 보호할 수 있다.
이에 따라, 상변화 물질층에 가해지는 어택을 최소화할 수 있어 소자의 안정성을 확보할 수 있고, 소자의 동작 신뢰성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 3a 내지 3f는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
먼저, 도 3a에 도시한 것과 같이, 하부 구조가 형성된 반도체 기판(201) 상에 상변화 물질층(203) 및 도전층(205)을 형성한다. 그리고, 도전층(205) 상에 장벽층(207)을 형성하고, 포토레지스트 패턴(209)을 도포한다.
여기에서, 하부구조는 소자 분리막에 의해 코어 영역과 셀 영역이 구분된 반도체 기판의 셀 영역에 형성된 접합 영역, 접합 영역 상에 형성되는 스위칭 소자로서의 PN 다이오드, 스위칭 소자와 접촉되도록 형성되는 하부전극 콘택(Bottom Electrode Contact; BEC)을 포함할 수 있다.
또한, 장벽층(209)은 단일층 또는 다중층으로 형성할 수 있다. 장벽층(209)을 단일층으로 형성하는 경우에는 예를 들어 산화막으로 형성할 수 있으며, 보다 구체적으로는 후속 공정으로 생성되는 인캡슐레이션층으로 사용되는 물질과 다른 식각 특성을 갖는 물질을 이용하여 형성하는 것이 바람직하다.
한편, 장벽층(209)을 다중막으로 형성하는 경우에는 질화막/산화막, 산화막/질화막, 질화막/산화막/질화막, 산화막/질화막/산화막 등, 인캡슐레이션층과 식각 특성이 상이한 물질(예를 들어, 산화막)을 포함하는 적층 구조로 형성할 수 있다.
다음, 도 3b에 도시한 것과 같이, 포토레지스트 패턴(209)을 마스크로 하여 장벽층(207), 도전층(205) 및 상변화 물질층(203)을 식각하여, 상변화 물질층 패턴/상부전극/장벽층 패턴으로 이루어지는 적층 구조를 생성한다.
그리고, 도 3c에 도시한 것과 같이, 전체 구조 상에 인캡슐레이션층(Encapsulation Layer)(211)을 형성한다. 여기에서, 인캡슐레이션층(211)은 기 생성한 장벽층(207)과 식각 특성이 다른 물질로 형성할 수 있으며, 예를 들어 질화막으로 형성할 수 있다.
이어서, 스페이서 식각 공정을 실시하여, 도 3d에 도시한 것과 같이 인캡슐레이션층(211)을 식각하여 상변화 물질층 패턴/상부전극/장벽층 패턴으로 이루어진 적층 구조 측벽에 스페이서(211A)를 형성한다.
스페이서 식각 공정시에는 CHF3, C2F6, C3F8 가스로 이루어지는 그룹에서 선택되어진 어느 하나의 식각 가스와 O2 및 Ar과 같은 반응 가스를 이용하는 것이 바람직하다.
한편, 스페이서 식각 공정 후에는 산소 플러싱(flushing) 공정을 수행할 수 있다. 이 경우 음전하(negative charge)의 생성량을 증가시켜 상변화 물질층 패턴/상부전극/장벽층 패턴의 적층 구조(203/205/207) 및 스페이서(211A)를 전기적으로 중화시켜 상변화 물질층의 특성을 안정적으로 유지시킬 수 있는 이점이 있다.
다음, 도 3e에 도시한 것과 같이 전체 구조 상에 층간 절연막(213)을 형성하 고, 도 3f와 같이 비트라인을 위한 콘택홀(D)을 형성한다. 여기에서, 층간 절연막(213)은 장벽층(207)과 식각 특성이 유사한 물질, 예를 들어 산화막으로 형성할 수 있다.
콘택홀 형성을 위한 식각 공정은 층간 절연막(213) 및 장벽층(207)을 제거하여 상부전극을 노출시키기 위한 것으로, 스페이서(211A)로 사용된 질화막은 산화 물질(층간 절연막(213) 및 장벽층(207))을 식각하기 위한 식각 가스에 대하여 높은 식각 선택비를 갖는다. 따라서, 콘택홀(D) 형성시 오정렬이 발생하여도, 상변화 물질층 패턴/상부전극으로 이루어지는 적층 구조의 측벽에 형성된 스페이서(211A)에 가해지는 어택을 최소화할 수 있으며, 결과적으로 상변화 물질층 패턴/상부전극을 스페이서(인캡슐레이션층)(211A)에 의해 효과적으로 보호할 수 있다.
도 4는 본 발명에 의한 상변화 메모리 제조 과정에서 오정렬 발생시 상변화 물질층의 보호 개념을 설명하기 위한 소자의 단면도이다.
도시한 것과 같이, 콘택홀 형성을 위한 노광 및 식각 공정시 오정렬이 발생한 경우에도 식각 공정에 사용된 식각 가스에 대한 스페이서(211A)의 선택비가 우수하기 때문에 상변화 물질층 패턴(203)과 상부전극(205) 측벽에 스페이서(211A)가 식각되지 않고 유지되어 있는 것을 알 수 있다(E).
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 의하면 비트라인용 콘택홀 형성시 오정렬이 발생하여도 상변화 물질층을 인캡슐레이션층에 의해 보호할 수 있다. 따라서, 메모리 소자를 소형화하는 경우에도 콘택홀 형성 위치를 미세하게 조절하지 않아도, 소자의 동작 신뢰성이 보장되어, 고집적 메모리 소자를 용이하게 제조할 수 있다.
도 1a 내지 1d는 일반적인 상변화 메모리 소자 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도,
도 2는 일반적인 상변화 메모리 소자에서 인캡슐레이션층이 어택받은 상태를 설명하기 위한 사진,
도 3a 내지 3f는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도,
도 4는 본 발명에 의한 상변화 메모리 제조 과정에서 오정렬 발생시 상변화 물질층의 보호 개념을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
201 : 반도체 기판 203 : 상변화 물질층
205 : 도전층 207 : 장벽층
209 : 포토레지스트 패턴 211 : 인캡슐레이션층
213 : 층간 절연막

Claims (11)

  1. 상변화 메모리 소자 제조 방법으로서,
    하부 구조가 형성된 반도체 기판 상에 상변화 물질층, 도전층, 장벽층 및 포토레지스트 패턴을 순차적으로 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 하여 상기 장벽층, 도전층 및 상변화 물질층을 식각하여, 상변화 물질층 패턴/상부전극/장벽층 패턴으로 이루어지는 적층 구조를 생성하는 단계;
    전체 구조 상에, 상기 장벽층과 식각 특성이 다른 물질을 이용한 인캡슐레이션층을 형성하는 단계; 및
    상기 상부전극 표면이 노출되도록 콘택홀을 형성하는 단계;
    를 포함하는 상변화 메모리 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 장벽층은, 단일층 또는 다중층으로 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 장벽층은, 산화막인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 장벽층은, 산화막을 포함하는 다중층으로 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 장벽층은, 질화막/산화막, 산화막/질화막, 질화막/산화막/질화막 또는 산화막/질화막/산화막의 적층 구조인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  6. 제 1 항, 제 3 항, 또는 제 4 항 중 어느 하나의 항에 있어서,
    상기 인캡슐레이션층은, 질화막인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 콘택홀을 형성하는 단계는, 상기 인캡슐레이션층에 대한 스페이서 식각 공정을 실시하는 단계; 및
    전체 구조 상에 층간 절연막을 형성하고, 상기 상부전극 표면이 노출되도록 콘택홀을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 스페이서 식각 공정은 CHF3, C2F6, C3F8 가스로 이루어지는 그룹에서 선택되어진 어느 하나의 식각 가스를 이용하여 수행하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  9. 제 7 항에 있어서,
    상기 층간 절연막은, 상기 장벽층과 식각 특성이 유사한 물질로 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 층간 절연막은, 산화막인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  11. 제 7 항에 있어서,
    상기 스페이서 식각 공정을 실시하는 단계 이후, 상기 층간 절연막을 형성하기 전 산소 플러싱 공정 수행하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
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