KR20090050865A - In plane switching mode liquid crystal display device and method of fabricating the same - Google Patents

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Abstract

본 발명의 횡전계방식(In Plane Switching Mode; IPS) 액정표시장치 및 그 제조방법은 유기절연막을 사용하여 개구율을 향상시키는 동시에 공통라인의 일부에 홀 패턴(hole pattern)을 형성하여 컬럼 스페이서를 고정시키도록 함으로써 액정적하마진을 확보하기 위한 것으로, 제 1 기판에 게이트전극과 게이트라인 및 일부에 홀이 형성된 공통라인을 형성하는 단계; 상기 제 1 기판 위에 제 1 절연막을 형성하는 단계; 상기 제 1 기판에 액티브패턴을 형성하는 단계; 상기 제 1 기판에 소오스전극과 드레인전극을 형성하며, 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 형성하는 단계; 상기 제 1 기판 위에 유기절연막인 제 2 절연막을 형성하는 단계; 상기 제 2 절연막의 일부영역을 제거하여 상기 드레인전극의 일부를 노출시키는 제 1 콘택홀을 형성하는 단계; 상기 제 1 기판의 화소영역 내에 교대로 배치되어 횡전계를 발생시키는 다수개의 제 1 공통전극과 화소전극 및 상기 데이터라인 상부에 위치하는 제 2 공통전극을 형성하는 단계; 상기 공통라인 상부에 형성되어 상기 다수개의 화소전극과 연결되며, 상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극라인을 형성하는 단계; 및 제 1 컬럼 스페이서에 의해 일정한 셀갭이 유지되는 상태에서 상기 제 1 기판과 제 2 기판을 대향하여 합착하는 단계를 포함하며, 상기 홀이 형성된 공통라인 상부의 제 2 절연막과 화소전극라인은 단차를 가져 단차영역을 형성하며 상기 단차영역 내에 상기 제 1 컬럼 스페이서가 위치하여 고정되는 것을 특징으로 한다.The In Plane Switching Mode (IPS) liquid crystal display and a method of manufacturing the same according to the present invention improve the aperture ratio by using an organic insulating film and at the same time form a hole pattern on a part of the common line to fix the column spacer. Forming a common line having a gate electrode, a gate line, and a hole formed in a portion of the first substrate; Forming a first insulating film on the first substrate; Forming an active pattern on the first substrate; Forming a source electrode and a drain electrode on the first substrate, and forming a data line crossing the gate line to define a pixel region; Forming a second insulating film, which is an organic insulating film, on the first substrate; Removing a portion of the second insulating layer to form a first contact hole exposing a portion of the drain electrode; Forming a plurality of first common electrodes and pixel electrodes disposed alternately in a pixel region of the first substrate to generate a transverse electric field, and a second common electrode positioned above the data line; Forming a pixel electrode line formed on the common line and connected to the plurality of pixel electrodes and electrically connected to the drain electrode through the first contact hole; And bonding the first substrate and the second substrate to face each other in a state where a constant cell gap is maintained by a first column spacer, wherein the second insulating layer and the pixel electrode line on the common line where the hole is formed have a step difference. And form a stepped region, wherein the first column spacer is positioned and fixed within the stepped region.

이와 같이 구성된 본 발명의 횡전계방식 액정표시장치는 갭을 유지하는 제 1 컬럼 스페이서와 외력에 의한 눌림 얼룩을 방지하는 제 2 컬럼 스페이서를 구비한 듀얼 컬럼 스페이서 구조를 가진 것을 특징으로 한다.The transverse electric field type liquid crystal display device of the present invention configured as described above has a dual column spacer structure including a first column spacer holding a gap and a second column spacer preventing anti-pressed stains caused by an external force.

유기절연막, 공통라인, 홀 패턴, 터치불량, 액정적하마진 Organic insulating film, common line, hole pattern, touch failure, liquid crystal drop margin

Description

횡전계방식 액정표시장치 및 그 제조방법{IN PLANE SWITCHING MODE LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}Transverse electric field type liquid crystal display device and manufacturing method thereof {IN PLANE SWITCHING MODE LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}

본 발명은 횡전계방식 액정표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 개구율을 향상시키는 한편 액정적하마진을 확보할 수 있는 횡전계방식 액정표시장치 및 그 제조방법에 관한 것이다.The present invention relates to a transverse electric field type liquid crystal display device and a manufacturing method thereof, and more particularly to a transverse electric field type liquid crystal display device and a method of manufacturing the same that can improve the aperture ratio while ensuring a liquid crystal drop margin.

최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.Recently, with increasing interest in information display and increasing demand for using a portable information carrier, a lightweight flat panel display (FPD), which replaces a conventional display device, a cathode ray tube (CRT), is used. The research and commercialization of Korea is focused on. In particular, the liquid crystal display (LCD) of the flat panel display device is an image representing the image using the optical anisotropy of the liquid crystal, is excellent in resolution, color display and image quality, and is actively applied to notebooks or desktop monitors have.

상기 액정표시장치는 크게 제 1 기판인 컬러필터(color filter) 기판과 제 2 기판인 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.The liquid crystal display is largely composed of a color filter substrate as a first substrate, an array substrate as a second substrate, and a liquid crystal layer formed between the color filter substrate and the array substrate.

이때, 상기 컬러필터 기판은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터로 구성된 컬러필터와 상기 서브-컬러필터 사이를 구분하고 액정층을 투과하는 광을 차단하는 블랙매트릭스(black matrix), 그리고 상기 액정층에 전압을 인가하는 투명한 공통전극으로 이루어져 있다.In this case, the color filter substrate is formed between a color filter composed of a plurality of sub-color filters that implements red (R), green (G), and blue (B) colors and the sub-color filter. A black matrix for dividing and blocking light passing through the liquid crystal layer, and a transparent common electrode for applying a voltage to the liquid crystal layer.

또한, 상기 어레이 기판은 종횡으로 배열되어 다수개의 화소영역을 정의하는 다수개의 게이트라인과 데이터라인, 상기 게이트라인과 데이터라인의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(Thin Film Transistor; TFT) 및 상기 화소영역 위에 형성된 화소전극으로 이루어져 있다.The array substrate may include a plurality of gate lines and data lines arranged vertically and horizontally to define a plurality of pixel regions, thin film transistors (TFTs), which are switching elements formed at intersections of the gate lines and data lines, and the The pixel electrode is formed on the pixel region.

이와 같이 구성된 상기 컬러필터 기판과 어레이 기판은 화상표시 영역의 외곽에 형성된 실런트(sealant)에 의해 대향하도록 합착되어 액정표시패널을 구성하며, 상기 컬러필터 기판과 어레이 기판의 합착은 상기 컬러필터 기판 또는 어레이 기판에 형성된 합착키를 통해 이루어진다.The color filter substrate and the array substrate configured as described above are joined to face each other by sealants formed on the outer side of the image display area to form a liquid crystal display panel. The color filter substrate and the array substrate are bonded to each other by the color filter substrate or the substrate. It is made through a bonding key formed on the array substrate.

이때, 전술한 액정표시장치는 네마틱상의 액정분자를 기판에 대해 수직한 방향으로 구동시키는 트위스티드 네마틱(Twisted Nematic; TN)방식의 액정표시장치를 나타내며, 상기 방식의 액정표시장치는 시야각이 90도 정도로 좁다는 단점을 가지고 있다. 이것은 액정분자의 굴절률 이방성(refractive anisotropy)에 기인하는 것으로 기판과 수평하게 배향된 액정분자가 액정표시패널에 전압이 인가될 때 기판과 거의 수직방향으로 배향되기 때문이다.In this case, the above-described liquid crystal display device represents a twisted nematic (TN) type liquid crystal display device which drives the nematic liquid crystal molecules in a direction perpendicular to the substrate, and the liquid crystal display device of the type has a viewing angle of 90 degrees. It has the disadvantage of being too narrow. This is due to the refractive anisotropy of the liquid crystal molecules because the liquid crystal molecules oriented horizontally with the substrate are oriented almost perpendicular to the substrate when a voltage is applied to the liquid crystal display panel.

이에 액정분자를 기판에 대해 수평한 방향으로 구동시켜 시야각을 170도 이상으로 향상시킨 횡전계(In Plane Switching; IPS)방식 액정표시장치가 있으며, 이 하 도면을 참조하여 상기 횡전계방식 액정표시장치에 대해 상세히 설명한다.Accordingly, there is an in-plane switching (IPS) type liquid crystal display device in which a liquid crystal molecule is driven in a horizontal direction with respect to a substrate to improve the viewing angle to 170 degrees or more. Hereinafter, the transverse field type liquid crystal display device will be described with reference to the accompanying drawings. It will be described in detail.

도 1은 일반적인 횡전계방식 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도로써, 실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 한 화소를 나타내고 있다.1 is a plan view schematically illustrating a portion of an array substrate of a general transverse electric field type liquid crystal display device. In an actual liquid crystal display device, N gate lines and M data lines intersect to present MxN pixels, but the description will be simplified. For the sake of illustration, one pixel is shown.

또한, 도 2는 도 1에 도시된 어레이 기판의 I-I'선에 따른 단면을 나타내는 예시도로써, 도 1에 도시된 어레이 기판과 상기 어레이 기판에 대응하여 합착된 컬러필터 기판을 함께 나타내고 있다.FIG. 2 is an exemplary view illustrating a cross section taken along line II ′ of the array substrate illustrated in FIG. 1, and illustrates the array substrate illustrated in FIG. 1 and the color filter substrate bonded together corresponding to the array substrate. .

도 1 및 도 2에 도시된 바와 같이, 투명한 어레이 기판(10)에는 상기 어레이 기판(10) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(16)과 데이터라인(17)이 형성되어 있으며, 상기 게이트라인(16)과 데이터라인(17)의 교차영역에는 스위칭소자인 박막 트랜지스터(T)가 형성되어 있다.1 and 2, a gate line 16 and a data line 17 are formed on the transparent array substrate 10 to be arranged on the array substrate 10 vertically and horizontally to define a pixel area. The thin film transistor T, which is a switching element, is formed at the intersection of the gate line 16 and the data line 17.

이때, 상기 박막 트랜지스터(T)는 상기 게이트라인(16)에 연결된 게이트전극(21), 상기 데이터라인(17)에 연결된 소오스전극(22) 및 화소전극라인(18l)을 통해 화소전극(18)과 연결된 드레인전극(23)으로 구성된다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(21)과 소오스/드레인전극(22, 23)의 절연을 위한 제 1 절연막(15a) 및 상기 게이트전극(21)에 공급되는 게이트전압에 의해 상기 소오스전극(22)과 드레인전극(23) 간에 전도채널(conductive channel)을 형성하는 액티브패턴(24)을 포함한다.In this case, the thin film transistor T may include a pixel electrode 18 through a gate electrode 21 connected to the gate line 16, a source electrode 22 connected to the data line 17, and a pixel electrode line 18l. It is composed of a drain electrode 23 connected to. In addition, the thin film transistor is connected to the source electrode by the first insulating film 15a for insulating the gate electrode 21 and the source / drain electrodes 22 and 23 and the gate voltage supplied to the gate electrode 21. It includes an active pattern 24 for forming a conductive channel between the 22 and the drain electrode (23).

참고로, 도면부호 25는 상기 액티브패턴(24)의 소오스/드레인영역과 상기 소 오스/드레인전극(22, 23) 사이를 오믹-콘택(ohmic contact)시키는 오믹-콘택층을 나타낸다.For reference, reference numeral 25 denotes an ohmic contact layer for ohmic contact between the source / drain region of the active pattern 24 and the source / drain electrodes 22 and 23.

이때, 상기 화소영역 내에는 상기 게이트라인(16)에 대해 평행한 방향으로 공통라인(8l)과 스토리지전극(18s)이 배열되고, 상기 화소영역 내에 횡전계(90)를 발생시켜 액정분자(30)를 스위칭(switching)하는 다수개의 공통전극(8)과 화소전극(18)이 상기 데이터라인(17)과 실질적으로 동일한 방향으로 배열되어 있다.At this time, the common line 8l and the storage electrode 18s are arranged in a direction parallel to the gate line 16 in the pixel area, and a transverse electric field 90 is generated in the pixel area to generate the liquid crystal molecules 30. The plurality of common electrodes 8 and the pixel electrodes 18 for switching) are arranged in substantially the same direction as the data line 17.

상기 다수개의 공통전극(8)은 상기 게이트라인(16)과 동일한 도전물질로 형성되어 상기 공통라인(8l)에 연결되며, 상기 다수개의 화소전극(18)은 상기 데이터라인(17)과 동일한 도전물질로 형성되어 상기 화소전극라인(18l)과 스토리지전극(18s)에 연결된다.The plurality of common electrodes 8 are formed of the same conductive material as the gate line 16 and are connected to the common line 8l, and the plurality of pixel electrodes 18 have the same conductivity as the data line 17. It is formed of a material and is connected to the pixel electrode line 18l and the storage electrode 18s.

이때, 상기 화소전극라인(18l)과 연결된 상기 화소전극(18)은 상기 화소전극라인(18l)을 통해 상기 박막 트랜지스터(T)의 드레인전극(23)에 전기적으로 접속되게 된다.In this case, the pixel electrode 18 connected to the pixel electrode line 18l is electrically connected to the drain electrode 23 of the thin film transistor T through the pixel electrode line 18l.

또한, 상기 스토리지전극(18s)은 상기 제 1 절연막(15a)을 사이에 두고 그 하부의 공통라인(8l)의 일부와 중첩되어 스토리지 커패시터(storage capacitor)(Cst)를 형성한다.In addition, the storage electrode 18s overlaps a portion of the common line 8l below the first insulating layer 15a with the first insulating layer 15a therebetween to form a storage capacitor Cst.

그리고, 투명한 컬러필터 기판(5)에는 상기 박막 트랜지스터(T)와 게이트라인(16) 및 데이터라인(17)으로 빛이 새는 것을 방지하는 블랙매트릭스(6)와 적, 녹 및 청색의 컬러를 구현하기 위한 컬러필터(7)가 형성되어 있다.In addition, the transparent color filter substrate 5 implements the black matrix 6 and red, green and blue colors that prevent light leakage from the thin film transistor T, the gate line 16 and the data line 17. The color filter 7 for this is formed.

이와 같이 구성된 상기 어레이 기판(10)과 컬러필터 기판(5)의 대향(對向)면 에는 상기 액정분자(30)의 초기 배향방향을 결정짓는 배향막(미도시)이 각각 도포되어 있다.An alignment film (not shown) for determining the initial alignment direction of the liquid crystal molecules 30 is coated on opposite surfaces of the array substrate 10 and the color filter substrate 5 configured as described above.

상기와 같은 구조를 갖는 일반적인 횡전계방식 액정표시장치는 공통전극(8)과 화소전극(18)이 동일한 어레이 기판(10) 상에 배치되어 횡전계를 발생시키기 때문에 시야각을 향상시킬 수 있는 장점을 가진다.The general transverse electric field type liquid crystal display device having the above structure has an advantage of improving the viewing angle because the common electrode 8 and the pixel electrode 18 are disposed on the same array substrate 10 to generate a transverse electric field. Have

그러나, 상기의 횡전계방식 액정표시장치는 화소영역 내에 불투명한 도전물질로 이루어진 다수개의 공통전극(8)과 화소전극(18)이 배열되어 있어 화소영역의 개구율을 저하시키는 문제점이 있었다.However, the above-described transverse electric field type liquid crystal display device has a problem in that a plurality of common electrodes 8 and pixel electrodes 18 made of an opaque conductive material are arranged in the pixel area, thereby reducing the aperture ratio of the pixel area.

또한, 전술한 바와 같은 구성에서 도시하지는 않았지만, 상기 어레이 기판(10)과 컬러필터 기판(5) 사이에는 상기 어레이 기판(10)과 컬러필터 기판(5) 사이의 갭(gap)을 유지하기 위해 스페이서(spacer)가 형성되게 된다.In addition, although not shown in the above-described configuration, in order to maintain a gap between the array substrate 10 and the color filter substrate 5 between the array substrate 10 and the color filter substrate 5. Spacers are formed.

상기 스페이서로는 산포방식으로 뿌려져 구성되는 구형상의 볼 스페이서 또는 상기 어레이 기판(10)이나 컬러필터 기판(5)에 직접 형성하는 기둥형상의 컬럼 스페이서(column spacer)가 있다.The spacers may include spherical ball spacers scattered in a scattering manner or columnar column spacers formed directly on the array substrate 10 or the color filter substrate 5.

이때, 상기 컬럼 스페이서는 대향하는 상기 어레이 기판(10)이나 컬러필터 기판(5)에 고정되어 있지 않아 외부로부터 눌림과 같은 외력이 액정표시패널에 가해질 경우 빛샘불량이 발생하게 된다. 이러한 빛샘불량은 외력에 의해 상기 어레이 기판(10)과 컬러필터 기판(5) 간에 미끄러짐이 발생하여 액정표시패널의 휨이 발생하게 되는데서 그 원인이 있다. 이와 같은 경우에는, 액정의 배열이 초기 블랙상태를 유지하지 못하게 되어 액정층을 통과한 빛이 정상부위와 다른 위상 차(retardation)를 겪으며 회전하게 되어 빛샘불량이 나타나게 되며, 이를 터치불량이라 한다.In this case, since the column spacer is not fixed to the array substrate 10 or the color filter substrate 5 facing each other, light leakage occurs when an external force such as pressing from the outside is applied to the liquid crystal display panel. Such light leakage is caused by the occurrence of slippage between the array substrate 10 and the color filter substrate 5 due to an external force, resulting in warpage of the liquid crystal display panel. In such a case, the arrangement of the liquid crystals does not maintain the initial black state, and the light passing through the liquid crystal layer rotates while undergoing a retardation different from the normal portion, resulting in light leakage, which is referred to as touch failure.

본 발명은 다수개의 공통전극과 화소전극을 투명한 도전물질로 형성하는 동시에 유기절연막을 사용하여 개구영역을 최대로 확장시킴으로써 개구율을 개선한 횡전계방식 액정표시장치 및 그 제조방법을 제공하는데 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a transverse electric field type liquid crystal display device and a method of manufacturing the same, which improves the aperture ratio by forming a plurality of common electrodes and pixel electrodes with a transparent conductive material and simultaneously extending the opening region using an organic insulating film. .

본 발명의 다른 목적은 공통라인의 일부에 홀 패턴을 형성하여 그 상부의 단차영역에 컬럼 스페이서를 고정시킴으로서 터치불량을 감소시켜 액정적하마진을 확보한 횡전계방식 액정표시장치 및 그 제조방법을 제공하는데 있다.Another object of the present invention is to provide a transverse electric field type liquid crystal display device and a method of manufacturing the same by forming a hole pattern on a part of a common line and fixing a column spacer in an upper stepped area to reduce touch defects to secure a liquid crystal drop margin. It is.

본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.Other objects and features of the present invention will be described in the configuration and claims of the invention described below.

상기한 목적을 달성하기 위하여, 본 발명의 횡전계방식 액정표시장치는 제 1 기판에 형성된 게이트전극과 게이트라인 및 일부에 홀이 형성된 공통라인; 상기 제 1 기판 위에 형성된 제 1 절연막; 상기 게이트전극 상부에 형성된 액티브패턴; 상기 제 1 기판에 형성되어 상기 액티브패턴의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극 및 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인; 상기 제 1 기판에 유기절연막으로 형성된 제 2 절연막; 상기 제 2 절연막의 일부영역이 제거되어 상기 드레인전극의 일부를 노출시키는 제 1 콘택홀; 상기 제 1 기판의 화소영역 내에 교대로 배치되어 횡전계를 발생시키는 다수개의 제 1 공통전극과 화소전극 및 상기 데이터라인 상부에 위치하는 제 2 공통전극; 상기 공 통라인 상부에 형성되어 상기 다수개의 화소전극과 연결되며, 상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극라인; 및 제 1 컬럼 스페이서에 의해 일정한 셀갭이 유지되는 상태에서 상기 제 1 기판과 대향하여 합착하는 제 2 기판을 포함하며, 상기 홀이 형성된 공통라인 상부의 제 2 절연막과 화소전극라인은 단차를 가져 단차영역을 형성하며 상기 단차영역 내에 상기 제 1 컬럼 스페이서가 위치하여 고정되는 것을 특징으로 한다.In order to achieve the above object, a transverse electric field type liquid crystal display device of the present invention comprises a gate electrode and a gate line formed on the first substrate and a common line formed in the hole; A first insulating film formed on the first substrate; An active pattern formed on the gate electrode; A data line formed on the first substrate to define a pixel region crossing the source / drain electrode and the gate line electrically connected to the source / drain region of the active pattern; A second insulating film formed on the first substrate as an organic insulating film; A first contact hole removing a portion of the second insulating layer to expose a portion of the drain electrode; A plurality of first common electrodes and pixel electrodes disposed alternately in a pixel area of the first substrate to generate a transverse electric field, and second common electrodes disposed on the data line; A pixel electrode line formed on the common line and connected to the plurality of pixel electrodes and electrically connected to the drain electrode through the first contact hole; And a second substrate bonded to the first substrate while the cell gap is maintained by the first column spacer, wherein the second insulating layer and the pixel electrode line on the common line where the hole is formed have a step. The first column spacer is positioned and fixed in the stepped region.

또한, 본 발명의 횡전계방식 액정표시장치의 제조방법은 제 1 기판에 게이트전극과 게이트라인 및 일부에 홀이 형성된 공통라인을 형성하는 단계; 상기 제 1 기판 위에 제 1 절연막을 형성하는 단계; 상기 제 1 기판에 액티브패턴을 형성하는 단계; 상기 제 1 기판에 소오스전극과 드레인전극을 형성하며, 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 형성하는 단계; 상기 제 1 기판 위에 유기절연막인 제 2 절연막을 형성하는 단계; 상기 제 2 절연막의 일부영역을 제거하여 상기 드레인전극의 일부를 노출시키는 제 1 콘택홀을 형성하는 단계; 상기 제 1 기판의 화소영역 내에 교대로 배치되어 횡전계를 발생시키는 다수개의 제 1 공통전극과 화소전극 및 상기 데이터라인 상부에 위치하는 제 2 공통전극을 형성하는 단계; 상기 공통라인 상부에 형성되어 상기 다수개의 화소전극과 연결되며, 상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극라인을 형성하는 단계; 및 제 1 컬럼 스페이서에 의해 일정한 셀갭이 유지되는 상태에서 상기 제 1 기판과 제 2 기판을 대향하여 합착하는 단계를 포함하며, 상기 홀이 형성된 공통라인 상부의 제 2 절연막과 화소전극라인은 단차를 가져 단차영역을 형성하며 상기 단차영역 내에 상기 제 1 컬럼 스페이서가 위치하여 고정되는 것을 특징으로 한다.In addition, the method of manufacturing a transverse electric field type liquid crystal display device of the present invention comprises the steps of forming a common electrode having a gate electrode, a gate line and a hole formed in the first substrate; Forming a first insulating film on the first substrate; Forming an active pattern on the first substrate; Forming a source electrode and a drain electrode on the first substrate, and forming a data line crossing the gate line to define a pixel region; Forming a second insulating film, which is an organic insulating film, on the first substrate; Removing a portion of the second insulating layer to form a first contact hole exposing a portion of the drain electrode; Forming a plurality of first common electrodes and pixel electrodes disposed alternately in a pixel region of the first substrate to generate a transverse electric field, and a second common electrode positioned above the data line; Forming a pixel electrode line formed on the common line and connected to the plurality of pixel electrodes and electrically connected to the drain electrode through the first contact hole; And bonding the first substrate and the second substrate to face each other in a state where a constant cell gap is maintained by a first column spacer, wherein the second insulating layer and the pixel electrode line on the common line where the hole is formed have a step difference. And form a stepped region, wherein the first column spacer is positioned and fixed within the stepped region.

상술한 바와 같이, 본 발명에 따른 횡전계방식 액정표시장치 및 그 제조방법은 다수개의 공통전극과 화소전극을 투명한 도전물질로 형성하는 동시에 데이터라인 상부에도 공통전극을 형성하여 개구영역을 최대로 확장시킴에 따라 화소영역의 개구율을 향상시키는 효과를 얻을 수 있게 된다.As described above, the transverse electric field type liquid crystal display device and a method of manufacturing the same according to the present invention form a plurality of common electrodes and pixel electrodes with a transparent conductive material and at the same time form a common electrode on the data line to maximize the opening area. As a result, the effect of improving the aperture ratio of the pixel region can be obtained.

또한, 본 발명에 따른 횡전계방식 액정표시장치 및 그 제조방법은 듀얼 컬럼 스페이서 구조를 채택하는 한편 갭 컬럼 스페이서의 유동을 방지함으로써 터치불량을 감소시켜 액정적하마진을 확보할 수 있게 된다.In addition, the transverse electric field type liquid crystal display device and the manufacturing method thereof according to the present invention adopts a dual column spacer structure and prevents the flow of the gap column spacer, thereby reducing touch defects, thereby securing a liquid crystal drop margin.

이하, 첨부한 도면을 참조하여 본 발명에 따른 횡전계방식 액정표시장치 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of a transverse electric field type liquid crystal display device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 횡전계방식 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도이다.3 is a plan view schematically illustrating a portion of an array substrate of a transverse electric field type liquid crystal display device according to an exemplary embodiment of the present invention.

이때, 실제의 어레이 기판에는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 하나의 화소를 나타내고 있다.At this time, although N gate lines and M data lines cross MxN pixels on the actual array substrate, one pixel is shown in the figure for simplicity of explanation.

이때, 도 3에 도시된 바와 같이, 공통전극 및 화소전극이 꺾임 구조를 가지는 경우에는 액정분자가 2방향으로 배열되어 2-도메인(domain)을 형성함으로써 모 노-도메인에 비해 시야각이 더욱 향상된다. 다만, 본 발명이 상기 2-도메인 구조의 횡전계방식 액정표시장치에 한정되는 것은 아니며 본 발명은 2-도메인 이상의 멀티-도메인(multi-domain) 구조의 횡전계방식 액정표시장치에 적용 가능하다. 이와 같이 2-도메인 이상의 멀티-도메인을 형성하는 IPS 구조를 S-IPS(Super-IPS) 구조라 한다.In this case, as shown in FIG. 3, when the common electrode and the pixel electrode have a bent structure, the liquid crystal molecules are arranged in two directions to form a 2-domain, thereby further improving the viewing angle compared to the mono-domain. . However, the present invention is not limited to the two-domain transverse electric field liquid crystal display device, and the present invention can be applied to the transverse electric field liquid crystal display device having a multi-domain structure of two or more domains. As described above, the IPS structure for forming a multi-domain of two or more domains is called an S-IPS (Super-IPS) structure.

도면에 도시된 바와 같이, 본 발명의 실시예의 어레이 기판(110)에는 상기 어레이 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있으며, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있다.As shown in the figure, a gate line 116 and a data line 117 are formed on the array substrate 110 according to the embodiment of the present invention, which are arranged horizontally and horizontally on the array substrate 110 to define a pixel region. A thin film transistor, which is a switching element, is formed in an intersection region of the gate line 116 and the data line 117.

상기 박막 트랜지스터는 상기 게이트라인(116)의 일부를 구성하는 게이트전극(121), 상기 데이터라인(117)에 연결된 "U"자형의 소오스전극(122) 및 화소전극라인(118l)을 통해 화소전극(118)에 전기적으로 접속된 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(121)과 소오스/드레인전극(122, 123)의 절연을 위한 제 1 절연막(미도시) 및 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 상기 소오스전극(122)과 드레인전극(123) 간에 전도채널(conductive channel)을 형성하는 액티브패턴(미도시)을 포함한다.The thin film transistor includes a gate electrode 121 constituting a part of the gate line 116, a pixel electrode through a “U” shaped source electrode 122 connected to the data line 117, and a pixel electrode line 118l. And a drain electrode 123 electrically connected to 118. In addition, the thin film transistor includes a first insulating film (not shown) for insulating the gate electrode 121 and the source / drain electrodes 122 and 123 and a gate voltage supplied to the gate electrode 121. An active pattern (not shown) for forming a conductive channel between the 122 and the drain electrode 123 is included.

이때, 상기 소오스전극(122)은 일방향으로 연장되어 상기 데이터라인(117)에 연결되며, 상기 드레인전극(123)은 화소영역 쪽으로 연장되어 제 2 절연막(미도시)에 형성된 제 1 콘택홀(140a)을 통해 상기 화소전극라인(118l)과 드레인전극(123)에 전기적으로 접속하게 된다.In this case, the source electrode 122 extends in one direction and is connected to the data line 117, and the drain electrode 123 extends toward the pixel region to form a first contact hole 140a formed in a second insulating layer (not shown). Is electrically connected to the pixel electrode line 118l and the drain electrode 123 through

이때, 도면에는 소오스전극(122)의 형태가 "U"자형으로 되어 있어 채널의 형태가 "U"자형인 박막 트랜지스터를 예를 들어 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 상기 박막 트랜지스터의 채널 형태에 관계없이 적용 가능하다.In this case, although the shape of the source electrode 122 is "U" shaped and the channel is "U" shaped, for example, a thin film transistor is illustrated, but the present invention is not limited thereto. Applicable regardless of the channel type of the transistor.

그리고, 상기 화소영역 내에는 횡전계를 발생시키기 위한 다수개의 공통전극(108, 108')과 화소전극(118)이 교대로 형성되어 있으며, 이때 상기 공통전극(108, 108')은 화소영역 중앙에서 상기 화소전극(118)과 교대로 배치되어 횡전계를 발생시키는 제 1 공통전극(108)과 상기 데이터라인(117) 상부에 중첩되도록 형성되어 화소의 개구영역을 확장시키는 제 2 공통전극(108')으로 구성된다.In the pixel region, a plurality of common electrodes 108 and 108 'and a pixel electrode 118 are alternately formed to generate a transverse electric field, and the common electrodes 108 and 108' are formed at the center of the pixel region. The second common electrode 108 is formed so as to overlap the first common electrode 108 and the data line 117 is disposed alternately with the pixel electrode 118 to generate a transverse electric field to extend the opening region of the pixel. ').

이때, 상기 공통전극(108, 108')과 화소전극(118)은 상기 데이터라인(117)에 대해 실질적으로 평행한 방향으로 배열되어 있으며, 상기 제 2 공통전극(108')은 상기 제 1 연결라인(108a)의 일부와 중첩되게 된다.In this case, the common electrodes 108 and 108 ′ and the pixel electrode 118 are arranged in a direction substantially parallel to the data line 117, and the second common electrode 108 ′ is connected to the first connection. Overlap with a portion of line 108a.

여기서, 상기 화소영역의 하단에는 상기 게이트라인(116)에 대해 실질적으로 평행한 방향으로 배열된 본 발명의 실시예에 따른 공통라인(108l)이 형성되어 있다.Here, a common line 108l according to an embodiment of the present invention is formed at a lower end of the pixel area in a direction substantially parallel to the gate line 116.

이때, 상기 공통라인(108l)은 상기 데이터라인(117)에 대해 실질적으로 평행한 방향으로 배열된 한 쌍의 제 1 연결라인(108a)과 연결되며, 상기 제 1 연결라인(108a)은 상기 게이트라인(116)에 대해 실질적으로 평행한 방향으로 배열된 제 2 연결라인(108b)에 연결되게 된다.In this case, the common line 108l is connected to a pair of first connection lines 108a arranged in a direction substantially parallel to the data line 117, and the first connection line 108a is connected to the gate. The second connection line 108b is arranged in a direction substantially parallel to the line 116.

또한, 상기 공통전극(108, 108')의 일측 끝단은 상기 게이트라인(116)에 대 해 실질적으로 평행한 방향으로 배열된 제 3 연결라인(108c)에 연결되게 되며, 이때 상기 제 3 연결라인(108c)은 상기 제 1 절연막과 제 2 절연막(미도시)에 형성된 제 2 콘택홀(140b)을 통해 그 하부의 상기 제 2 연결라인(108b)과 전기적으로 접속하게 된다.In addition, one end of the common electrode 108, 108 ′ is connected to a third connection line 108c arranged in a direction substantially parallel to the gate line 116, wherein the third connection line 108c is electrically connected to the second connection line 108b below the second contact hole 140b formed in the first insulating film and the second insulating film (not shown).

그리고, 상기 공통라인(108l)은 상기 제 1 절연막 및 제 2 절연막을 사이에 두고 그 상부의 상기 화소전극라인(118l)과 중첩되어 스토리지 커패시터(Cst)를 형성하게 되며, 상기 스토리지 커패시터(Cst)는 액정 커패시터에 인가된 전압을 다음 신호가 들어올 때까지 일정하게 유지시키는 역할을 한다. 이러한 상기 스토리지 커패시터(Cst)는 신호 유지 이외에도 계조(gray scale) 표시의 안정과 플리커(flicker) 및 잔상(afterimage) 감소 등의 효과를 가진다.The common line 108l overlaps the pixel electrode line 118l therebetween with the first insulating film and the second insulating film interposed therebetween to form a storage capacitor Cst, and the storage capacitor Cst Serves to keep the voltage applied to the liquid crystal capacitor constant until the next signal comes in. The storage capacitor Cst has effects such as stability of gray scale display and reduction of flicker and afterimage in addition to signal retention.

이때, 상기 어레이 기판(110)의 가장자리 영역에는 상기 게이트라인(116)과 데이터라인(117)에 각각 전기적으로 접속하는 게이트패드전극(126p)과 데이터패드전극(127p)이 형성되어 있으며, 외부의 구동회로부(driving circuit unit)로부터 인가 받은 주사신호와 데이터신호를 각각 상기 게이트라인(116)과 데이터라인(117)에 전달하게 된다.In this case, a gate pad electrode 126p and a data pad electrode 127p electrically connected to the gate line 116 and the data line 117 are formed in an edge region of the array substrate 110. The scan signal and the data signal applied from the driving circuit unit are transferred to the gate line 116 and the data line 117, respectively.

즉, 상기 데이터라인(117)과 게이트라인(116)은 구동회로부 쪽으로 연장되어 각각 데이터패드라인(117p)과 게이트패드라인(116p)에 연결되며, 상기 데이터패드라인(117p)과 게이트패드라인(116p)은 상기 제 2 절연막에 형성된 제 3 콘택홀(140c)과 제 4 콘택홀(140d)을 통해 전기적으로 접속된 데이터패드전극(127p)과 게이트패드전극(126p)을 통해 구동회로부로부터 각각 데이터신호와 주사신호를 인 가 받게 된다.That is, the data line 117 and the gate line 116 extend toward the driving circuit part and are connected to the data pad line 117p and the gate pad line 116p, respectively, and the data pad line 117p and the gate pad line ( The data 116p is configured to receive data from the driving circuit unit through the data pad electrode 127p and the gate pad electrode 126p that are electrically connected through the third contact hole 140c and the fourth contact hole 140d formed in the second insulating film. The signal and the scan signal are accepted.

이와 같이 구성된 본 발명의 실시예의 횡전계방식 액정표시장치는 상기 다수개의 공통전극(108, 108')과 화소전극(118)이 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투명한 도전물질로 형성되어 있어 개구율을 향상시킬 수 있는 이점을 가지게 된다.In the transverse electric field liquid crystal display according to the exemplary embodiment of the present invention configured as described above, the plurality of common electrodes 108 and 108 ′ and the pixel electrode 118 are formed of indium tin oxide (ITO) or indium zinc (Zn-). Since it is formed of a transparent conductive material such as indium zinc oxide (IZO), it has the advantage of improving the aperture ratio.

또한, 본 발명의 실시예에 따른 상기 제 2 절연막은 유기절연막으로 이루어져 있어 상기 데이터라인(117) 상부에 제 2 공통전극(108')을 형성함에 따라 실질적으로 화소의 개구영역을 최대로 확장시킬 수 있게 된다. 즉, 상기 제 2 절연막을 낮은 유전상수를 가진 유기절연막으로 형성함에 따라 상기 데이터라인(117)과 다른 전극들 사이에 형성되는 기생 커패시턴스를 고려하지 않아도 되므로, 상기 데이터라인(117) 상부에도 제 2 공통전극(108')을 형성할 수 있게 되어 화소영역의 개구율을 향상시킬 수 있게 된다.In addition, the second insulating film according to the embodiment of the present invention is formed of an organic insulating film to substantially extend the opening area of the pixel as the second common electrode 108 ′ is formed on the data line 117. It becomes possible. In other words, since the second insulating layer is formed of an organic insulating layer having a low dielectric constant, the parasitic capacitance formed between the data line 117 and the other electrodes does not have to be taken into consideration. Since the common electrode 108 ′ can be formed, the aperture ratio of the pixel region can be improved.

또한, 본 발명의 실시예에 따른 상기 어레이 기판(110)은 상기 공통라인(108l)의 일부에 소정의 홀(미도시)이 형성되어 있어 그 상부의 드레인전극(123)과 제 2 절연막 및 화소전극라인(118l)에 소정의 단차영역(D)이 형성되게 되며, 상기 단차영역(D)에 상부 컬러필터 기판의 갭 컬럼 스페이서(미도시)를 고정시킴에 따라 전술한 터치불량을 방지할 수 있게 된다.In addition, a predetermined hole (not shown) is formed in a part of the common line 108l of the array substrate 110 according to the embodiment of the present invention, and the drain electrode 123 and the second insulating film and the pixel thereon. A predetermined stepped region D is formed in the electrode line 118l, and the above-described touch failure can be prevented by fixing the gap column spacer (not shown) of the upper color filter substrate to the stepped region D. FIG. Will be.

즉, 공통라인(108l)을 패터닝할 때 공통라인(108l)의 일부에 홀 패턴을 형성하여 갭 컬럼 스페이서가 닿는 영역인 그 상부의 층들이 단차영역(D)을 가지도록 함으로써 상기 갭 컬럼 스페이서가 터치에 의해 움직이는 것을 방지할 수 있게 된 다. 그 결과 터치불량의 감소에 따라 액정적하마진을 확보할 수 있게 된다.That is, when the common line 108l is patterned, a hole pattern is formed in a part of the common line 108l such that the upper layer, which is the region where the gap column spacer touches, has the stepped region D, thereby forming the gap column spacer. It can be prevented from moving by touch. As a result, the liquid crystal drop margin can be secured according to the decrease in touch failure.

이때, 본 발명의 실시예에 따른 컬럼 스페이서는 상기 어레이 기판(110)과 컬러필터 기판 사이의 갭을 유지하는 기능을 하는 제 1 컬럼스페이서, 즉 상기 갭 컬럼 스페이서와 상기 어레이 기판(110)이나 컬러필터 기판과 소정의 갭을 두고 형성되어 상기 갭만큼의 공간으로 액정을 유동시켜 액정의 마진폭을 넓히는 제 2 컬럼 스페이서로 구성된 듀얼 컬럼 스페이서(dual column spacer) 구조를 이루는 것을 특징으로 한다. 이때, 상기 제 1 컬럼 스페이서는 상기 단차영역(D) 내에 위치하여 고정되는 한편 상기 제 2 컬럼 스페이서는 게이트라인(116) 상부나 단차영역을 가지지 않는 공통라인(108l) 상부에 위치하여 눌림에 의한 얼룩을 방지하는 역할을 하게 된다.In this case, the column spacer according to an embodiment of the present invention is a first column spacer, which serves to maintain a gap between the array substrate 110 and the color filter substrate, that is, the gap column spacer and the array substrate 110 or color. It is formed with a predetermined gap with the filter substrate to form a dual column spacer (dual column spacer) structure consisting of a second column spacer to increase the margin width of the liquid crystal by flowing the liquid crystal in the space equal to the gap. In this case, the first column spacer is positioned and fixed in the stepped area D, while the second column spacer is positioned on the common line 108l that does not have the gate line 116 or the stepped area, and is pressed. It will serve to prevent stains.

여기서, 본 발명의 실시예에 따른 횡전계방식 액정표시장치는 하프-톤 마스크 또는 회절마스크(이하, 하프-톤 마스크를 지칭하는 경우에는 회절마스크를 포함하는 것으로 한다)를 이용하여 한번의 마스크공정으로 소오스/드레인전극과 데이터라인 및 액티브패턴을 동시에 형성함으로써 총 4번의 마스크공정으로 어레이 기판을 제작할 수 있게 되는데, 이를 다음의 횡전계방식 액정표시장치의 제조방법을 통해 상세히 설명한다. 다만, 본 발명이 상기 마스크공정의 수에 한정되지는 않는다.In the transverse electric field type liquid crystal display according to the exemplary embodiment of the present invention, a mask process is performed by using a half-tone mask or a diffraction mask (hereinafter, referred to as a half-tone mask). By simultaneously forming a source / drain electrode, a data line, and an active pattern, an array substrate can be fabricated by a total of four mask processes, which will be described in detail by the following method of manufacturing a transverse electric field type liquid crystal display device. However, the present invention is not limited to the number of the mask process.

도 4a 내지 도 4d는 도 3에 도시된 어레이 기판의 IIIa-IIIa'선과 IIIb-IIIb선 및 IIIc-IIIc선에 따른 제조공정을 순차적으로 나타내는 단면도로써, 좌측에는 화소부의 어레이 기판을 제조하는 공정을 나타내며 우측에는 차례대로 데이터패드부와 게이트패드부의 어레이 기판을 제조하는 공정을 나타내고 있다.4A through 4D are cross-sectional views sequentially illustrating a manufacturing process along lines IIIa-IIIa ', IIIb-IIIb, and IIIc-IIIc of the array substrate illustrated in FIG. 3, and a process of manufacturing an array substrate of a pixel portion is shown on the left side. The right side shows a step of manufacturing an array substrate of a data pad part and a gate pad part in order.

또한, 도 5a 내지 도 5d는 도 4에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도이다.5A to 5D are plan views sequentially illustrating a manufacturing process of the array substrate illustrated in FIG. 4.

도 4a 및 도 5a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 어레이 기판(110)의 화소부에 게이트전극(121)을 포함하는 게이트라인(116), 제 1 연결라인(108a), 제 2 연결라인(108b) 및 소정의 홀(H)이 형성된 공통라인(108l)을 형성하며, 상기 어레이 기판(110)의 게이트패드부에 게이트패드라인(116p)을 형성한다.As shown in FIGS. 4A and 5A, the gate line 116 including the gate electrode 121, the first connection line 108a, and the pixel portion of the array substrate 110 made of a transparent insulating material such as glass, A common line 108l having a second connection line 108b and a predetermined hole H is formed, and a gate pad line 116p is formed in the gate pad portion of the array substrate 110.

이때, 상기 제 1 연결라인(108a)은 꺾임 구조로 화소영역의 좌우 가장자리에 형성되게 되며, 그 일측은 상기 게이트라인(116)에 대해 실질적으로 평행한 방향으로 상기 화소영역 상단에 배열된 상기 제 2 연결라인(108b)에 연결되게 된다. 또한, 상기 제 1 연결라인(108a)의 다른 일측은 상기 게이트라인(116)에 대해 실질적으로 평행한 방향으로 상기 화소영역 하단에 배열된 상기 공통라인(108l)에 연결되게 된다.In this case, the first connection line 108a is formed at the left and right edges of the pixel region in a bent structure, one side of which is arranged on the upper portion of the pixel region in a direction substantially parallel to the gate line 116. 2 is connected to the connection line (108b). The other side of the first connection line 108a is connected to the common line 108l arranged at the bottom of the pixel region in a direction substantially parallel to the gate line 116.

여기서, 상기 홀(H)은 상부층에 단차영역을 형성하여 갭 컬럼 스페이서의 유동을 방지하기 위한 것으로 모든 화소의 공통라인(108l)에 형성될 수도 있으며, 일부 화소의 공통라인(108l)에만 형성될 수도 있다.The hole H may be formed in the common line 108l of all pixels, and may be formed only in the common line 108l of some pixels to form a stepped region in the upper layer to prevent the flow of the gap column spacer. It may be.

이때, 상기 게이트전극(121), 게이트라인(116), 제 1 연결라인(108a), 제 2 연결라인(108b), 공통라인(108l) 및 게이트패드라인(116p)은 제 1 도전막을 상기 어레이 기판(110) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.In this case, the gate electrode 121, the gate line 116, the first connection line 108a, the second connection line 108b, the common line 108l, and the gate pad line 116p form a first conductive layer in the array. After the deposition on the entire surface of the substrate 110 is formed by selectively patterning through a photolithography process (first mask process).

여기서, 상기 제 1 도전막으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 1 도전막은 상기 저저항 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수 있다.Here, the first conductive layer may include aluminum (Al), aluminum alloy (Al alloy), tungsten (W), copper (Cu), chromium (Cr), molybdenum (Mo), and Low resistance opaque conductive materials such as molybdenum alloys can be used. In addition, the first conductive layer may have a multilayer structure in which two or more low resistance conductive materials are stacked.

다음으로, 도 4b 및 도 5b에 도시된 바와 같이, 상기 게이트전극(121), 게이트라인(116), 제 1 연결라인(108a), 제 2 연결라인(108b), 공통라인(108l) 및 게이트패드라인(116p)이 형성된 어레이 기판(110) 전면에 제 1 절연막(115a), 비정질 실리콘 박막, n+ 비정질 실리콘 박막 및 제 2 도전막을 형성한 후, 포토리소그래피공정(제 2 마스크공정)을 통해 선택적으로 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(124)을 형성하는 동시에 상기 제 2 도전막으로 이루어지며 상기 액티브패턴(124)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(122, 123)을 형성한다.Next, as shown in FIGS. 4B and 5B, the gate electrode 121, the gate line 116, the first connection line 108a, the second connection line 108b, the common line 108l and the gate are shown. After the first insulating film 115a, the amorphous silicon thin film, the n + amorphous silicon thin film, and the second conductive film are formed on the entire surface of the array substrate 110 on which the pad line 116p is formed, the photolithography process (second mask process) is optionally performed. The active pattern 124 formed of the amorphous silicon thin film is formed on the pixel portion of the array substrate 110, and the second conductive layer is formed to be electrically connected to the source / drain regions of the active pattern 124. Source / drain electrodes 122 and 123 to be connected are formed.

이때, 상기 제 2 마스크공정을 통해 상기 어레이 기판(110)의 데이터라인 영역에 상기 제 2 도전막으로 이루어진 데이터라인(117)을 형성하게 되며, 상기 어레이 기판(110)의 데이터패드부에는 상기 제 2 도전막으로 이루어진 데이터패드라인(117p)이 형성되게 된다.In this case, a data line 117 formed of the second conductive layer is formed in the data line region of the array substrate 110 through the second mask process, and the data pad portion of the array substrate 110 is formed on the data pad portion of the array substrate 110. A data pad line 117p made of two conductive films is formed.

이때, 상기 액티브패턴(124) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 소오스/드레인전극(122, 123)과 동일한 형태로 패터닝된 오믹-콘택층(125n)이 형성되게 된다.In this case, an ohmic contact layer 125n formed of the n + amorphous silicon thin film and patterned in the same form as the source / drain electrodes 122 and 123 is formed on the active pattern 124.

또한, 상기 데이터라인(117) 및 데이터패드라인(117p) 하부에는 각각 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막으로 이루어지며 상기 데이터라인(117) 및 데이터패드라인(117p)과 동일한 형태로 패터닝된 제 1 비정질 실리콘 박막패턴(120')과 제 2 n+ 비정질 실리콘 박막패턴(125") 및 제 2 비정질 실리콘 박막패턴(120")과 제 3 n+ 비정질 실리콘 박막패턴(125'")이 형성되게 된다.In addition, a lower portion of the data line 117 and the data pad line 117p is formed of the amorphous silicon thin film and the n + amorphous silicon thin film, respectively, and is patterned in the same form as the data line 117 and the data pad line 117p. The first amorphous silicon thin film pattern 120 ', the second n + amorphous silicon thin film pattern 125 ", and the second amorphous silicon thin film pattern 120" and the third n + amorphous silicon thin film pattern 125' "are formed.

여기서, 상기 홀이 위치하는 공통라인(108l)의 상부에는 상기 게이트절연막(115a), 액티브패턴(124), 오믹-콘택층(125n) 및 드레인전극(123)이 상기 홀 패턴에 대응하도록 패터닝된 소정의 단차영역(D)이 형성되게 된다.The gate insulating layer 115a, the active pattern 124, the ohmic contact layer 125n, and the drain electrode 123 are patterned to correspond to the hole pattern on the common line 108l where the hole is located. The predetermined stepped area D is formed.

또한, 본 발명의 제 1 실시예에 따른 상기 액티브패턴(124), 소오스/드레인전극(122, 123), 데이터라인(117) 및 데이터패드라인(117p)은 하프-톤 마스크를 이용하여 한번의 마스크공정(제 2 마스크공정)으로 동시에 형성하게 되는데, 이하 도면을 참조하여 상기 제 2 마스크공정을 상세히 설명한다.In addition, the active pattern 124, the source / drain electrodes 122 and 123, the data line 117, and the data pad line 117p according to the first exemplary embodiment of the present invention may be formed by using a half-tone mask. The mask process (second mask process) is formed at the same time, the second mask process will be described in detail below with reference to the drawings.

도 6a 내지 도 6f는 도 4b 및 도 5b에 도시된 어레이 기판에 있어서, 본 발명의 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도이다.6A through 6F are cross-sectional views illustrating a second mask process according to an exemplary embodiment of the present invention in the array substrate illustrated in FIGS. 4B and 5B.

도 6a에 도시된 바와 같이, 상기 게이트전극(121), 게이트라인(116), 제 1 연결라인(108a), 제 2 연결라인(108b), 공통라인(108l) 및 게이트패드라인(116p)이 형성된 어레이 기판(110) 전면에 게이트절연막(115a), 비정질 실리콘 박막(120), n+ 비정질 실리콘 박막(125) 및 제 2 도전막(130)을 형성한다.As shown in FIG. 6A, the gate electrode 121, the gate line 116, the first connection line 108a, the second connection line 108b, the common line 108l, and the gate pad line 116p are formed. The gate insulating film 115a, the amorphous silicon thin film 120, the n + amorphous silicon thin film 125 and the second conductive layer 130 are formed on the formed array substrate 110.

이때, 상기 제 2 도전막(130)은 소오스전극, 드레인전극, 데이터라인 및 데이터패드라인을 구성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰 리브덴 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질로 이루어질 수 있다.In this case, the second conductive layer 130 is a low resistance opaque conductive material such as aluminum, aluminum alloy, tungsten, copper, chromium, molybdenum and molybdenum alloy to form a source electrode, a drain electrode, a data line and a data pad line. It may be made of a material.

여기서, 상기 홀이 위치하는 공통라인(108l)의 상부에는 상기 게이트절연막(115a), 비정질 실리콘 박막(120), n+ 비정질 실리콘 박막(125) 및 제 2 도전막(130)이 상기 홀 패턴의 형태에 대응하도록 증착(deposition)됨에 따라 소정의 단차영역을 가지게 된다.The gate insulating layer 115a, the amorphous silicon thin film 120, the n + amorphous silicon thin film 125, and the second conductive layer 130 are formed in the shape of the hole pattern on the common line 108l where the hole is located. As it is deposited so as to have a predetermined stepped area.

그리고, 도 6b에 도시된 바와 같이, 상기 어레이 기판(110) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(170)을 형성한 후, 본 발명의 실시예에 따른 하프-톤 마스크(180)를 통해 상기 감광막(170)에 선택적으로 광을 조사한다.6B, after forming a photoresist film 170 made of a photosensitive material such as a photoresist on the entire surface of the array substrate 110, the half-tone mask 180 according to the embodiment of the present invention is formed. Light is selectively irradiated to the photosensitive film 170 through.

이때, 상기 하프-톤 마스크(180)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키고 일부는 차단하는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 하프-톤 마스크(180)를 투과한 광만이 상기 감광막(170)에 조사되게 된다.In this case, the half-tone mask 180 includes a first transmission region I transmitting all of the irradiated light, a second transmission region II transmitting only a part of the light, and blocking a portion of the light, and blocking all the irradiated light. The region III is provided, and only the light passing through the half-tone mask 180 is irradiated to the photosensitive film 170.

이어서, 상기 하프-톤 마스크(180)를 통해 노광된 상기 감광막(170)을 현상하고 나면, 도 6c에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(170a) 내지 제 5 감광막패턴(170e)이 남아있게 되고, 모든 광이 투과된 제 1 투과영역(I)에는 상기 감광막이 완전히 제거되어 상기 제 2 도전막(130) 표면이 노출되게 된다.Subsequently, after developing the photoresist film 170 exposed through the half-tone mask 180, light passes through the blocking region III and the second transmission region II, as shown in FIG. 6C. The first photoresist pattern 170a to the fifth photoresist pattern 170e having a predetermined thickness remain in the blocked or partially blocked region, and the photoresist is completely removed in the first transmission region I through which all light is transmitted. The surface of the second conductive layer 130 is exposed.

이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(170a) 내지 제 4 감광막패턴(170d)은 제 2 투과영역(II)을 통해 형성된 제 5 감광막패턴(170d)보다 두껍 게 형성된다. 또한, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 상기 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용하여도 무방하다.In this case, the first photoresist pattern 170a to the fourth photoresist pattern 170d formed in the blocking region III are formed thicker than the fifth photoresist pattern 170d formed through the second transmission region II. In addition, the photosensitive film is completely removed in a region where all the light is transmitted through the first transmission region I. This is because the photoresist of the positive type is used, and the present invention is not limited thereto. May be used.

다음으로, 도 6d에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(170a) 내지 제 5 감광막패턴(170d)을 마스크로 하여, 그 하부에 형성된 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 제 2 도전막을 선택적으로 제거하게 되면, 상기 어레이 기판(110)의 화소부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(124)이 형성되게 된다.Next, as shown in FIG. 6D, the amorphous silicon thin film, the n + amorphous silicon thin film, and the second formed on the lower portion of the first photosensitive film pattern 170a to the fifth photosensitive film pattern 170d formed as described above are used as a mask. When the conductive layer is selectively removed, the active pattern 124 made of the amorphous silicon thin film is formed in the pixel portion of the array substrate 110.

이때, 상기 어레이 기판(110)의 데이터라인 영역에는 상기 제 2 도전막으로 이루어진 데이터라인(117)이 형성되게 되며, 상기 어레이 기판(110)의 데이터패드부에는 상기 제 2 도전막으로 이루어진 데이터패드라인(117p)이 형성되게 되게 된다.In this case, a data line 117 made of the second conductive layer is formed in the data line region of the array substrate 110, and a data pad made of the second conductive layer is formed in the data pad portion of the array substrate 110. Line 117p is to be formed.

이때, 상기 액티브패턴(124) 상부에는 각각 상기 n+ 비정질 실리콘 박막과 제 2 도전막으로 이루어지며 상기 액티브패턴(124)과 동일한 형태로 패터닝된 제 1 n+ 비정질 실리콘 박막패턴(125')과 제 2 도전막패턴(130')이 형성되게 된다.In this case, the first n + amorphous silicon thin film pattern 125 ′ and the second conductive layer formed of the n + amorphous silicon thin film and the second conductive layer and patterned in the same shape as the active pattern 124, respectively, on the active pattern 124. The conductive film pattern 130 ′ is formed.

또한, 상기 데이터라인(117) 및 데이터패드라인(117p) 하부에는 각각 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막으로 이루어지며 상기 데이터라인(117) 및 데이터패드라인(117p)과 동일한 형태로 패터닝된 제 1 비정질 실리콘 박막패턴(120')과 제 2 n+ 비정질 실리콘 박막패턴(125") 및 제 2 비정질 실리콘 박막패턴(120")과 제 3 n+ 비정질 실리콘 박막패턴(125'")이 형성되게 된다.In addition, a lower portion of the data line 117 and the data pad line 117p is formed of the amorphous silicon thin film and the n + amorphous silicon thin film, respectively, and is patterned in the same form as the data line 117 and the data pad line 117p. The first amorphous silicon thin film pattern 120 ', the second n + amorphous silicon thin film pattern 125 ", and the second amorphous silicon thin film pattern 120" and the third n + amorphous silicon thin film pattern 125' "are formed.

이후, 상기 제 1 감광막패턴(170a) 내지 제 5 감광막패턴(170d)의 일부를 제거하는 애싱(ahing)공정을 진행하게 되면, 도 6e에 도시된 바와 같이, 상기 제 2 투과영역(II)의 제 5 감광막패턴이 완전히 제거되게 된다.Subsequently, when an ashing process of removing a portion of the first photoresist pattern 170a to the fifth photoresist pattern 170d is performed, as shown in FIG. 6E, the second transmission region II may be formed. The fifth photosensitive film pattern is completely removed.

이때, 상기 제 1 감광막패턴 내지 제 4 감광막패턴은 상기 제 5 감광막패턴의 두께만큼이 제거된 제 6 감광막패턴(170a') 내지 제 9 감광막패턴(170d')으로 상기 차단영역(III)에 대응하는 소오스전극영역과 드레인전극영역 및 상기 데이터라인(117)과 데이터패드라인(117p) 상부에만 남아있게 된다.In this case, the first photoresist pattern to the fourth photoresist pattern correspond to the blocking region III by the sixth photoresist pattern 170a 'through the ninth photoresist pattern 170d' where the thickness of the fifth photoresist pattern is removed. Only the source electrode region and the drain electrode region and the upper portion of the data line 117 and the data pad line 117p remain.

이후, 도 6f에 도시된 바와 같이, 상기 남아있는 제 6 감광막패턴(170a') 내지 제 9 감광막패턴(170d')을 마스크로 하여 상기 제 1 n+ 비정질 실리콘 박막패턴과 제 2 도전막패턴의 일부를 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 제 2 도전막으로 이루어진 소오스전극(122)과 드레인전극(123)을 형성한다.Subsequently, as shown in FIG. 6F, a portion of the first n + amorphous silicon thin film pattern and the second conductive film pattern using the remaining sixth photoresist pattern 170a ′ through the ninth photoresist pattern 170d ′ as a mask. The source electrode 122 and the drain electrode 123 formed of the second conductive layer are formed in the pixel portion of the array substrate 110 by removing the?

이때, 상기 액티브패턴(124) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 액티브패턴(124)의 소오스/드레인영역과 상기 소오스/드레인전극(122, 123) 사이를 오믹-콘택시키는 오믹-콘택층(125n)이 형성되게 된다.In this case, an ohmic contact layer formed of the n + amorphous silicon thin film on the active pattern 124 and ohmic-contacting between the source / drain region of the active pattern 124 and the source / drain electrodes 122 and 123. 125n is formed.

이와 같이 본 발명의 제 1 실시예는 하프-톤 마스크를 이용함으로써 상기 액티브패턴(124), 소오스/드레인전극(122, 123), 데이터라인(117) 및 데이터패드라인(117p)을 한번의 마스크공정을 통해 형성할 수 있게 된다. 다만, 본 발명이 이에 한정되는 것은 아니며, 상기 액티브패턴(124) 및 상기 소오스/드레인전극(122, 123), 데이터라인(117), 데이터패드라인(117p)은 두 번의 마스크공정을 통해 형성 할 수도 있다.As described above, the first embodiment of the present invention uses a half-tone mask to mask the active pattern 124, the source / drain electrodes 122 and 123, the data line 117, and the data pad line 117p once. It can be formed through the process. However, the present invention is not limited thereto, and the active pattern 124 and the source / drain electrodes 122 and 123, the data line 117, and the data pad line 117p may be formed through two mask processes. It may be.

이후, 도 4c 및 도 5c에 도시된 바와 같이, 상기 액티브패턴(124), 소오스/드레인전극(122, 123), 데이터라인(117) 및 데이터패드라인(117p)이 형성된 어레이 기판(110) 전면에 제 2 절연막(115b)을 형성한다.4C and 5C, the front surface of the array substrate 110 on which the active patterns 124, the source / drain electrodes 122 and 123, the data lines 117, and the data pad lines 117p are formed. The second insulating film 115b is formed on the substrate.

그리고, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 제 2 절연막(115b)의 일부 영역을 선택적으로 제거함으로써 상기 드레인전극(123)의 일부를 노출시키는 제 1 콘택홀(140a)을 형성하는 동시에 상기 제 1 절연막(115a)과 제 2 절연막(115b)의 일부 영역을 선택적으로 제거함으로써 상기 제 2 연결라인(108b)의 일부를 노출시키는 제 2 콘택홀(140b)을 형성한다.The first contact hole 140a exposing a part of the drain electrode 123 is formed by selectively removing a part of the second insulating film 115b using a photolithography process (a third mask process). At the same time, the second contact hole 140b exposing a part of the second connection line 108b is formed by selectively removing some regions of the first insulating film 115a and the second insulating film 115b.

또한, 상기 제 3 마스크공정을 이용하여 상기 제 2 절연막(115b)의 일부 영역을 선택적으로 제거함으로써 상기 데이터패드라인(117p) 및 게이트패드라인(116p)의 일부를 각각 노출시키는 제 3 콘택홀(140c) 및 제 4 콘택홀(140d)을 형성한다.The third contact hole exposing a portion of the data pad line 117p and the gate pad line 116p may be selectively removed by selectively removing a portion of the second insulating layer 115b using the third mask process. 140c) and a fourth contact hole 140d.

이때, 본 발명의 실시예에 따른 상기 제 2 절연막(115b)은 포토아크릴과 같은 낮은 유전상수를 갖는 유기절연막으로 형성함으로써 상기 데이터라인(117)과 후술할 제 2 공통전극과의 중첩이 가능하여 고개구율 구조를 구현할 수 있게 된다.In this case, the second insulating film 115b according to the embodiment of the present invention may be formed of an organic insulating film having a low dielectric constant such as photoacryl to overlap the data line 117 with the second common electrode to be described later. It is possible to implement a high opening ratio structure.

즉, 일반적인 어레이 기판의 구조는 데이터라인과 상부의 화소전극 또는 공통전극 사이의 신호간섭에 의한 수직 크로스토크(cross talk)를 방지하기 위해 상기 데이터라인 및 화소전극 또는 공통전극 사이에 소정의 이격(離隔)을 두고 형성하게 된다.That is, the structure of a general array substrate has a predetermined distance between the data line and the pixel electrode or the common electrode in order to prevent vertical cross talk due to signal interference between the data line and the pixel electrode or the common electrode. 형성) will be formed.

상기 이격 영역은 빛샘이 발생하는 영역이므로 상부 컬러필터 기판에 차단부를 구성하게 되는데, 이러한 구조로 인해 개구율이 감소되고 휘도 또한 감소하는 단점이 있다. 따라서, 이를 해결하기 위해 본 발명의 실시예에 따른 횡전계방식 액정표시장치는 상기 제 2 절연막(115b)으로 유기절연막을 두껍게 형성함으로써 화소영역에 구성된 공통전극(108, 108')과 하부의 데이터라인(117) 사이에 신호간섭이 발생하지 않도록 함으로써 고개구율을 구현할 수 있게 된다.Since the separation region is a region in which light leakage occurs, a blocking portion is formed in the upper color filter substrate. Due to this structure, the aperture ratio is reduced and the luminance is also reduced. Accordingly, in order to solve this problem, the transverse electric field type liquid crystal display according to the exemplary embodiment of the present invention forms a thick organic insulating film with the second insulating film 115b, thereby forming the common electrodes 108 and 108 'and the lower data. It is possible to implement a high opening rate by preventing signal interference between the lines 117.

또한, 상기 제 2 절연막(115)은 하부층의 형태에 따라 단차가 형성되어 그 상부 표면에 소정의 단차영역(D)을 가지게 된다.In addition, a step is formed in the second insulating layer 115 according to the shape of the lower layer to have a predetermined stepped area D on the upper surface thereof.

다음으로, 도 4d 및 도 5d에 도시된 바와 같이, 상기 제 2 절연막(115b)이 형성된 어레이 기판(110) 전면에 투명한 도전물질로 이루어진 제 3 도전막을 형성한 후, 포토리소그래피공정(제 4 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 제 1 콘택홀(140a)을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극라인(118l)을 형성한다.Next, as shown in FIGS. 4D and 5D, after forming a third conductive film made of a transparent conductive material on the entire surface of the array substrate 110 on which the second insulating film 115b is formed, a photolithography process (fourth mask) And selectively removing the third conductive film to form a pixel electrode line 118l electrically connected to the drain electrode 123 through the first contact hole 140a.

또한, 상기 제 4 마스크공정을 통해 상기 제 3 도전막을 선택적으로 제거함으로써 상기 화소영역 내에 교대로 배치되어 횡전계를 발생시키는 다수개의 공통전극(108, 108')과 화소전극(118)을 형성하며, 상기 제 2 콘택홀(140b)을 통해 상기 제 2 연결라인(108b)과 전기적으로 접속하는 제 3 연결라인(108c)을 형성한다.In addition, by selectively removing the third conductive layer through the fourth mask process, a plurality of common electrodes 108 and 108 ′ and pixel electrodes 118 are alternately disposed in the pixel region to generate a transverse electric field. The third connecting line 108c is electrically connected to the second connecting line 108b through the second contact hole 140b.

또한, 상기 제 4 마스크공정을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 제 3 콘택홀(140c) 및 제 4 콘택홀(140d)을 통해 각각 상기 데이터패드라인(117p) 및 게이트패드라인(116p)에 전기적으로 접속하는 데이터패드전 극(127p) 및 게이트패드전극(126p)을 형성하게 된다.In addition, by selectively removing the third conductive layer by using the fourth mask process, the data pad line 117p and the gate pad line through the third contact hole 140c and the fourth contact hole 140d, respectively. A data pad electrode 127p and a gate pad electrode 126p electrically connected to 116p are formed.

이때, 상기의 공통전극(108, 108')은 화소영역 중앙에서 상기 화소전극(118)과 교대로 배치되어 횡전계를 발생시키는 제 1 공통전극(108)과 상기 데이터라인(117) 상부에 중첩되도록 형성되어 화소의 개구영역을 확장시키는 제 2 공통전극(108')으로 구성된다.In this case, the common electrodes 108 and 108 ′ overlap the first common electrode 108 and the data line 117 that are alternately disposed with the pixel electrode 118 at the center of the pixel region to generate a transverse electric field. And a second common electrode 108 'formed to extend the opening region of the pixel.

이때, 상기 공통전극(108, 108')과 화소전극(118)은 상기 데이터라인(117)에 대해 실질적으로 평행한 방향으로 배열되어 있으며, 상기 제 2 공통전극(108')은 상기 제 1 연결라인(108a)의 일부와 중첩되게 된다.In this case, the common electrodes 108 and 108 ′ and the pixel electrode 118 are arranged in a direction substantially parallel to the data line 117, and the second common electrode 108 ′ is connected to the first connection. Overlap with a portion of line 108a.

그리고, 상기 화소전극라인(118l)은 상기 제 1 절연막(115a) 및 제 2 절연막(115b)을 사이에 두고 그 하부의 상기 공통라인(108l)과 중첩되어 스토리지 커패시터(Cst)를 형성하게 된다.The pixel electrode line 118l overlaps the common line 108l below the first insulating film 115a and the second insulating film 115b to form a storage capacitor Cst.

여기서, 상기 제 3 도전막은 상기 공통전극(108, 108a')과 화소전극(118) 및 화소전극라인(118l)을 형성하기 위해 인듐-틴-옥사이드 또는 인듐-징크-옥사이드와 같은 투과율이 뛰어난 투명한 도전물질을 포함한다.In this case, the third conductive layer is a transparent material having excellent transmittance such as indium tin oxide or indium zinc oxide to form the common electrodes 108 and 108a ', the pixel electrode 118, and the pixel electrode line 118l. Contains conductive material.

이와 같이 본 발명의 실시예에 따른 횡전계방식 액정표시장치는 공통라인(108l)의 일부에 홀이 형성되도록 패터닝 함에 따라 그 상부층에 상기 홀 패턴의 형태대로 패터닝된 단차영역(D)이 형성되게 된다.As described above, in the transverse electric field type liquid crystal display device according to the exemplary embodiment of the present invention, as the hole is formed in a part of the common line 108l, the stepped region D patterned in the shape of the hole pattern is formed on the upper layer. do.

이와 같이 구성된 상기 본 발명의 실시예의 어레이 기판(110)은 화상표시 영역의 외곽에 형성된 실런트에 의해 컬러필터 기판(미도시)과 대향하여 합착되게 되는데, 이때 상기 컬러필터 기판에는 상기 박막 트랜지스터와 게이트라인(116) 및 데이터라인(117)으로 빛이 새는 것을 방지하는 블랙매트릭스와 적, 녹 및 청색의 컬러를 구현하기 위한 컬러필터가 형성되어 있다.The array substrate 110 according to the embodiment of the present invention configured as described above is bonded to the color filter substrate (not shown) by a sealant formed on the outer side of the image display area, wherein the thin film transistor and the gate are attached to the color filter substrate. A black matrix is formed to prevent light leakage into the line 116 and the data line 117, and a color filter for realizing red, green, and blue colors is formed.

이때, 상기 컬러필터 기판과 어레이 기판(110)의 합착은 상기 컬러필터 기판 또는 어레이 기판(110)에 형성된 합착키를 통해 이루어지며, 상기 컬러필터 기판과 어레이 기판(110) 사이에는 상기 컬러필터 기판과 어레이 기판(110) 사이의 갭을 일정하게 유지하기 위한 소정의 컬럼 스페이서가 형성되게 된다.At this time, the bonding of the color filter substrate and the array substrate 110 is performed through a bonding key formed on the color filter substrate or the array substrate 110, and the color filter substrate is disposed between the color filter substrate and the array substrate 110. A predetermined column spacer is formed to keep a gap between the array substrate 110 and the array substrate 110 constant.

도 7은 본 발명의 실시예에 따른 횡전계방식 액정표시장치에 있어서, 임의의 두 화소를 포함하는 어레이 기판을 개략적으로 나타내는 평면도이다.FIG. 7 is a plan view schematically illustrating an array substrate including any two pixels in a transverse electric field type liquid crystal display device according to an exemplary embodiment of the present invention.

도면에 도시된 바와 같이, 본 발명의 실시예에 따른 어레이 기판(110)은 공통라인(108l)에 홀이 형성됨에 따라 그 상부층에 단차영역(D)이 형성되어 있는 제 1 화소(P1)와 공통라인(108l')에 홀이 형성되지 않아 단차영역을 가지지 않는 제 2 화소(P2)로 이루어질 수 있다.As shown in the drawing, the array substrate 110 according to the embodiment of the present invention may include the first pixel P1 having the stepped region D formed thereon as holes are formed in the common line 108l. Since no hole is formed in the common line 108l ′, the second pixel P2 may have a stepped area.

다만, 전술한 바와 같이 본 발명이 이에 한정되는 것은 아니며, 본 발명은 모든 화소의 공통라인에 홀 패턴이 형성되어 그 상부층에 단차영역을 가지는 경우에도 적용된다.However, as described above, the present invention is not limited thereto, and the present invention is also applicable to a case in which a hole pattern is formed in a common line of all pixels and a stepped region is formed in an upper layer thereof.

도 8은 도 7에 도시된 어레이 기판과 컬러필터 기판이 합착하여 구성된 본 발명의 제 1 실시예에 따른 횡전계방식 액정표시장치를 개략적으로 나타내는 단면도이며, 도 9는 도 7에 도시된 어레이 기판과 컬러필터 기판이 합착하여 구성된 본 발명의 제 1 실시예에 따른 횡전계방식 액정표시장치를 개략적으로 나타내는 단면도이다.FIG. 8 is a schematic cross-sectional view of a transverse electric field type liquid crystal display device according to a first exemplary embodiment in which the array substrate and the color filter substrate illustrated in FIG. 7 are bonded to each other, and FIG. 9 is an array substrate illustrated in FIG. Is a cross-sectional view schematically showing a transverse electric field type liquid crystal display device according to a first embodiment of the present invention, in which a color filter substrate is bonded to each other.

도 8에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 횡전계방식 액정표시장치는 상기와 같이 제작된 어레이 기판(110)과 컬러필터 기판(105)에 형성된 컬럼 스페이서(150a, 150b)에 의해 일정한 셀갭이 유지되는 상태에서 상기 컬러필터 기판(105)과 합착하여 구성되게 된다.As shown in FIG. 8, the transverse electric field type liquid crystal display device according to the first exemplary embodiment of the present invention has column spacers 150a and 150b formed on the array substrate 110 and the color filter substrate 105 manufactured as described above. As a result, the cell filter is bonded to the color filter substrate 105 in a state where a constant cell gap is maintained.

이때, 상기 컬러필터 기판(105)은 투명한 컬러필터 기판(105) 위에 적, 녹 및 청색의 색상을 구현하는 다수의 서브-컬러필터(107)로 구성된 컬러필터와 상기 서브-컬러필터(107) 사이를 구분하고 액정층(190)을 투과하는 광을 차단하는 블랙매트릭스(106)로 이루어져 있다.In this case, the color filter substrate 105 is a color filter composed of a plurality of sub-color filters 107 for implementing red, green and blue colors on the transparent color filter substrate 105 and the sub-color filter 107. It is composed of a black matrix 106 to distinguish between and block the light transmitted through the liquid crystal layer 190.

상기 블랙매트릭스(106)는 화소들의 경계영역에 패터닝되어 액정표시장치 하부의 백라이트로부터 발생된 빛의 누설을 차단하고, 인접하는 화소들의 혼색을 방지하는 역할을 할 수 있다.The black matrix 106 may be patterned on the boundary region of the pixels to block leakage of light generated from the backlight of the lower portion of the liquid crystal display and to prevent color mixing of adjacent pixels.

이때, 상기 컬러필터 상부에는 오버코트층(over coat layer)(109)이 추가로 형성될 수 있으며, 상기 오버코트층(109)은 상기 서브-컬러필터(107)들의 일부가 상기 블랙매트릭스(106)와 오버랩 됨에 따라 발생하는 단차를 제거하여 컬러필터의 상부 표면을 평탄화시키는 역할을 한다.In this case, an overcoat layer 109 may be further formed on the color filter, and the overcoat layer 109 may have a portion of the sub-color filters 107 formed on the black matrix 106. It serves to planarize the upper surface of the color filter by removing the step that occurs as the overlap.

참고로, 도면부호 190은 상기 어레이 기판(110)과 컬러필터 기판(105) 사이에 형성된 액정층을 나타내며, 상기 액정층(190)은 적하방식을 이용하여 상기 어레이 기판(110)이나 컬러필터 기판(105)에 액정이 적하된 후 상기 두 기판(105, 110)의 합착에 의해 형성되게 된다.For reference, reference numeral 190 denotes a liquid crystal layer formed between the array substrate 110 and the color filter substrate 105, and the liquid crystal layer 190 is the array substrate 110 or the color filter substrate using a dropping method. After the liquid crystal is dropped into the 105, the two substrates 105 and 110 are formed by bonding.

전술한 바와 같이 본 발명의 제 1 실시예에 따른 상기 컬럼 스페이서(150a, 150b)는 상기 어레이 기판(110)과 컬러필터 기판(105) 사이의 갭을 유지하는 기능을 하는 제 1 컬럼스페이서(150a), 즉 상기 갭 컬럼 스페이서와 상기 어레이 기판(110)이나 컬러필터 기판(105)과 소정의 갭을 두고 형성되어 상기 갭만큼의 공간으로 액정을 유동시켜 액정의 마진폭을 넓히는 동시에 눌림과 같은 외력에 대항하기 위한 제 2 컬럼 스페이서(150b), 즉 눌림 스페이서로 구성된 듀얼 컬럼 스페이서 구조를 이루는 것을 특징으로 한다.As described above, the column spacers 150a and 150b according to the first embodiment of the present invention have a first column spacer 150a which functions to maintain a gap between the array substrate 110 and the color filter substrate 105. That is, the gap column spacer and the array substrate 110 or the color filter substrate 105 is formed with a predetermined gap to flow the liquid crystal into the space as the gap to increase the margin width of the liquid crystal and at the same time to the external force such as pressing It is characterized by forming a dual column spacer structure consisting of a second column spacer 150b, ie a pressing spacer, to counter.

이때, 본 발명의 제 1 실시예에 따른 상기 제 1 컬럼 스페이서(150a)는 상기 단차영역(D) 내에 위치하여 고정되는 한편 상기 제 2 컬럼 스페이서(150b)는 게이트라인(116) 상부에 위치하여 눌림에 의한 얼룩을 방지하는 역할을 하게 된다.In this case, the first column spacer 150a according to the first exemplary embodiment of the present invention is positioned and fixed in the stepped area D, while the second column spacer 150b is positioned above the gate line 116. It serves to prevent staining by pressing.

즉, 상기 제 2 컬럼 스페이서(150b)는 상기 어레이 기판(110)이나 컬러필터 기판(105)과 소정 간격 이격되어 위치하기 때문에 액정이 과다할 경우, 상기 제 2 컬럼 스페이서(150b)와 기판(105, 110) 사이의 이격된 공간으로 액정이 이동할 수 있으므로 액정표시패널에 압력이 가해졌을 경우 이에 대한 저항 성분으로 작용할 수 있기 때문에 액정표시패널의 눌림 얼룩을 방지할 수 있는 기능을 하게 된다.That is, since the second column spacer 150b is spaced apart from the array substrate 110 or the color filter substrate 105 by a predetermined interval, when the liquid crystal is excessive, the second column spacer 150b and the substrate 105 are disposed. Since the liquid crystal may move to the spaced between the 110 and 110, the liquid crystal may act as a resistance component when pressure is applied to the liquid crystal display panel, thereby preventing the staining of the liquid crystal display panel.

이와 같이 상기 제 1 컬럼 스페이서(150a)는 공통라인(108l)의 일부에 홀이 형성됨에 따라 그 상부층인 드레인전극(123)과 제 2 절연막(115b) 및 화소전극라인(118l) 등에 형성된 단차영역 내에 위치하여 고정되게 된다. 그 결과 상기 제 1 컬럼 스페이서(150a)가 눌림에 의해 움직이는 것이 방지되게 되어 액정적하마진을 확보할 수 있게 된다.As the hole is formed in a part of the common line 108l, the first column spacer 150a may have a stepped region formed on the drain electrode 123, the second insulating layer 115b, the pixel electrode line 118l, and the like. It is located inside and fixed. As a result, the first column spacer 150a is prevented from being moved by being pressed, thereby securing a liquid crystal drop margin.

또한, 도 9에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 횡전계방식 액정표시장치는 상기와 같이 제작된 어레이 기판(110)과 컬러필터 기판(105)에 형성된 컬럼 스페이서(150a, 150b')에 의해 일정한 셀갭이 유지되는 상태에서 상기 컬러필터 기판(105)과 합착하여 구성되게 되며, 이때 제 2 컬럼 스페이서(150b')가 단차영역을 가지지 않는 공통라인(108l') 상부에 형성된 것을 제외하고는 상기 제 1 실시예의 횡전계방식 액정표시장치와 동일한 구성요소로 이루어져 있다.In addition, as shown in FIG. 9, in the transverse electric field type liquid crystal display device according to the second embodiment of the present invention, the column spacer 150a formed on the array substrate 110 and the color filter substrate 105 manufactured as described above are used. 150b ') is formed by being bonded to the color filter substrate 105 in a state where a constant cell gap is maintained, wherein the second column spacer 150b' is formed on the common line 108l 'that does not have a stepped area. Except for the above, the same components as those of the transverse electric field type liquid crystal display device of the first embodiment are used.

즉, 본 발명의 제 2 실시예에 따른 상기 컬럼 스페이서(150a, 150b')는 상기 어레이 기판(110)과 컬러필터 기판(105) 사이의 갭을 유지하는 기능을 하는 제 1 컬럼스페이서(150a)와 액정의 마진폭을 넓히는 동시에 눌림과 같은 외력에 대항하기 위한 제 2 컬럼 스페이서(150b')로 이루어져 있다. 이때, 본 발명의 제 2 실시예에 따른 상기 제 1 컬럼 스페이서(150a)는 화소전극라인(118l) 상부의 단차영역(D) 내에 위치하여 고정되는 한편 상기 제 2 컬럼 스페이서(150b')는 단차영역을 가지지 않는 화소전극라인(118l') 상부에 위치하여 눌림에 의한 얼룩을 방지하는 역할을 하게 된다.That is, the column spacers 150a and 150b 'according to the second embodiment of the present invention may have a first column spacer 150a which functions to maintain a gap between the array substrate 110 and the color filter substrate 105. And a second column spacer 150b 'for widening the margin width of the liquid crystal and counteract an external force such as pressing. In this case, the first column spacer 150a according to the second embodiment of the present invention is positioned and fixed in the stepped area D above the pixel electrode line 118l, while the second column spacer 150b 'is stepped. It is located above the pixel electrode line 118l 'which does not have an area, and serves to prevent staining by pressing.

전술한 바와 같이 상기 제 2 컬럼 스페이서(150b')는 상기 어레이 기판(110)이나 컬러필터 기판(105)과 소정 간격 이격되어 위치하기 때문에 액정이 과다할 경우, 상기 제 2 컬럼 스페이서(150b')와 기판(105, 110) 사이의 이격된 공간으로 액정이 이동할 수 있으므로 액정표시패널에 압력이 가해졌을 경우 이에 대한 저항 성분으로 작용할 수 있기 때문에 액정표시패널의 눌림 얼룩을 방지할 수 있는 기능을 하게 된다.As described above, since the second column spacer 150b 'is spaced apart from the array substrate 110 or the color filter substrate 105 by a predetermined interval, when the liquid crystal is excessive, the second column spacer 150b' is disposed. Since the liquid crystal may move to the spaces between the substrates 105 and 110, it may act as a resistance component when pressure is applied to the liquid crystal display panel, thereby preventing the staining of the liquid crystal display panel. do.

이와 같이 상기 제 1 실시예 및 제 2 실시예에 따른 횡전계방식 액정표시장 치는 공통라인(108l)의 일부에 홀을 형성하여 그 상부의 단차영역(D) 내에 제 1 컬럼 스페이서(150a)를 위치시켜 고정시킴으로써 터치불량을 감소시킬 수 있게 되며, 그 결과 액정적하마진을 확보할 수 있게 된다.As described above, the transverse electric field type liquid crystal display device according to the first and second embodiments forms a hole in a part of the common line 108l so that the first column spacer 150a is formed in the stepped area D thereon. By positioning and fixing, it is possible to reduce touch failure, and as a result, it is possible to secure a liquid crystal drop margin.

즉, 도 10에 도시된 바와 같이, 상기 액정적하마진은 터치불량 및 중력불량과 같은 불량이 일어나지 않을 액정의 적하량에 대한 공정마진을 나타내는데, 상기와 같이 제 1 컬럼 스페이서를 단차영역 내에 고정시켜 터치불량을 감소시키게 되면 액정의 적하마진이 L 방향으로 늘어나게 되는 효과를 얻을 수 있게 된다.That is, as shown in FIG. 10, the liquid crystal drop margin indicates a process margin for the amount of liquid crystal dropping which will not cause defects such as touch failure and gravity failure. The first column spacer is fixed in the stepped area as described above. When the touch failure is reduced, the drop margin of the liquid crystal is increased in the L direction.

본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자(Organic Light Emitting Diodes; OLED)가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.The present invention can be used not only in liquid crystal display devices, but also in other display devices fabricated using thin film transistors, for example, organic light emitting display devices in which organic light emitting diodes (OLEDs) are connected to driving transistors.

상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.Many details are set forth in the foregoing description but should be construed as illustrative of preferred embodiments rather than to limit the scope of the invention. Therefore, the invention should not be defined by the described embodiments, but should be defined by the claims and their equivalents.

도 1은 일반적인 횡전계방식 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.1 is a plan view schematically illustrating a portion of an array substrate of a general transverse electric field type liquid crystal display device;

도 2는 일반적인 횡전계방식 액정표시장치의 구조를 개략적으로 나타내는 단면도.2 is a cross-sectional view schematically illustrating a structure of a general transverse electric field type liquid crystal display device.

도 3은 본 발명의 실시예에 따른 횡전계방식 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.3 is a plan view schematically illustrating a portion of an array substrate of a transverse electric field type liquid crystal display device according to an exemplary embodiment of the present invention.

도 4a 내지 도 4d는 도 3에 도시된 어레이 기판의 IIIa-IIIa'선과 IIIb-IIIb선 및 IIIc-IIIc선에 따른 제조공정을 순차적으로 나타내는 단면도.4A to 4D are cross-sectional views sequentially showing manufacturing processes taken along lines IIIa-IIIa ', IIIb-IIIb, and IIIc-IIIc of the array substrate shown in FIG.

도 5a 내지 도 5d는 도 3에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도.5A through 5D are plan views sequentially illustrating a manufacturing process of the array substrate illustrated in FIG. 3.

도 6a 내지 도 6f는 도 4b 및 도 5b에 도시된 어레이 기판에 있어서, 본 발명의 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도.6A to 6F are cross-sectional views illustrating a second mask process according to an embodiment of the present invention in the array substrate shown in FIGS. 4B and 5B.

도 7은 본 발명의 실시예에 따른 횡전계방식 액정표시장치에 있어서, 임의의 두 화소를 포함하는 어레이 기판을 개략적으로 나타내는 평면도.7 is a plan view schematically showing an array substrate including any two pixels in a transverse electric field type liquid crystal display device according to an exemplary embodiment of the present invention.

도 8은 도 7에 도시된 어레이 기판과 컬러필터 기판이 합착하여 구성된 본 발명의 제 1 실시예에 따른 횡전계방식 액정표시장치를 개략적으로 나타내는 단면도.FIG. 8 is a schematic cross-sectional view of a transverse electric field type liquid crystal display device according to a first embodiment of the present invention in which an array substrate and a color filter substrate shown in FIG. 7 are bonded to each other.

도 9는 도 7에 도시된 어레이 기판과 컬러필터 기판이 합착하여 구성된 본 발명의 제 2 실시예에 따른 횡전계방식 액정표시장치를 개략적으로 나타내는 단면 도.FIG. 9 is a cross-sectional view schematically illustrating a transverse electric field type liquid crystal display device according to a second embodiment of the present invention in which the array substrate and the color filter substrate shown in FIG. 7 are bonded to each other.

도 10은 터치불량의 감소에 따른 액정적하마진의 확보를 개략적으로 설명하기 위한 도면.FIG. 10 is a diagram for schematically explaining securing a liquid crystal drop margin according to a decrease in touch failure; FIG.

** 도면의 주요부분에 대한 부호의 설명 **** Explanation of symbols for main parts of drawings **

108 : 제 1 공통전극 108' : 제 2 공통전극108: first common electrode 108 ': second common electrode

108a : 제 1 연결라인 108b : 제 2 연결라인108a: first connection line 108b: second connection line

108c : 제 3 연결라인 108l,108l' : 공통라인108c: 3rd connection line 108l, 108l ': common line

116 : 게이트라인 117 : 데이터라인116: gate line 117: data line

118 : 화소전극 118l,118l' : 화소전극라인118: pixel electrode 118l, 118l ': pixel electrode line

121 : 게이트전극 123 : 소오스전극121: gate electrode 123: source electrode

123 : 드레인전극 150a : 제 1 컬럼 스페이서123: drain electrode 150a: first column spacer

150b,150b' : 제 2 컬럼 스페이서150b, 150b ': second column spacer

Claims (17)

제 1 기판에 게이트전극과 게이트라인 및 일부에 홀이 형성된 공통라인을 형성하는 단계;Forming a common line having a gate electrode, a gate line, and a hole formed in a portion of the first substrate; 상기 제 1 기판 위에 제 1 절연막을 형성하는 단계;Forming a first insulating film on the first substrate; 상기 제 1 기판에 액티브패턴을 형성하는 단계;Forming an active pattern on the first substrate; 상기 제 1 기판에 소오스전극과 드레인전극을 형성하며, 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 형성하는 단계;Forming a source electrode and a drain electrode on the first substrate, and forming a data line crossing the gate line to define a pixel region; 상기 제 1 기판 위에 유기절연막인 제 2 절연막을 형성하는 단계;Forming a second insulating film, which is an organic insulating film, on the first substrate; 상기 제 2 절연막의 일부영역을 제거하여 상기 드레인전극의 일부를 노출시키는 제 1 콘택홀을 형성하는 단계;Removing a portion of the second insulating layer to form a first contact hole exposing a portion of the drain electrode; 상기 제 1 기판의 화소영역 내에 교대로 배치되어 횡전계를 발생시키는 다수개의 제 1 공통전극과 화소전극 및 상기 데이터라인 상부에 위치하는 제 2 공통전극을 형성하는 단계;Forming a plurality of first common electrodes and pixel electrodes disposed alternately in a pixel region of the first substrate to generate a transverse electric field, and a second common electrode positioned above the data line; 상기 공통라인 상부에 형성되어 상기 다수개의 화소전극과 연결되며, 상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극라인을 형성하는 단계; 및Forming a pixel electrode line formed on the common line and connected to the plurality of pixel electrodes and electrically connected to the drain electrode through the first contact hole; And 제 1 컬럼 스페이서에 의해 일정한 셀갭이 유지되는 상태에서 상기 제 1 기판과 제 2 기판을 대향하여 합착하는 단계를 포함하며, 상기 홀이 형성된 공통라인 상부의 제 2 절연막과 화소전극라인은 단차를 가져 단차영역을 형성하며 상기 단차 영역 내에 상기 제 1 컬럼 스페이서가 위치하여 고정되는 것을 특징으로 하는 횡전계방식 액정표시장치의 제조방법.And bonding the first substrate and the second substrate to face each other while maintaining a constant cell gap by a first column spacer, wherein the second insulating layer and the pixel electrode line on the common line where the hole is formed have a step. Forming a stepped region and fixing the first column spacer in the stepped region. 제 1 항에 있어서, 상기 데이터라인에 대해 실질적으로 평행한 방향으로 배열되어 상기 공통라인에 연결되는 제 1 연결라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 횡전계방식 액정표시장치의 제조방법.The transverse electric field liquid crystal display of claim 1, further comprising forming a first connection line arranged in a direction substantially parallel to the data line and connected to the common line. Way. 제 1 항에 있어서, 상기 게이트라인에 대해 실질적으로 평행한 방향으로 배열되어 상기 제 1 연결라인과 연결되는 제 2 연결라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 횡전계방식 액정표시장치의 제조방법.The transverse electric field liquid crystal display device according to claim 1, further comprising forming a second connection line arranged in a direction substantially parallel to the gate line and connected to the first connection line. Manufacturing method. 제 1 항에 있어서, 상기 드레인전극의 일부는 화소영역 쪽으로 연장되어 상기 공통라인의 일부와 중첩하는 것을 특징으로 하는 횡전계방식 액정표시장치의 제조방법.The method of claim 1, wherein a part of the drain electrode extends toward the pixel area and overlaps a part of the common line. 제 1 항에 있어서, 상기 제 1 공통전극과 제 2 공통전극 및 화소전극은 상기 데이터라인에 대해 실질적으로 평행한 방향으로 형성하는 것을 특징으로 하는 횡전계방식 액정표시장치의 제조방법.The method of claim 1, wherein the first common electrode, the second common electrode, and the pixel electrode are formed in a direction substantially parallel to the data line. 제 1 항에 있어서, 상기 제 1 절연막과 제 2 절연막의 일부영역을 제거하여 상기 제 2 연결라인의 일부를 노출시키는 제 2 콘택홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 횡전계방식 액정표시장치의 제조방법.The transverse electric field method of claim 1, further comprising forming a second contact hole exposing a portion of the second connection line by removing a portion of the first insulating layer and the second insulating layer. Method of manufacturing a liquid crystal display device. 제 6 항에 있어서, 상기 게이트라인에 대해 실질적으로 평행한 방향으로 배열되어 상기 제 2 공통전극과 연결되며, 상기 제 2 콘택홀을 통해 상기 제 2 연결라인과 전기적으로 접속하는 제 3 연결라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 횡전계방식 액정표시장치의 제조방법.The third connection line of claim 6, wherein the third connection line is arranged in a direction substantially parallel to the gate line and connected to the second common electrode and electrically connected to the second connection line through the second contact hole. The manufacturing method of the transverse electric field type liquid crystal display device further comprising the step of forming. 제 1 항에 있어서, 상기 게이트라인 상부에 위치하여 눌림 얼룩을 방지하는 제 2 컬럼 스페이서를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 횡전계방식 액정표시장치의 제조방법.2. The method of claim 1, further comprising forming a second column spacer positioned on the gate line to prevent crushing stains. 제 1 항에 있어서, 홀이 형성되지 않은 상기 공통라인 상부에 위치하여 눌림 얼룩을 방지하는 제 2 컬럼 스페이서를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 횡전계방식 액정표시장치의 제조방법.The method according to claim 1, further comprising forming a second column spacer positioned on the common line where no hole is formed to prevent crushing. 제 1 기판에 형성된 게이트전극과 게이트라인 및 일부에 홀이 형성된 공통라인;A gate line and a gate line formed on the first substrate, and a common line having holes formed in a portion thereof; 상기 제 1 기판 위에 형성된 제 1 절연막;A first insulating film formed on the first substrate; 상기 게이트전극 상부에 형성된 액티브패턴;An active pattern formed on the gate electrode; 상기 제 1 기판에 형성되어 상기 액티브패턴의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극 및 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인;A data line formed on the first substrate to define a pixel region crossing the source / drain electrode and the gate line electrically connected to the source / drain region of the active pattern; 상기 제 1 기판에 유기절연막으로 형성된 제 2 절연막;A second insulating film formed on the first substrate as an organic insulating film; 상기 제 2 절연막의 일부영역이 제거되어 상기 드레인전극의 일부를 노출시키는 제 1 콘택홀;A first contact hole removing a portion of the second insulating layer to expose a portion of the drain electrode; 상기 제 1 기판의 화소영역 내에 교대로 배치되어 횡전계를 발생시키는 다수개의 제 1 공통전극과 화소전극 및 상기 데이터라인 상부에 위치하는 제 2 공통전극;A plurality of first common electrodes and pixel electrodes disposed alternately in a pixel area of the first substrate to generate a transverse electric field, and second common electrodes disposed on the data line; 상기 공통라인 상부에 형성되어 상기 다수개의 화소전극과 연결되며, 상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극라인; 및A pixel electrode line formed on the common line and connected to the plurality of pixel electrodes and electrically connected to the drain electrode through the first contact hole; And 제 1 컬럼 스페이서에 의해 일정한 셀갭이 유지되는 상태에서 상기 제 1 기판과 대향하여 합착하는 제 2 기판을 포함하며, 상기 홀이 형성된 공통라인 상부의 제 2 절연막과 화소전극라인은 단차를 가져 단차영역을 형성하며 상기 단차영역 내에 상기 제 1 컬럼 스페이서가 위치하여 고정되는 것을 특징으로 하는 횡전계방식 액정표시장치.And a second substrate bonded to the first substrate in a state in which a constant cell gap is maintained by the first column spacer, wherein the second insulating layer and the pixel electrode line on the common line where the hole is formed have a step, having a stepped region. And the first column spacer is positioned and fixed within the stepped area. 제 10 항에 있어서, 상기 데이터라인에 대해 실질적으로 평행한 방향으로 배열되어 상기 공통라인에 연결되는 제 1 연결라인을 추가로 포함하는 것을 특징으로 하는 횡전계방식 액정표시장치.The transverse electric field liquid crystal display of claim 10, further comprising a first connection line arranged in a direction substantially parallel to the data line and connected to the common line. 제 10 항에 있어서, 상기 게이트라인에 대해 실질적으로 평행한 방향으로 배열되어 상기 제 1 연결라인과 연결되는 제 2 연결라인을 추가로 포함하는 것을 특징으로 하는 횡전계방식 액정표시장치.The transverse electric field liquid crystal display device of claim 10, further comprising a second connection line arranged in a direction substantially parallel to the gate line and connected to the first connection line. 제 10 항에 있어서, 상기 제 1 공통전극과 제 2 공통전극 및 화소전극은 상기 데이터라인에 대해 실질적으로 평행한 방향으로 배열하는 것을 특징으로 하는 횡전계방식 액정표시장치.The transverse electric field liquid crystal display device according to claim 10, wherein the first common electrode, the second common electrode, and the pixel electrode are arranged in a direction substantially parallel to the data line. 제 10 항에 있어서, 상기 제 1 절연막과 제 2 절연막의 일부영역이 제거되어 상기 제 2 연결라인의 일부를 노출시키는 제 2 콘택홀을 추가로 포함하는 것을 특징으로 하는 횡전계방식 액정표시장치.The transverse electric field liquid crystal display device according to claim 10, further comprising a second contact hole for removing a portion of the first insulating film and the second insulating film to expose a portion of the second connection line. 제 14 항에 있어서, 상기 게이트라인에 대해 실질적으로 평행한 방향으로 배열되어 상기 제 2 공통전극과 연결되며, 상기 제 2 콘택홀을 통해 상기 제 2 연결라인과 전기적으로 접속하는 제 3 연결라인을 추가로 포함하는 것을 특징으로 하는 횡전계방식 액정표시장치.15. The display device of claim 14, further comprising: a third connection line arranged in a direction substantially parallel to the gate line and connected to the second common electrode and electrically connected to the second connection line through the second contact hole. Transverse electric field type liquid crystal display device characterized in that it further comprises. 제 10 항에 있어서, 상기 게이트라인 상부에 위치하여 눌림 얼룩을 방지하는 제 2 컬럼 스페이서를 추가로 포함하는 것을 특징으로 하는 횡전계방식 액정표시장 치.12. The transverse electric field liquid crystal display device according to claim 10, further comprising a second column spacer positioned above the gate line to prevent crushing stains. 제 10 항에 있어서, 홀이 형성되지 않은 상기 공통라인 상부에 위치하여 눌림 얼룩을 방지하는 제 2 컬럼 스페이서를 추가로 포함하는 것을 특징으로 하는 횡전계방식 액정표시장치.The transverse electric field liquid crystal display device according to claim 10, further comprising a second column spacer positioned above the common line where no hole is formed to prevent crushing.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130016293A1 (en) * 2011-07-12 2013-01-17 Cho Hang-Sup Liquid crystal display device and method of fabricating the same
KR20150078170A (en) * 2013-12-30 2015-07-08 엘지디스플레이 주식회사 Liquid crystal display device
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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KR101192770B1 (en) * 2005-06-30 2012-10-18 엘지디스플레이 주식회사 Liquid Crystal Display Panel and Method of Fabricating the same
KR101146532B1 (en) * 2005-09-13 2012-05-25 삼성전자주식회사 Liquid crystal display panel and method for manufacturing the same
KR20070065076A (en) * 2005-12-19 2007-06-22 삼성전자주식회사 Touch screen panel and method for manufacturing and testing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130016293A1 (en) * 2011-07-12 2013-01-17 Cho Hang-Sup Liquid crystal display device and method of fabricating the same
US9256011B2 (en) 2011-07-12 2016-02-09 Lg Display Co., Ltd. Liquid crystal display device and method of fabricating the same
KR20150078170A (en) * 2013-12-30 2015-07-08 엘지디스플레이 주식회사 Liquid crystal display device
KR20200002763A (en) * 2019-12-30 2020-01-08 엘지디스플레이 주식회사 Fringe field switching liquid crystal display device and method of fabricating the same

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