KR20090047500A - 균일한 갭을 갖는 가까이 이격된 전극들 - Google Patents
균일한 갭을 갖는 가까이 이격된 전극들 Download PDFInfo
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Abstract
터널링, 공진 터널링, 다이오드, 열이온, 열광전 및 다른 디바이스들 내의 전극들 간의 분리를 유지하기 위한 개량된 설계가 개시된다. 적어도 하나의 전극은 유연한 재료로 제조된다. 자계가 유연한 전극 내에 흐르는 전류와 결합하도록 존재하고, 전극들 간의 정전기력 또는 다른 인력들과 균형을 이루는 온도 분포와 결합되는 힘 또는 열 팽창력을 생성한다. 힘들의 균형은 다수의 제어 시스템, 액추에이터, 또는 다른 조작 수단 또는 스페이서의 사용을 필요로 하지 않고 전극들 간의 분리 및 평행이 매우 작은 간격으로 유지되게 한다. 하나 또는 양 전극의 형상은 전극들의 전체 중복 영역에 대해 일정한 분리를 유지하거나, 중심 접촉 영역을 최소화하도록 설계된다. 최종 결과는 열을 전기로 또는 전기를 냉각으로 변환하기 위해 간단한 제조 및 이용을 위한 간단한 구성으로 큰 영역에 걸쳐 그 사이에 균일한 갭을 갖는 안정된 평형 상태로 2개의 가깝게 이격된 전극을 유지하는 전자 디바이스이다.
다이오드, 터널링, 광전 디바이스, 인력, 척력, 열 팽창
Description
본 발명은, 전극들 사이에 매우 작은 간격을 갖도록 설계되고, 몇몇 경우에는 전극들 사이에 열 격리를 또한 필요로 하는 다이오드, 열이온, 터널링, 열광전, 열전 및 다른 디바이스들에 관한 것이다. 본 발명은 열 터널링 및 열광전 발전기들 및 히트 펌프들에 대한 특별한 응용을 가지며, 열이온 및 열전 방법들을 이용하는 유사한 시스템들에 적용될 수 있다. 이러한 터널링 발전기들 및 히트 펌프들은 열 에너지를 전기 에너지로 변환하며, 냉각을 제공하기 위해 반대로 동작할 수 있다. 본 발명은 그 사이에서 전류가 흐르는 두 전극의 가까운 평행 간격을 필요로 하는 임의의 디바이스에도 적용될 수 있다.
하나의 도체(이미터)에서 다른 도체(컬렉터)로 고에너지 전자가 흐르는 현상은 많은 전자 디바이스에서 그리고 다양한 목적을 위해 이용되어 왔다. 예를 들어, 진공관 다이오드들은 이러한 방식으로 구현되며, 그 물리 현상은 열이온 방출이라 한다. 이용 가능한 비교적 큰 물리적 간격에 의해 부과되는 제한들로 인해, 이러한 다이오드들은 매우 높은 온도(l000K보다 높음)에서 동작하는 것이 필요하다. 고온 전극은 전자들이 컬렉터까지 큰 거리를 이동하고 높은 양자 장벽을 극복 하기에 충분한 에너지를 얻을 수 있도록 매우 뜨거워야 한다. 그럼에도, 진공관은 전자 다이오드들 및 그 후의 증폭기들이 구성되는 것을 가능하게 하였다. 시간이 지남에 따라, 이러한 디바이스들은 동작 온도를 줄이기 위한 노력으로서 세슘 등의 알칼리 금속들 또는 산화물들을 이용하여 전극들을 코팅함으로써 최적화되었다. 열이온 생성을 위한 온도는 여전히 실온보다 훨씬 높지만, 이러한 전력 생성 방법은 연소로부터 또는 태양광 집속기로부터의 열을 전기로 변환하는 데 사용된다.
최근에, 이미터 및 컬렉터가 2 내지 20 나노미터와 같은 원자 거리 정도로 서로 매우 가까이 있는 경우, 전자들은 훨씬 더 낮은 온도에서, 심지어 실온에서도 흐를 수 있다는 것이 발견되었다. 이러한 작은 간격에서, 두 전극의 원자들의 전자 구름들은 매우 가까워서, 실제로 고온 전자들이 물리적 전도 없이도 이미터 구름에서 컬렉터 구름으로 흐르게 된다. 전자 구름들은 교차하지만 전극들은 물리적으로 접촉하지 않을 때의 이러한 타입의 전류 흐름을 터널링이라 한다. 예를 들어, 주사 터널링 현미경은 전도성 표면에 매우 가깝게 배치되는 뾰족한 전도성 스타일러스를 이용하며, 스타일러스가 도전성 표면을 가로질러 주사됨에 따라 전류 흐름을 플롯팅함으로써 도전성 표면의 원자 등고선들이 맵핑될 수 있다. 미국 특허 제4,343,993호(Binnig 등)는 주사 터널링 현미경에 적용되는 그러한 방법을 교시하고 있다.
그러한 원자 간격이 큰 면적(예를 들어, 1 제곱 센티미터)에 걸쳐 유지될 수 있는 경우, 다이오드와 같은 디바이스에 의해 상당한 양의 열이 전기로 변환될 수 있으며, 그러한 디바이스는 냉각기로서 또는 다양한 소스로부터 낭비되는 열 에너 지를 회수하는 데 사용될 것이라는 것이 이 분야에 공지되어 있다. Efficiency of Refrigeration using Thermotunneling and Thermionic Emission in a Vaccum: Use of Nanometer Scale Design, by Y. Hishinuna, T.H. Geballe, B.Y. Moyzhes, and T.W. Kenny, Applied Physics Letters, Volume 78, No. 17, 23 April 2001; Vaccum Thermionic Refrigeration with a Semiconductor Heterojunction Structure, by Y. Hishinuna, T.H. Geballe, B.Y. Moyzhes, Applied Physics Letters, Volume 81, No. 22, 25 November 2002; 및 Measurement of Cooling by Room Temperture Thermionic Emission Across a Nanometer Gap, by Y. Hi shinuna, T.H. Geballe, B.Y. Moyzhes, and T.W. Kenny, Applied Physics Letters, Volume 94, No. 7, 1 October 2003을 참조한다. 전극들 사이의 간격은 "고온" 전자들(페르미 레벨 위의 에너지를 갖는 전자들)이 흐르는 것을 허가하기에 충분할 만큼 작아야 하지만, 통상의 전도(페르미 레벨 이하의 전자들의 흐름)를 허가할 만큼 가까워서는 안 된다. 제곱 센터미터당 수천 와트의 전기로부터 냉각으로의 변환을 허가하는 2 내지 20 나노미터 사이의 가동 분리 간격 범위가 존재한다. 전술한 Efficiency of Refrigeration using Thermotunneling and Thermionic Emission in a Vaccum: Use of Nanometer Scale Design, by Y. Hishinuna, et al,을 참조한다. 이러한 참조 문헌들은 또한 하나의 전극에서 다른 전극으로의 전자들의 전달시에 낮은 일함수를 달성하기 위해 방출 전극 상의 알칼리 금속 또는 다른 재료의 코팅 또는 단층(monolayer)의 이점을 제안한다. 이러한 코팅 또는 단층은 동작 온도를 더 낮추며, 변환 효율을 향상시킨다.
Mahan은 0.7 eV의 일함수 및 500K의 낮은 온도를 갖는 전극들을 이용하는 열이온 냉각기의 이론적 효율이 카르노 효율의 80%보다 높다는 것을 보여주었다. Thermionic Refrigeration, By G.D. Mahan, Journal of Applied Physics, Volume 76, No. 7, 1 October 1994를 참조한다. 유사하게, 전자 터널링 프로세스의 변환 효율도 카로노 효율의 높은 분율일 것으로 예상된다. 카로노 효율은 달성 가능한 열 에너지 변환 효율의 상한을 나타낸다.
전극들의 간격을 큰 영역에 걸쳐 원자 치수로 유지하는 것은 도체로부터 열을 제거할 수 있는 디바이스들을 구성하는 데 있어서의 단일의 가장 중요한 과제였다. 예를 들어, 주사 터널링 현미경은 진동이 없는 특수한 실험 환경을 필요로 하며, 그의 동작은 수 제곱 나노미터의 면적으로 제한된다. 아주 최근에조차, 가동 장치에서의 모든 냉각 측정은 수 제곱 나노미터의 면적으로 제한되어 왔다. Measurements of Cooling by Room Temperture Thermionic Emissioon Across a Nanometer Gap, by Y. Hishinuma el al.을 참조한다.
약 100 나노미터의 보다 큰 치수의 전극들의 간격은 열광전 방법들을 이용하는 열전 변환을 지원할 수 있다. 열광전 시스템들에서, 광은 갭 사이를 터널링한다. 열 소스는 하나의 발광 전극이 방사하게 하며, 제2 감광 전극이 방사선 파장보다 훨씬 작게 이격되는 경우, 표준 광전 시스템들에 비해 최대 10배의 변환 전력이 가능하다. 열 소스는 집속된 태양광, 화석 연료 연소 또는 다른 수단일 수 있다. 발광 전극은 예를 들어 텅스텐으로 제조될 수 있다. 감광 전극은 실리콘, 셀레늄 또는 인듐 갈륨 비소로 제조될 수 있다. 열광전 방법들에 대한 더 많은 정보 를 위해, Micron-gap ThermoPhotoVoltaics (MTPV), by R. DiMatteo, P. Greiff, D. Seltzer, D. Meulenberg, E. Brown, E. Carlen, K. Kaiser, S. Finberg, H. Nguyen, J. Azarkevich, P. Baldasaro, J. Beausang, L. Danielson, M. Dashiell, D. Depoy, H. Ehsani, W. Topper, K. Rahner, R. Sierge, Thermophotovoltaic Generation of Electricity Sixth Conference, American Institute of Physics, 2004를 참조한다.
직접 에너지 변환 및 냉각을 위한 또 하나의 방법은 열전 디바이스들을 이용하여 달성된다. 이러한 디바이스들은, 온도 차이가 상이한 재료들의 2개의 접합 사이에 전압을 생성하는 제벡 효과를 나타내거나, 반대로 인가된 전압이 이들 접합 사이에 온도차를 생성하는 펠티에 효과를 나타내는 재료들을 사용한다. 제벡 효과로부터의 전압은 일반적으로 두 접합에서의 온도차에 비례하며, 펠티에 효과로부터의 열 전달력은 접합들을 통과하는 전류에 비례한다. 열전 디바이스들의 하나의 지속적인 문제는 접합들 사이의 재료가 두 전극 사이의 물리적 접촉이라는 점이었다. 이러한 접촉은 전기적 단락을 유발하여, 제벡 효과로부터의 임의의 이익을 제한하며, 열적 단락을 유발하여, 펠티에 효과로부터의 임의의 이익을 제한한다. 접합들 사이 또는 접합들에서의 재료의 나노미터 갭이 디바이스의 고온 측과 저온 측 간의 열적 격리를 생성하여, 펠티에 효과를 제한하는 열적 단락의 효과를 줄임으로써 이러한 지속적인 문제를 해결할 것이다. 그러한 갭은 또한 제벡 효과를 제한하는 전기적 단락을 줄일 수 있다. 이러한 갭이 적절한 치수의 진공 갭인 경우, 훨씬 더 큰 이익이 얻어질 것이다. 소정의 이론 및 실험 작업은 그러한 진공 갭이 이러한 고체 디바이스들로 하여금 냉각에 대해 응축기와 경쟁하고 열전 변환에 있어서 가스 터빈 및 스팀 터빈과 같은 회전 기구와 경쟁하는 것을 가능하게 할 수 있다는 것을 예시하고 있다.
따라서, 입력으로서의 열 소스 및 출력으로서 전력을 필요로 하는 전기 회로들 양자에 대해 사용하기 편리한 패키지에서 비용 효과적이고 효율적으로 열 에너지를 전기 에너지로 변환하는 디바이스가 필요하다. 낭비 열을 포함하는 풍부한 열 소스들이 쉽게 전기 소스가 될 수 있다. 그러한 디바이스들을 이용하는 것이 환경에 도움이 되거나 돈을 절약하거나 이들 양자인 예들은 다음을 포함한다.
(1) 태양의 열 및 광의 전기로의 변환은 현재 사용되는 광전 디바이스들보다 비용 효과적이다. 많은 논문은 그러한 열 변환 디바이스들을 이용함으로써 태양광 수집기들로부터 열 에너지를 재생 이용하기 위한 고온 열이온 방출의 이용을 설명하고 있다. 전술한 Thermionic Refrigeration, By G.D. Mahan; 및 Multilayer Thermionic Refrigerator, By G.D. Mahan, J.A. Sofao and M. Bartkoiwak, Journal of Applied Physics, Volume 83, No. 9, 1 May, 1998을 참조한다. 그러나, 그러한 변환들은 터널링이 자연 발생 온도들에서 달성될 경우에 비용이 덜 들고, 더 유력할 수 있다.
(2) 자동차에 사용되는 것과 같은 내연 기관에 의해 생성되는 열의 회수는 유익한 운동으로 귀속된다. 하이브리드 가스-전기 자동차라고 불리는, 오늘날 이용 가능한 소정의 자동차들은 전력 또는 내부 연소를 이용하여 운동을 생성할 수 있다. 오늘날의 내연 기관에서는 가솔린의 에너지의 약 75%가 낭비 열로 변환된 다. 터널링 변환 디바이스는 하이브리드 자동차의 엔진으로부터 그 열 에너지의 많은 부분을 회수하여 후속 사용을 위해 배터리에 넣어둘 수 있다. 미국 특허 제6,651,760호(Cox 등)는 연소 챔버로부터의 열을 변환하고, 그 에너지를 저장하거나 운동으로 변환하는 방법을 교시하고 있다.
(3) 유해 가스가 대기 중에 유입되는 것을 줄인다. 보다 에너지 효율적인 하이브리드 자동차는 대기 중으로 유입되는 유해 배기 가스를 줄일 수 있는 명백한 예이다. 하이브리드 엔진의 엔진 및 배기 열을 변환한 후, 하이브리드 배터리에 전기를 저장하거나 생산하는 디바이스는 하이브리드 자동차의 효율을 더 향상시키고 유해 가스의 방출을 줄일 것이다. 냉각에 사용되는 냉각제들은 열을 제거하는 데 필요한 유해 가스의 다른 예이며, 터널링 변환 디바이스들은 유해 가스의 방출을 줄일 수 있다.
(4) 열 에너지가 입수 가능할 때 이를 회수하고, 이어서 배터리에 화학 에너지로서 저장한 후, 입수 가능하지 않을 때 이를 재사용한다. 터널링 변환 디바이스들은 낮 동안 태양 에너지를 전기로 변환한 후, 이를 배터리에 저장할 수 있다. 밤 동안, 저장된 배터리 전력은 전기를 생성하는 데 사용될 수 있다.
(5) 지열 에너지로부터의 전력 생성. 열은 지표면 상의 많은 곳에 존재하며, 지구 깊은 곳에는 사실상 무한히 풍부하다. 효율적인 터널링 변환 디바이스는 이러한 에너지 공급원으로부터 에너지를 추출할 수 있다.
(6) 소형이고, 조용하며, 고정된 고체 디바이스들에 의해 냉각을 제공하며, 그러한 터널링 디바이스는 에어컨 또는 냉장을 위한 냉각을 제공하여 부피가 큰 공 기식 기구 및 응축기에 대한 필요를 대체할 수 있다.
(7) 신체 열로부터 전력 생성. 인체는 약 100 와트의 열을 생성하며, 이 열은 셀 폰, 무선 전화, 뮤직 플레이어, 개인 휴대 단말기 및 플래시라이트와 같은 핸드헬드 제품들에 유용한 전력으로 변환될 수 있다. 본 명세서에 제공되는 바와 같은 열 변환 디바이스는 신체와의 부분 접촉을 통해 공급되는 열로부터 그러한 핸드헬드 제품용의 배터리들을 동작시키거나 충전하기에 충분한 전력을 생성할 수 있다.
(8) 연료 연소로부터의 전력. 나무 난로는 수만 와트의 열을 생성한다. 그러한 터널링 디바이스는 그 열로부터 통상의 가정용 전기 기구에 급전하기에 충분한 1 또는 2 킬로와트를 생성할 수 있다. 천연 가스, 석탄 등과 같은 다른 연료들을 연소시킴으로써 유사한 응용들이 가능하다. 그러면, 외딴 곳의 가정들은 현대의 편의 시설을 이용하기 위해 전력 그리드 또는 잡음이 많은 발전기에 접속할 필요가 없을 수 있다.
2개의 평행 전극을 20.0 나노미터 미만의 분리 갭 내에 배치하는 과제는 2개의 파라미터에 대한 주의를 요한다. 하나는 표면 거칠기이며, 다른 하나는 표면 편평도이다. 표면 거칠기는 작은 국부 영역에서의 평탄도로부터의 편차이다. 홀들 및 스크래치들은 표면 거칠기에 영향을 미치는 편차들의 예이다. 표면 편평도는 큰 영역에 걸친 평행으로부터의 편차이다. 워핑(warping), 휨(bending), 크리핑(creeping)은 표면 편평도에 영향을 미치는 편차들의 예이다.
2개의 강체 재료가 집적 회로를 위해 오늘날 이용 가능한 최상의 기술들을 이용하여 편평하게 폴리싱될 때, 표면 편평도는 1 제곱 센티미터 면적에 걸쳐 마이크로미터 정도이다. 또한, 열 및 다른 스트레스는 시간이 지남에 따라 워핑 및 휨의 변화를 유발하여, 균일한 간격이 달성된 이후에 이를 유지해야 하는 추가적인 과제를 제공한다. 오늘날의 기술들을 이용하여 폴리싱된 금속 또는 반도체 표면은 0.5 나노미터 미만의 거칠기를 쉽게 달성할 수 있다.
최신 기술의 터널링 에너지 변환 디바이스는 다음 제한들, 즉 (1) 터널링에 대해 너무 큰 간격, (2) 상당한 에너지 변환에 대해 너무 작은 면적, (3) 열 격리될 수 없는 고체 재료의 층들로 인한 낮은 변환 효율, 및 (4) 너무 복잡하여 비용 효과적으로 제조할 수 없는 설계 중 하나 이상의 문제를 갖는다.
10 마이크로미터 이상의 간격이 많은 열이온 시스템에 의해 달성되었지만, 이러한 시스템들은 매우 높은 온도에서만 동작하고, 안전을 위해 고가의 설계를 필요로 하며, 그러한 온도가 달성되는 환경들로 제한된다.
주사 터널링 현미경의 설계에서 미국 특허 제4,343,993호(Binnig 등)에 교시된 방법에 의해 약 2.0 내지 20.0 나노미터의 간격이 달성되었으나, 유효 면적은 수 제곱 나노미터 정도였다. 이러한 면적은 (약 1 제곱 센티미터 이상의 원하는 면적에 비해) 너무 작아서, 가장 최적의 재료에서조차도 상당한 에너지를 변환하기에 충분한 전류가 흐를 수 없었다.
반도체 산업은 수 나노미터 정도인 막 두께와 같은 물리 파라미터들을 제어하기 위한 많은 방법을 교시하고 이용하고 있다. 열전 디바이스들은 적층된 재료들의 스택을 이용하여 에너지를 변환하는 집적 회로들의 일례이다. Design and Characterization of Thin Film Microcoolers, by Chris LaBounty, Ali Shakouri, and John E. Bowers, Journal of Applied Physics, Volume 89, No. 7, 1 April 2001을 참조한다. 그러나, 이러한 방법들은 모두 고체 재료들이 층들 내에서 서로 접촉할 것을 필요로 한다. 열이 층에서 층으로 쉽게 흘러서 온도차 및 변환 효율을 제한한다. 2개의 전극이 접촉하므로, 설계는 이용 가능한 열전 감지 재료들에 좌우되며, 전자들이 가로지르는 에너지 장벽은 임의로 구성될 수 없는데, 이것은 진공 갭의 폭을 설정함으로써 가능하기 때문이다. 필요한 특성들을 갖는 재료들은 비스무트 및 텔루르 화합물과 같은 신형의 고가 요소들이다. 이러한 이유로 인해, 열전 디바이스들은 냉각 전력 와트당 높은 비용 및 약 7%의 낮은 효율로 제한된다.
2개의 도체를 1 제곱 센티미터의 면적에 걸쳐 2.0 내지 20.0 나노미터로 분리하는 기술은 이러한 간격들에 대해 매우 정확한 피드백 제어 시스템들의 어레이의 사용에 의해 진보되어 왔다. 제어 시스템은 실제 간격을 측정하고, 이를 원하는 간격과 비교하는 피드백 수단, 및 이어서 원하는 간격을 유지하기 위해 요소들을 더 가까이 또는 더 멀리 배치하는 이동 수단을 포함한다. 피드백 수단은 2개의 전극 사이의 용량을 측정할 수 있는데, 이 용량은 간격이 감소함에 따라 증가한다. 이러한 치수들에 대한 이동 수단은, 최신 기술에서, 압전, 자왜 또는 전왜 현상들을 통해 움직임을 생성하는 액추에이터이다. 미국 특허 제6,720,704호(Tavkhelidze 등) 및 미국 특허 출원 번호 2007/0033782(Taliashvili 등)는 하나의 표면을 이용하여 다른 표면을 정형한 후에 피드백 제어 시스템을 이용하여 사용 전에 평행을 마무리하는 것을 포함하는 설계를 설명하고 있다. 하나의 표면에 대 한 다른 표면의 정형에 수반되는 정교한 프로세스들 및 평행을 유지하기 위한 다수의 피드백 제어 시스템의 사용으로 인해, 이러한 설계 방식은 낮은 비용으로 제조해야 하는 과제가 존재한다.
제조 동안, 전극들 사이에 "희생층"의 삽입을 필요로 하는 다른 방법들이 (Tavkhelidze 등에 의한) 미국 특허 제6,774,003호 및 미국 특허 출원들 2002/0170172, 2006/0038290 및 2001/0046749에 기재되어 있다. 이어서, 희생층은 2 내지 20 나노미터의 원하는 간격에 가까운 전극들 간의 갭을 형성하기 위해 증발된다. (Tavkhelidze 등에 의한) 미국 특허 출원 번호 2005/0189871 및 2007/0056623에 설명되는 바와 같이, 이러한 세 가지 방법은 전극들 간의 워핑 및 열 팽창 차이들로 인해 제조후 변동에 취약하거나, 이러한 변동을 보상하기 위한 액추에이터들의 어레이를 필요로 한다.
기둥들이 텐트를 지탱하는 방식과 같이 유연한 전극의 간격을 유지하는 유전체 스페이서들의 이용을 통해 시간의 경과에도 원하는 간격을 달성하고 유지하는 또 하나의 방법이 미국 특허 제6,876,123호(Martinovsky 등) 및 미국 특허 출원들 2004/0050415, 2006/0192196(Tavkhelidze 등), 2003/0042819(Martinovsky 등), 2006/0207643 (Weaver 등) 및 2007/0069357(Weaver 등)에 기재되어 있다. 이러한 유전체 스페이서들의 한 가지 단점은 이들이 하나의 전극에서 다른 전극으로 열을 전달하여 변환 프로세스의 효율을 감소시킨다는 것이다. 이러한 방법의 또 하나의 단점은 큰 정전기력이 존재할 경우에 유연한 금속 전극들이 시간 경과에 따라 스페이서들 사이에서 늘어나거나 변형될 수 있고, 터널링 또는 열이온 방출이 아니라 전도를 허가하는 간격을 향해 천천히 이동할 수 있다는 것이다.
전극들 사이의 원하는 진공 간격을 달성하기 위한 또 하나의 방법이 (Tanielian에 의한) 미국 특허 출원 번호 2004/0195934, 2006/0162761, 2007/0023077 및 2007/0137687에 개시되어 있는데, 여기서는 작은 보이드들이 2개의 결합된 웨이퍼의 계면에 생성된다. 이러한 보이드들은 수 나노미터의 갭을 가로지르는 전자들의 열 터널링을 허가할 만큼 충분히 작다. 이러한 갭들은 열 터널링을 지원할 수 있지만, 갭들의 주위에서 원하지 않는 열 전도가 발생하며, 전극 간격의 균일성을 제어하기 어렵다.
열 터널링 갭을 달성하기 위한 또 하나의 방법은 미국 특허 출원 번호 2006/0000226에 설명된 바와 같이 2개의 웨이퍼의 대면하는 면들을 접촉시킨 후에 액추에이터들을 이용하여 이들을 수 나노미터만큼 당겨서 분리하는 것이다. 이러한 방법은 열 터널링 갭을 생성할 수 있지만, 다수의 액추에이터를 필요로 하고, 갭 영역 밖의 웨이퍼들 간에 열 전도가 일어나는 문제를 갖는다.
지금까지의 노력에도 불구하고, 전극 간격을 20.0 나노미터 분리 갭 미만으로 달성하고 유지하기 위한 요건을 만족시키고, 저비용 열 터널링 디바이스들을 대량 생산하는 데 있어서 계속적이고 어려운 과제들이 남아 있다.
(직접 냉각을 제공하는 것에 더하여) 전자들을 진공 갭을 가로질러 이동시킬 수 있는 디바이스의 추가적인 유용성은 이러한 갭을 열전 스택의 상부에 배치하는 것이다. 이러한 조합에서, 열전 갭의 고온측과 저온측은 열적으로 절연되며, 따라서 보다 효율적이 된다. 열전 재료 및 진공 갭을 겸비하는 디바이스는 열전 방법, 열 터널링 방법, 열이온 방법 또는 이러한 방법들의 조합을 통해 냉각 또는 열 변환을 제공할 수 있다.
따라서, 기존 설계보다 더 효율적이고 덜 비싼, 터널링, 다이오드 및 다른 디바이스들의 전극들 사이에 진공 간격을 유지하기 위한 개량된 설계가 필요하다. 구체적으로, 균일한 진공 갭을 갖는 가까이 이격된 전극들을 구비하는 설계가 필요하다. 더 구체적으로, 양 전극 사이의 가까운 간격의 갭으로 자기 배치 및 자기 정렬되어, 아마도 열전 소자들과 협력하여 터널링, 열이온 또는 다른 방출에 의해 갭을 가로지르는 전자들의 전달을 가능하게 하는 한 쌍의 전극을 구비하는 설계가 필요하다.
<발명의 요약>
전술한 모 출원에서는, 종래 기술에 의해 고려되지 않은 방식으로 전자 흐름을 이용하는 디바이스 및 프로세스가 설명되고 청구된다. 종래의 설계들에서, 터널링 디바이스에서의 전자들의 흐름은 두 가지의 목적으로, 즉 (1) 하나의 도체에서 다른 도체로 열을 전달하기 위한 열역학 유체로서, 그리고 (2) 변환된 에너지를 직접 배터리 또는 전기 회로로 또는 그로부터 이동시키기 위해 사용되었다. 전술한 모 출원에서는, 전자 흐름이 원하는 전극들의 간격에서 정전기 및 다른 인력을 균형화하는 복원력을 생성하는 데에도 사용되는 디바이스 구성 및 프로세스가 설명된다.
균일한 갭을 갖는 가까이 이격된 전극들을 제공하는 디바이스 및 프로세스가 개시된다. 구체적으로, 본 개시는 양 전극 사이의 가까운 간격의 갭으로 자기 배 치 및 자기 정렬되어, 아마도 열전 또는 열광전 소자들과 협력하여 터널링, 열이온 또는 다른 방출에 의해 갭을 가로지르는 전자들의 전달을 가능하게 하는 한 쌍의 전극에 관한 것이다.
전술한 모 출원에 설명되는 바와 같이, 유연한 재료가 전극들 중 하나를 위해 사용되며, 정전기 또는 다른 인력들과, 유연한 전극 상에 자연히 그리고 동시에 작용하는 정자기 척력들을 상쇄시켜, 큰 영역에 걸쳐 다른 전극 표면들로부터 원하는 간격의 안정된 평형 위치에 유연한 전극을 배치, 정렬 및 유지하고, 어느 하나의 전극에서의 편평도로부터의 계속적인 공간 편차들에 적응하기 위한 자계를 포함한다.
조립 전에 전극들의 대면하는 면들을 폴리싱함으로써 0.5 나노미터 미만의 표면 거칠기가 달성된다. 이 분야에서는 금속, 반도체 또는 다른 재료 상에서 0.5 나노미터 미만의 표면 거칠기를 달성하기 위하여 폴리싱 기술들이 쉽게 이용될 수 있다.
1 제곱 센티미터 이상의 큰 영역에서 20.0 나노미터 미만의 간격을 달성하기 위해, 전극 재료들을 원하는 간격으로 유지하기 위한 비 접촉력들의 조합이 생성된다. 안정된 평형 조건에서, 이러한 다이오드 디바이스들에 이미 존재하는 하나의 힘은 이미터와 컬렉터 간의 정전기력이다. 전압이 인가됨에 따라, 반대 전하들이 전극들 각각에 모이고, 이러한 전하들의 존재는 전극들 간의 인력으로 이어진다. 정전기력이 가까이 이격된 전극들에서의 주된 인력으로서 간주되지만, 중력, 표면 장력, 반 데르 발스 힘, 카시미르 힘 및 정지 마찰력과 같은 다른 인력들도 존재한 다.
모 출원에서 설명되는 바와 같이, 동일하지만 반대되는 제2의 힘이 생성되어, 유연한 전극이 원하는 간격 및 정렬을 유지하도록 모든 지점에서 정전기 인력 및 다른 인력들을 균형화하기 위해 유연한 전극 상에 작용한다. 이러한 제2의 힘은 전류가 자계의 존재 하에 도체 내에 흐를 때 힘이 생성되는 물리적 현상에 기인할 수 있다. 이 힘은 전류 흐름의 방향 및 자계의 방향에 의해 정의되는 평면에 수직인 방향으로 작용한다.
본 발명은 모 출원의 디바이스 및 프로세스에 대한 개량을 제공한다. 일 양태에서, 이 제2 힘은 상이한 열 팽창 특성들을 갖는, 함께 결합된 2개의 재료의 조립체, 즉 "바이메탈"의 휨에 기인할 수 있다. 이러한 휨은 열적 작용에서 이동되는 열에 대응하는 바이메탈의 온도 증가 또는 감소에 의해 또는 전기적 작용에서의 전기적 손실에 의해 또는 이들의 조합에 의해 생성된다. 자기력 또는 바이메탈 힘은 (1) 큰 영역에 걸치는 목표들을 개별적으로 또는 동시에 달성하고, (2) 액추에이터들 및 제어 시스템들의 손실 많은 스페이서들 또는 어레이들 없이 균일성을 자동으로 달성하는 0.5 내지 200 nm 갭의 본 발명의 실시예들 내에 설계될 수 있다.
필요한 자계는 전극들 근처 또는 그 안에 영구 자석을 구비함으로써 본 발명의 제1 실시예에 추가될 수 있다. 철, 코발트 및 니켈 및 이들의 합금들과 같은 영구 자석 재료들도 열적으로 그리고 전기적으로 매우 전도성이 강한 금속들이다. 따라서, 이러한 자기 재료들은 전극들의 열 및 전기 전도 특성들에 적합하다. 자계를 제공하기 위해 비전도성 자기 재료를 사용하는 것이 필요한 경우에도, 그러한 자석은 도체에 의해 코팅되거나, 간단히 편평 도체를 그에 장착하여 방출 전극을 구성할 수 있다.
영구 자석이 배치되는 표면의 온도는 그의 동작 파라미터들에 영향을 미칠 수 있는데, 이는 자기 재료들이 통상적으로 600 내지 1400K인 큐리 온도 레벨에서 그들의 자성을 잃기 때문이다. 그러나, 본 발명에서는, 자석이 변환 디바이스의 저온 측 또는 고온 측에 배치될 수 있으며, 따라서 자석이 그의 큐리 온도에 도달하는 것을 방지하는 구성들이 발견될 수 있다.
본 발명은 전극 재료들이 새롭고 자명하지 않은 방식으로 결합되어, (1) 종래 기술에 의해 요구되는 액추에이터들 및 제어 시스템들에 대한 필요를 제거함에 의한 단순성, (2) 저비용 및 대량 생산을 달성하기 위해 전구 및 반도체 산업들에서 이미 개발된 기술 및 제조 프로세스들의 사용, (3) 하나의 전극에서 다른 전극으로의 고온 전자들의 터널링을 허가하여 제1 전극을 냉각하기 위해 스페이서들의 사용 없이 전극들 간의 좁은 간격의 갭의 달성, 및 (4) 1 제곱 센티미터와 같은 큰 전극 면적에 걸치는 균일한 간격의 갭의 유지의 이익을 갖는 간단하고 저가인 열 터널링, 열광전 또는 열이온 디바이스를 생산하는 방법을 제공한다.
다른 시스템들, 디바이스들, 개시되는 디바이스 및 프로세스의 특징들 및 이익들은 다음의 도면들 및 상세한 설명의 검토시에 이 분야의 전문가에게 명백하거나 명백해질 것이다. 모든 추가 시스템, 디바이스, 특징 및 이익은 이 설명에 포함되고, 본 발명의 범위 내에 있으며, 첨부된 청구범위에 의해 보호되어야 함을 의도한다.
개시되는 디바이스 및 프로세스의 많은 양태는 첨부 도면들 도 1 내지 23을 참조하여 보다 잘 이해될 수 있다. 도면들 내의 컴포넌트들은 반드시 축척대로 그려진 것은 아니며, 대신에 본 발명의 원리들을 명확히 설명하고자 할 때 강조가 주어질 수 있다. 더욱이, 도면들에서, 동일 참조 번호들은 여러 도면 전반에서 대응 부분들을 필요로 하지 않는다. 실시예들이 도면들과 관련하여 개시되지만, 본 발명을 여기에 개시되는 실시예들로 한정할 의도는 없다. 이와 달리, 모든 대안, 변경 및 균등물을 포함할 것을 의도한다.
도 1은 본 발명의 자기 배치 전극 디바이스의 일 실시예를 나타내는 도면이다.
도 1a는 도 1의 디바이스에서 전류, 자계 및 정자기력의 방향 상태를 나타내는 도면이다.
도 1b는 도 1의 디바이스에서 전극(2)의 대안 실시예를 나타내는 도면이다.
도 2는 도 1의 디바이스의 전극(1)의 개략적인 평면도이다.
도 2a는 도 2의 전극의 일 실시예의 절단부를 나타내는 사시 저면도이다.
도 3은 도 1의 디바이스의 대안 실시예를 나타내는 도면이다.
도 4는 도 1의 디바이스의 또 다른 실시예를 나타내는 도면이다.
도 5는 도 1 내지 4의 디바이스들에서 상호작용하는 힘들을 정성적으로 나타내는 그래프이다.
도 6은 폴리싱된 금속 전극들을 사용하는 도 1, 3 및 4의 디바이스들에서 상 호작용하는 힘들을 정량적으로 나타내는 그래프이다.
도 7은 폴리싱된 실리콘 전극들을 사용하는 도 1, 3 및 4의 디바이스들에서 상호작용하는 힘들을 정량적으로 나타내는 그래프이다.
도 8은 전극들이 실리콘 웨이퍼 재료로부터 어떻게 형성될 수 있는지를 나타내는 도면이다.
도 9a는 열광전 응용들에 적합한 보다 큰 갭을 갖는 대안 실시예를 나타내는 도면이다.
도 9b는 도 9a의 디바이스에서 상호작용하는 힘들을 나타내는, 도 5와 유사한 그래프이다.
도 10a 내지 10c는 도 8의 다수의 전극 쌍들이 반도체 산업에 일반적인 프로세스 기술들을 이용하여 대량 생산을 위해 어떻게 동시에 조립될 수 있는지를 나타내는 도면이다.
도 11a 및 11b는 도 8, 9a 또는 10c의 다수의 전극 쌍들이 보다 높은 밀도 및 용량의 디바이스 기능을 달성하기 위해 어떻게 대형 열 교환기 내에 패키징될 수 있는지를 나타내는 도면이다.
도 12a 및 12b는 도 8의 전극 쌍이 산업에 일반적인 실리콘, 유리, 유리 프릿(frit) 진공 밀봉 및 다른 표준 마이크로 전기 기계(MEMs) 패키징 기술들을 이용하여 어떻게 패키징될 수 있는지를 나타내는 도면이다.
도 13은 도 8, 9a, 10c, 11a 또는 12b의 보다 작은 디바이스들로부터 보다 큰 디바이스를 제조하기 위해 도자성 격자에 부착된 영구 자석들의 어레이를 나타 내는 도면이다.
도 14는 전기가 발생하는 실시예들에 대해 열 에너지를 인가하기 전에 도 8, 10c, 11a 또는 12b의 디바이스에서 갭을 형성하는 데 사용될 수 있는 시동 전자 회로의 일례를 나타내는 도면이다.
도 15a 및 15b는 전극이 바이메탈 구성에 의해 구부러지고, 중심에서 작은 접촉 영역이 발생하는 제2 실시예를 나타내는 도면이다.
도 16은 도 15의 바이메탈 실시예가 갭 폭을 제어하기 위해 이동 액추에이터와 함께 어떻게 실리콘 MEMs 패키지 내에 배치될 수 있는지를 나타내는 도면이다.
도 17은 자기 로렌츠 힘 액추에이터를 이용하여 접촉 중심점을 분리하여 중심점 갭을 달성하기 위해 이동 능력을 갖는 도 15 및 16의 바이메탈 실시예에 따른 전극 디바이스를 나타내는 도면이다.
도 18a 내지 18c는 에지 지지대를 사용하여 접촉 중심점을 분리하기 위해 이동 능력을 갖는 도 15 및 16의 바이메탈 실시예에 따른 전극 디바이스를 나타내는 도면으로서, 도 18a는 비활성 상태의 디바이스를 나타내고, 도 18b는 정상적인 활성 상태의 디바이스를 나타내며, 도 18c는 온도 초과 상태의 디바이스를 나타낸다.
도 19a 내지 19c는 외부 컨테이너를 통하는 것 외에는 열 접촉을 방지하기 위해 진공 챔버 또는 다른 하우징 내에 배치되는 도 18a 내지 18c의 디바이스들을 각각 나타내는 도면이다.
도 20은 갭 공간이 그 자신의 진공 공동이 되게 함으로써 별도의 진공 챔버를 필요로 하지 않는 제2 실시예에 따른 전극 디바이스의 간단한 설계를 나타내는 도면이다.
도 21은 갭 표면들의 물리적 접촉을 줄이거나 제거하여 동작 동안 이들의 손상을 방지하는 도 10에 도시된 것에 대한 대안 설계를 갖는 전극 디바이스를 나타내는 도면이다.
도 22는 제2 실시예에 따른 다수의 디바이스가 전기적 접속들 및 진공 하우징이 유연한 케이블 재료들을 이용하여 달성되는 스케일링된 디바이스들의 집합을 제공하기 위해 어떻게 전기적으로 직렬로 그리고 열적으로 병렬로 접속될 수 있는지를 나타내는 도면이다.
도 23은 실리콘 웨이퍼 기판들을 진공 하우징으로서 이용하는 도 22와 유사한 설계를 나타내는 도면이다.
여러 도면에서 동일 참조 번호들이 동일 요소들을 지칭하는 도면들을 더 구체적으로 참조하면, 본 발명의 디바이스 및 프로세스의 실시예들이 도 1 내지 23에 도시되어 있다.
일반적으로, 대면하는 전극들을 사용하고 2개의 힘 분포를 포함하는 디바이스 및 프로세스가 개시된다. 전극들 사이에는 전극들 내의 전하에 의해 주로 정전기적인 인력 분포가 생성된다. 이와 동일하지만 반대인 척력 분포가 인가되는 자계 분포와 결합되는 전극들 내의 전류 분포에 의해 생성된다. 이 두 개의 힘 분포는 전극들의 대면하는 표면들을 가로질러 전극들의 안정된 평형 분리를 설정하도록 동시에 작용한다.
아래의 상세한 설명에서, 도 1 내지 8은 전술한 모 출원의 도 1 내지 8과 동일하다.
도 1은 본 발명의 일 실시예를 나타낸다. 전극(1)은 폴리이미드와 같은 유연한 플라스틱 막 또는 기판에 실장된 유연한 금속 호일 또는 금속 호일이다. 플라스틱 기판은, 정전기력 및 전자기력에 의해 생성된 반복되는 동작 이후에 호일이 크래킹(cracking)되고, 크리싱(creasing)되거나 파손되는 것을 방지하는 것을 돕는다. 전극(1)의 플라스틱 기판 또는 전기적 특성들은 또한 평형 동안 그 동작의 진동 또는 불안정을 방지하도록 작용할 수 있다. 전극(2)은 도전성 재료로 이루어지거나 코팅된 영구 자석이다. 예시적인 형태에서, 전극(2)은 직사각형 블록이다. 2개의 전극들은 서로 대면하는 표면 상에서 폴리싱된다. 열 소스(30)는, 디바이스가 열 에너지의 변환을 위해 이용되는 경우에 존재하거나, 디바이스가 냉각기로서 이용되는 경우에는 냉각되는 대상이다. 전원(10)은 디바이스가 냉각기로서 이용되는 경우에 존재하며, 디바이스가 열 변환 생성기로서 이용되는 경우에는 추가적으로 전기적 부하이다. 절연층(4)은 디바이스가 동작 중에 있지 않을 때(즉, 디바이스가 턴오프되어 있는 동안에), 전극(1)의 팁(6)을 위한 비도전성 정지점(resting point)을 허용하기 위해 존재한다. 추가적으로, 전극들 중 하나는, 디바이스가 동작 중에 있지 않을 때, 전극들 중 다른 하나가 놓여 있는 전극들 간의 원하는 평형 간격보다 더 얇은 비도전성 재료의 코팅을 가질 수 있다. 전극(2) 상의 층 또는 코팅(5)은 전극(2)과 전극(1)간의 전자 터널링을 용이하게 하기 위하여 낮은 일함수를 갖도록 설계된 재료이다. 커넥터(9a, 9b) 및 와이어(8a, 8b)는 회로를 완성 한다. 챔버(20)는 대면하는 전극들(1, 2) 간의 영역을 진공 또는 비활성 가스로 밀봉하여 하나의 전극에서 다른 하나의 전극으로의 열 전달을 최소화한다. 적합한 가스들은 아르곤 및 헬륨을 포함한다. 유연한 전극(1)의 보다 넓은 단부는 챔버(20) 내의 지지 구조물에 고정되게 실장되며, 전극(1)은 전력이 오프되는 때에 그 팁(6)이 절연층 또는 막(4) 상에 놓이게 된다.
도 1a는 전극(1)에서 흐르는 전류(I), 전극(2) 내의 영구 자석의 존재에 의해 생성된 자계(B), 및 I와 B의 상호작용으로부터 발생하는 힘(F)의 방향 상태를 나타낸다. 힘(F)은 전극(1)의 모든 지점에서 수직 상방으로 작용하여, 전극(1)을 전극(2) 쪽으로 아래로 당기는 정전기 인력에 대향하고 이와 균형을 맞춘다.
도 1b는 전극(2)에 대한 대안적인 배열을 도시한다. 여기에서, 재료의 표면은 피크들(5')의 어레이로 패터닝된다. 이러한 피크들의 기하형태는 피크의 영역에서의 증가된 전계로 인한 전극(2)으로부터의 전자 방출의 향상을 허용한다. 또한, 이러한 피크는 폴리싱 후에 전극(2)의 표면의 의도되거나 의도되지 않은 거칠기로 인해 자연스럽게 발생할 수 있다.
또한, 도 1의 디바이스는, 전력 오프, 평형, 또는 전력 오프에서 평형으로의 전이 또는 평형으로부터 전력 오프로의 전이 동안 그 동작을 지원하기 위한 추가적인 힘 생성 및 변경 메커니즘들 또는 시스템들을 구비할 수 있다. 예를 들어, 이러한 메커니즘들은 그 평형 정지 위치 주변에서 전극(1)의 진동(vibration) 또는 발진(oscillation)을 방지하기 위해 시스템을 댐핑(damping)시킬 수 있을 것이다. 이러한 추가적인 힘들은 주요 정전기 및 자기 상쇄력의 크기에서의 부족 또는 과잉 을 상쇄시키기 위하여, 기계적으로, 자기적으로, 전기기계적으로, 전자기적으로 또는 기타 방식으로 생성될 수 있다.
유연한 전극(1)의 재료는 도전성 금속, 반도체 재료, 적층된 유리/금속 또는 적층된 금속/플라스틱일 수 있다. 예시적인 도전성 금속은 금, 은, 알루미늄 및 구리를 포함한다. 예시적인 반도체 재료는 실리콘, 게르마늄, 및 갈륨 비소를 포함한다. 도전성 금속 또는 반도체 재료는 선택적으로 유리, 폴리아미드, 폴리에스테르, 폴리이미드, 폴리아크릴 또는 폴리올레핀과 같이, 금속이 그 자체로는 충분히 유연하지 않은 경우에 금속에 유연성을 부가하는 재료에 실장되거나 그와 함께 층들로 결합될 수 있다.
전극(2)의 영구 자석은 전극 내에 포함될 수 있거나 전극의 일부일 수 있다. 일 실시예에서, 영구 자석은 철, 코발트, 니켈, 네오디뮴 또는 알루미늄의 임의의 조합인 도전성 강자성 재료를 포함할 수 있다. 대안적으로, 영구 자석은 도전성 재료로 코팅된 하나 이상의 비도전성의 강자성 재료를 포함할 수 있다. 예시적인 비도전성의 강자성 재료는 페라이트(ferrite), 바륨 페라이트 및 바인더(binder)로 밀봉된 철 산화물 입자를 포함한다.
전극(2)상의 층 또는 코팅(5)은 낮은 일함수의 재료, 열전 감지 재료, 공진 터널링 재료, 전계 강화 텍스쳐 또는 이들의 조합일 수 있다. 낮은 일함수 재료의 실시예들은 알칼리 금속, 알칼리 금속의 합금, 산화물 또는 다이아몬드막과 같은 다이아몬드, 또는 나노튜브의 임의의 적층 또는 기타 조합을 포함한다. (예를 들어, 도 1b에 도시된 바와 같은) 표면 거칠기 또는 패터닝으로부터 발생된 피크 및 밸리의 집합은 전계를 강화시킬 수 있어 전극(2)으로부터의 전자 방출을 강화시킬 수 있다. 마지막으로, 공진 터널링을 달성하기 위해 배열된 반도체층이 또한 전자 방출을 향상시킬 수 있다. 예시적인 반도체 재료는 실리콘, 게르마늄 및 갈륨 비소를 포함한다. 예시적인 열전 감지 재료는 각종 도핑의 비스무트 텔루르 화합물을 포함한다.
도 1의 층(5) 내의 낮은 일함수 재료, 또는 도 1b의 강화 재료(5')는 예를 들어, 세슘(Cs), 바륨(Ba), 스트론튬(Sr), 루비듐(Rb), 게르마늄(Ge), 나트륨(Na), 칼륨(K), 칼슘(Ca), 리튬(Li) 및 이들의 조합 또는 산화물일 수 있다. 이러한 재료는 방출 전극(2)의 일함수를 4-5eV로부터 1.1eV 또는 그 이하 정도로 낮게 감소시키는 것으로 보여진다. 추가적인 낮은 일함수 재료는 토륨(Th), 금속 코팅된 산화물 및 실리콘을 포함한다. 본 명세서에 언급되지 않은 기타 재료도 낮은 일함수를 달성할 수 있으며, 이러한 재료층의 추가는 본 발명의 자명한 확장이다. 예를 들어, 상이한 타입의 층, 즉 전자 터널링을 용이하게 하는 와이드 갭 반도체층이 Korotkov에 의해 제안되었다. 1999년 8월 23일자의 A. N. Korotkov 및 K. K. Likharev에 의한, Possible Cooling by Resonant Fowler-Nordheim Emission, Applied Physics Letter, Volume 75, No. 16을 참조한다. 여기에서, 그 두께가 조심스럽게 제어되는 앓은 산화물층이 전자들을 공진 상태로 여기시켜 고온 전자들이 진공으로 탈출하는 것을 돕는다. 또한, 도 1의 층(5) 및 도 1b의 5'는 방출을 최대화하고 일함수를 최소화하기 위한 탄소 나노튜브의 어레이 또는 유사한 배열일 수 있다. 절연층(4) 재료는 유리, 폴리이미드 또는 기타 플라스틱을 포함할 수 있 다.
도 1의 전자의 흐름 및 본 발명의 고유성이 이하와 같이 설명될 수 있다. 자유 전자는 전원 또는 전기적 부하(10)로부터 에미팅 전극(2)으로 흐른다. 전극(2)에서 전극(1)으로 방출되는 자유 전자들이 이러한 설계에 의해 전극(2)으로부터 열을 제거할 수 있는 고온 전자가 되도록 선택된다. 본 발명의 일 양태는, 도 1a에 방향이 도시된 자계(B)의 존재 하에서, 도 1의 좌측에서 우측으로 전극(1) 내에서 자유 전자가 흐르는 것이다. 인가된 자계와 연계된 이러한 자유 전자 흐름 방향은 도 1a에 도시된 방향으로 척력을 생성하여, 정전기적 인력과 균형을 맞추며 넓은 영역에 걸쳐 전극(1)과 전극(2) 간의 일정하고 원하는 간격을 달성한다.
도 2는 단면(7)을 도시하는 도 1의 전극(1)의 실시예의 개략 평면도로서, 화살표는 전자 흐름의 방향을 가리키고 있다. 단면(7)은, 단면(7)의 길이에 의해 분할되는 7 좌측의 전극 표면 전체에 의해 픽업되는 전체 터널링 전류와 동등한 전류 밀도를 갖는다. 터널링 전류는 7 좌측의 터널링 액티비티의 영역에 비례할 것으로 예측되므로, 단면(7)의 길이는 그 좌측에 있는 전극 표면의 영역의 증가에 비례하여 최적으로 증가할 것이다. 따라서, 전극(1)의 테두리(3)는 지수 함수를 따른다. 따라서, 유연한 전극(1)의 표면의 폭은 그 팁(6)으로부터 그 대향 단부로 지수적으로 증가한다. 지수 함수는 그의 적분 포인트까지 지수 함수 및 x-축에 의해 경계가 정해지는 영역과 수학적으로 동등하다. 또한, 테두리(3)가 따르는 함수는 또한 전극(1) 내의 경로 길이로 인한 전기적 저항과 같은 전류 밀도에서의 기타 변동을 보상할 수 있다. 또한, 소정의 경우에, 설계는 제조의 용이성을 위해 삼각형의 전 극(1)을 갖도록 차선의 상태가 될 수 있다.
도 2a는 도 2에 도시된 전극(1)의 절단된 부분의 개략적인 저면도이다. 이 도면은, 전극(1)이 전극(2)을 향하고 있는 그 바닥면 상에서 패터닝될 수 있는 방식을 도시한다. 이러한 패턴은 (상승되어 있는 표면(x)의 전체 영역(X)에 의해 규정되는) 터널링 영역이 전류가 흐르는 데 이용가능한 전체 영역(y)과는 상이한 것을 허용한다. 이러한 방식으로 전극(1)을 패터닝하면, 보다 큰 전체 영역(y)을 허용하며, 따라서 총 전류가 흐르기 위한 보다 낮은 전기 저항 손실 및 열 발생 손실을 허용한다. 이와 동시에, 이것은 전극(2)과 밀접하게 있는 영역을 최소화하는데, 이는 전극들을 원하는 위치에 배치하기 위해 극복되어야만 하는 정전기력을 감소시킨다. 또한, 폴리싱 후의 의도적 또는 비의도적인 표면 거칠기에 의해, 전극(1)의 패터닝과 동일한 효과가 달성될 수 있다. 간헐적으로 상승되어 있는 세그먼트(4)는 얇은 절연층이며, 이는 전극(1)을 지지할 수 있으며, 디바이스가 턴 온될 때에 전극(1)의 호일 재료가 전극(2)을 향해 드리워짐에 따라 전기적 단락을 방지할 수 있다.
도 3은 보다 소형인 패키지를 달성할 수 있는 본 발명의 또 다른 실시예를 개략적으로 도시하고 있다. 여기에서, 전극(2)은 중심으로부터 바깥으로 방사상으로 나오는 자화 방향을 갖는 원통형의 영구 자석이다. 전극(1)은 현재 그 폭이 매 회전마다 지수적으로 증가하는 지수적인 나선의 형태를 취한다. 대안적으로, 전극(1)은 제조의 용이성을 위해 지수적인 나선 형태에 대한 보다 단순한 근사화로서 선형 증가 나선 형태를 가질 수 있다. 전극(1)이 나선 형태를 가지므로, 전류 흐 름은 접선 방향이다. 전극(1) 상의 힘은 수직 방향으로 작용하여, 도 1에서 달성된 것과 유사한 정전기적 인력과 균형을 맞추는 척력을 제공한다. 나선형의 전극(1)은 이러한 실시예가 보다 소형인 설계를 갖게 하는데, 이는 전체 터널링 영역이 도 1에서와 같이 하나의 긴 치수에 걸쳐 확대될 필요가 없기 때문이다. (디바이스의 중심으로부터 방사 방향으로의 자계를 나타내는) 방사상 자화를 갖는 원통형 자석은 산업계에서 일상적으로 이용 가능한데, 이는 이들이 건물 확성기에 보편적이기 때문이다. 본 실시예의 나머지 컴포넌트는 도 1과 동일하다.
도 1 및 3의 실시예에 추가하여, 본 발명의 많은 다른 자명한 실시예들이 존재하는데, 이들은 균일한 척력을 달성하기 위하여 하나의 전극의 특수한 형태를 이용한다. 도 4는 이러한 하나의 다른 실시예의 개략도이다. 이는 가변 폭 전극 대신에 가변 자계를 이용한다. 예를 들어 도 4에서, 전극(1)의 전류 밀도는, 보다 많은 전류가 터널링 영역으로부터 이용가능하게 됨에 따라 좌측에서 우측으로 증가한다. 전극(1) 전반에서 균일한 힘을 달성하기 위하여, 자계는 좌측에서 우측으로 감소하는데, 이는 보다 많은 전류 밀도가 생성됨에 따라 보다 약한 자계 강도가 필요하기 때문이다. 따라서, 일정한 힘을 달성하기 위하여 자계의 강도는 유연한 전극(1) 내의 전류 밀도에 반비례하게 변한다. 자계가 좌측에서 우측으로 감소하는 하나의 방법은 전극(2)에 포함된 영구 자석 재료(23)의 깊이를 변화시키고 구리 또는 알루미늄과 같은 자화되지 않는 재료(24)의 양을 증가시키는 것이다.
도 5는 도 1 내지 4에서의 힘이 상호작용하여 터널링 영역에 걸쳐 2개의 전극 간에 일정한 간격을 생성하는 방식을 도시하는 그래프이다. Y축(40)은 힘이고, X축(41)은 전극들 간의 간격 갭 폭 또는 분리 거리이다. 곡선(43)은 전극(1)과 전극(2) 간의 정전기적 인력을 도시한다. 곡선(43)으로 도시된 힘은 간격 갭(41)의 제곱에 반비례한다. 곡선(46)은 자계의 존재 하에 흐르는 터널링 전류에 의해 생성되는 2개의 전극 간의 척력을 도시한다. 이 전류는 터널링이 발생할 정도로 간격이 충분히 좁아지기까지는 제로에 가깝다. 이것은 간격이 더욱 감소함에 따라 급격히 증가한다. 터널링의 개시 분리점(42) 및 충분한 전도를 위한 분리점(44)의 위치들은 사용되는 프로세스 조건에 의존한다. 예를 들어, Hishinuma에 따르면, 터널링의 개시 분리점(42)은 0.1 내지 2.0 볼트의 인가 전위를 갖는 디바이스에 대해서는 대략 20 나노미터이며, 본질적으로 충분한 전도의 분리점은 대략 1 나노미터이다. 상술한 Y. Hishinuna 등에 의한, Efficiency of Refrigeration using Thermotunneling and Thermionic Emission in a Vacuum: Use of Nanometer Scale Design; 및 상술한 Y. Hishinuma 등에 의한, Measurements of Cooling by Room Temperature Thermionic Emission Across a Nanometer Gap을 참조한다. 인력 및 척력은 지점 45에서 동일하다. 이것은, 디바이스가 그 안정된 평형 위치에 놓이게 되는 간격이다. 디바이스에 대한 임의의 교란이 지점 45보다 큰 간격을 유발한다면, 곡선 43으로 표시되는 인력이 곡선 46으로 표시되는 척력보다 크게 되어, 평형점(45)이 뒤로 이동하는 경향을 초래한다. 유사하게, 임의의 교란이 간격을 지점 45보다 작게 만든다면, 곡선 46으로 표시되는 척력이 곡선 43으로 표시되는 인력보다 크게 되어, 다시 디바이스를 그 평형점(45)으로 복귀시킨다.
상술한 전극 배열 외에, 또한 전극들은 주기적인 간격의 복수층으로 배열될 수 있다. 또한, 디바이스의 복수의 유닛들은 보다 높은 레벨의 에너지 변환을 달성하기 위하여 직렬로, 또는 병렬로, 또는, 병렬 및 직렬로 조립될 수 있다.
동작에 있어서, 유연한 전극(1) 내의 전류 분포 또는 밀도 및 전극(2)의 자계의 강도들은, 이격된 안정 평형 위치에 전극을 배치하도록 조정된다. 일 실시예에서, 전자 터널링 또는 열이온 전자 전달, 또는 전자 터널링 및 열이온 원리의 조합을 이용하여, 본 발명의 디바이스가 열을 전기 에너지 또는 냉각으로 변환하는 데에 이용되는 때에, 전극(1) 내의 전류 밀도 또는 분포 및 전극(2)의 자계의 강도들은 하나의 전극에 대하여 유연한 금속 호일을 이용하여 1 나노미터 내지 20 나노미터의 범위에 있는 이격된 안정 평형 위치에 대면하는 전극들을 위치시키도록 조정될 수 있다. 또 다른 실시예에서, 본 발명의 디바이스가 열이온 전자 전달에 의한 냉각 또는 발전으로의 열 변환에 이용될 때, 전극(1) 내의 전류 밀도 또는 분포 및 전극(2)의 자계의 강도들은 하나 또는 양 전극에 대한 기판으로서 실리콘 웨이퍼를 이용하여 1 나노미터 내지 20 나노미터의 범위 내의 이격된 안정 평형 위치에 대변하는 전극들을 위치시키도록 조정될 수 있다.
본 발명의 디바이스는 열을 냉각 또는 전기 에너지로 변환하는 프로세스에서 사용될 수 있다. 열 소스는 태양 방사, 환경으로부터의 열, 지열 에너지 또는 인간 생체로부터의 열을 포함하지만 이에 한정되지 않는 동물의 물질 대사 또는 엔진으로부터 생성된 열과 같은 방사 소스일 수 있다. 또한, 열 소스는 전기, 증기 또는 내연 기관을 가동시키거나, 나무 난로 또는 석탄 난로 또는 기타 난로 유형과 같은 난로에서 연료를 연소시킴으로써, 또는 이들의 배출 가스로부터 올 수 있다. 열 소스가 예를 들어 내연 기관을 가동시킴으로서 또는 그 배기 가스로부터 오는 경우에, 이 디바이스는 히트 싱크(heat sink)로서 엔진 또는 가스 배기 라인에 통합될 수 있다. 연소를 위한 연료는 나무, 천연 가스, 석탄 또는 기타 연소가능한 연료일 수 있다. 변환된 에너지는 배터리와 같은 곳에 저장될 수 있거나, 셀 폰, 무선 전화기 또는 기타 상술한 제품과 같은 휴대용 전기 디바이스에 전력을 공급할 수 있다.
디바이스가 냉각기로서 동작하는 경우에, 본 발명의 디바이스의 동작이 설명될 것이다. 다시 도 1을 참조하면, 제로에서 증가하는 전압이 전원(10)에 의해 전극(1)과 전극(2) 사이에 인가된다. 이러한 전압은 전극(1)의 팁(6)을 전극(2)의 표면 쪽으로 당기는 정전기력을 유발한다. 전압이 점점 증가함에 따라, 유연한 전극(1)은 팁(6)에서 시작하여 말리는 방식으로 전극(2)의 표면 쪽으로 아래로 굽는다. 이러한 굽힘은 전극(1)이 전극(2)에 매우 가깝게 되어 터널링 전류가 전극(2)으로부터 전극(1)으로 위로 흐르기 시작할 때까지 계속된다. 이러한 터널링 전류는 일단 전극(1)에 도달하면 전극(1) 내에서 커넥터(9a, 9b) 쪽으로 우측으로 수평으로 흐른다. 이러한 전류는 도 1a의 I 방향으로 흐르고, 이웃 전극(2) 내의 영구 자석에 의해 생성되는 자계는 B 방향이므로, 힘은 전극(1)을 윗방향으로 올리도록 작용할 것이다. 전원(10)으로부터의 전압이 계속 증가되는 동안은, 전극(1)은 평평해지며 전극(2)의 표면과 외형(contour)을 매칭할 것이다. 정전기력은 2개의 전극 표면을 서로 당기도록 작용할 것이며, 전극(1) 내의 전류 흐름으로부터의 반대되는 힘은 2개의 전극이 원하는 간격보다 더 가까워지는 것을 방지한다.
발전기 디바이스로서의 본 발명의 디바이스의 동작은 열 소스(30)가 전극(2)에서의 고온의 고에너지 상태로부터 전극(1)에서의 저온의 저에너지 상태로 이동하는 "고온 전자"를 발생시킨다는 것 외에는 유사하다. 하나의 에너지 상태에서 다른 에너지 상태로의 이러한 전자의 이동은 전극들 간에 전류 흐름을 발생시킨다. 전기적 부하(10)는 이에 따라 생성되는 전기 에너지에 대한 싱크가 된다.
냉각 동작에서, 전기 에너지가 전원으로부터 사용되어, 전극(2)으로부터 고온 전자들을 끌어냄으로써 이를 냉각시킨다. 발전기로서 동작할 때, 열 소스(30)는 전원에 전자들을 밀어넣는 데 사용된다.
본 발명은 본 명세서에서 설명되는 바와 같은 발명자 및 학계의 과학자들에 의해 얻어진 실험 데이터 및 측정과 연계하여 물리학의 기본 법칙에 기초하는 이하의 예들에 의해 더 설명될 것이다. 이러한 예들은 (1) 본 발명의 디바이스가 산업계에서 보편적인 치수 및 프로세스를 이용하고 설계되고 제조될 수 있고, (2) 생성된 정량화된 힘이 원하는 전극 간격으로 이어질 것이며, (3) 본 발명의 디바이스의 전기적 특성들이 변환된 전기적 에너지를 효율적으로 유지 및 전송할 수 있음을 보여준다. 예들은 본 발명의 디바이스의 상술한 3개의 속성을, 전극 간격이 20 나노미터보다 작은 열 터널링 변환기에 대해, 그리고 전극 간격이 대략 100 나노미터인 열광전 변환기에 대해 설명한다.
<예 1>
열 터널링 변환기에 대해서, 도 1, 2 또는 3에서 이하의 치수를 고려한다.
대면하는 전극들의 전체적인 중첩 터널링 영역(Y)은 1 제곱 센티미터, 즉 10-4 제곱 미터이다. 유연한 전극(1)의 길이(L)는 2 센티미터이며, 최대 폭(W)은 1 센티미터이다. 길이(L) 및 폭(W)은 도 3에 대해 유사하게 규정되지만, 전극(1)은 도 1에 대한 선형 형태에 비해 나선 형태로 감긴다. 전극(1)의 대면 표면은 전체 터널링 영역(X)(모든 x의 합)이 전체 표면 영역(Y)의 십분의 일, 즉 10-5 제곱 미터이도록 표면 패터닝되거나 표면 거칠기를 갖는다. 전극(2)에 사용된 영구 자석 재료는 1.2 테슬라(Tesla)의 자계 강도(B)를 갖는다. 전극들 간의 전압(V)은 0.15 볼트이다. 전극들(1, 2) 간의 진공 또는 희박한 비활성 가스의 유전상수 ε는 8.8×10-12 패럿(farad)/미터와 동일하다. 유연한 전극(1)의 저항률 r은 구리의 저항률 또는 1.7×10-8 오옴-미터(ohm-meter)에 가까운 것으로 가정된다. 상부 커넥터(9a)로부터 다른 하부 커넥터(9b)로의 전자들의 경로의 저항은, 회로의 나머지 부분에 비해 얇아지고 유연할 필요가 있다는 것에 기인하여 전극(1)에 충분히 집중되는 것으로 가정된다. 유연한 전극(1)의 두께(t)는 20 마이크로미터이며, 따라서 호일 재료이다.
정전기 인력 Fe에 대한 공식은 1/2εXV2/d2이며, 여기에서 d는 전극들 간의 간격이다. 자기적인 척력에 대한 공식 Fm은 ILB이며, 여기에서 I는 전류이고, L은 전극(1) 내의 전류 흐름의 유효 평균 길이이다.
간격의 함수인 터널링 전류 I는 Hishinuma의 그래프로부터 취해지며, 1.0eV 의 도 1의 코팅(5)의 일함수 및 300K의 동작 온도를 가정한다. 상술한 Y. Hishinuma 등에 의한, Efficiency of Refrigeration using Thermotunneling and Thermionic Emission in a Vacuum: Use of Nanometer Scale Design; 및 상술한 Y. Hishinuma 등에 의한 Measurements of Cooling by Room Temperature Thermionic Emission Across a Nanometer Gap을 참조한다.
도 6에서는, 앞서 기재한 값들에 대한 힘의 함수 Fm 및 Fe가 로그 스케일로 Y축 상에 표시되는 반면, X축 상에는 전극 분리 갭(d)이 산술적인 스케일로 표시된다. 이러한 도시는 충분히 정량화되는 경우에만 도 5와 같은 그래프를 생성한다. 안정적인 평형점(45)은 2.0 나노미터에 가깝고, 이는 Hishimuna에 따라 20 암페어의 터널링 전류를 달성하기 위하여 필요한 간격 범위 내에 있다. 상술한 Y. Hishinuma 등에 의한, Measurements of Cooling by Room Temperature Thermionic Emission Across a Nanometer Gap을 참조한다. 교란이 안정적인 평형으로부터 멀어지도록 어느 한 방향으로 간격 갭을 시프트시키려고 할 때, 복원력은 0.2 뉴턴(Newton)보다 크며, 이는 유연한 전극의 휨 저항(bending resistance)을 극복하고 그 평형 위치로 다시 돌려놓기에 충분하다.
실온, 20 암페어의 전류 흐름, 0.15 볼트의 전압에서의 에미팅 전극으로, 디바이스는 16 와트의 전력 생산 용량 또는 냉각 용량을 달성할 수 있는데, 이 값은 전술한 Y. Hishinuma 등에 의한, Measurements of Cooling by Room Temperature Thermionic Emission Across a Nanometer Gap에 설명된 바와 같이 본 예에서 사용 된 0.8의 펠티에 계수(Peltier coefficient)에 전류(I)를 곱함으로써 계산된다. 유연한 전극(1)을 통하는 이 전류의 흐름에서 손실된 저항 전력은 I2rL/tw이다. 상술된 값으로, 오옴 전력 손실은 1.0 와트로 계산되는데, 이는 전력 손실로서 그리고 가열 전극(1)의 소스로서 관리할 수 있는 것으로 가정된다. 또한, 전극(2)으로부터 전극(1)으로의 열 전달은 복사, 대류 및 전도에 의해 발생할 수 있지만, 본 발명의 디바이스의 챔버가 0.06 mm Hg의 아르곤 가스 레벨로 배기될 때에는 1.3 와트 이하가 되는 것으로 추정된다. 마지막으로, 상술한 Y. Hishinuma 등에 의한, Measurements of Cooling by Room Temperature Thermionic Emission Across a Nanometer Gap에 설명된 바와 같이, 전극(2)에서 생성되는 전기적인 열이 있으며, 이는 전압 V에 전류 I를 곱한 값, 또는 본 예에서는 대략 3.0 와트와 동일한 값이다. 16 와트의 변환된 에너지로부터 이용가능한 나머지 에너지는 10.7 와트이다. 이는 67%의 계산된 효율에 대응한다.
따라서, 본 디바이스의 시스템 레벨 특성들은 확립된 전자기 이론에 기초하여, 고효율을 갖는 열 터널링 변환기를 위해 실시하도록 실현 가능한 설계 및 축소 수단을 지원한다는 것을 알 수 있다.
<예 2>
본 발명의 융통성의 또 다른 예는 재료의 선택에 있다. 예 1에 설명된 바와 같이, 바람직한 실시예는 전극들 중 하나로서 금속 호일을 포함한다. 또 다른 실시예는 유연한 금속으로서 단결정 실리콘을 사용할 수 있다. 실리콘은 보통 유연 한 재료로서 간주되지 않지만, 0.5 나노미터의 거칠기로, 그리고 평방 센티미터 표면에 걸쳐 1 마이크로미터의 편평도로 산업계에서 일상적으로 제조된다. 영률(Young's Modulus)에 의해 측정될 때, 실리콘은 금속 호일보다 훨씬 더 단단하지만, 그 편평도는 이상적인 편평도에 접근하기 위해 매우 작은 휨이 요구된다는 것을 나타낸다. 본 발명에 의해 발생된 힘은 실리콘 웨이퍼를 완전하게 평평하게 하는 데 필요한 1 마이크로미터만큼 실리콘 웨이퍼를 휘게 할 수 있다는 것이 보여질 것이다. 일반적으로, 유연한 전극 또는 양 전극을 위한 기본 재료로서 실리콘을 이용하는 것은 몇 가지 이점을 갖는데, 즉 (1) 실리콘 웨이퍼는 저비용으로 쉽게 입수할 수 있고, (2) 실리콘 웨이퍼는 바람직한 거칠기 및 편평도 특성을 갖고, (3) 실리콘 상에 낮은 일함수 재료 또는 재료들의 패턴을 추가하는 것은 산업계에서 용이하게 자주 수행되고, (4) 실리콘의 저항은 본 발명의 다른 전극과 접촉 또는 거의 접촉하고 있는 동안 유연한 전극이 너무 신속하게 반응하는 것을 방지하며, (5) 실리콘의 원하는 저항은 도핑을 통해 임의로 제어될 수 있는데, 이 또한 산업계에서는 보편적인 실시이다. 일반적으로, 본 발명의 설계는 반도체 업계에서 일상적으로 이용 가능한 재료 및 프로세스로 제조될 수 있다.
유연한 전극에 대하여 실리콘을 이용하는 본 발명의 예를 설명하기 위하여 도 8을 고려한다. 여기에서, 전극(1)은 포일 백킹(62) 및 실리콘 기판(65)으로 이루어진다. 도 8에서의 전극(1)의 형태는 예 1에 설명된 최적의 지수 형태에 근사한 삼각형이다. 실리콘 기판(65)은 표준 웨이퍼로부터 절단된 다음, 도전성 접착제를 이용하여 전극(1)의 호일 백킹(62)에 결합될 수 있다. 도 8의 전극(2')은 도 1의 전극(2)과 같이 구성되지만, 자석은 도시되지 않았으며, 이격되어 위치되는 것으로 가정된다. 자석을 전극(2')으로부터 이격시킴으로써, 도 8의 전극(1)과 같은 동일한 재료 및 프로세스를 이용하여 도 8의 전극(2')을 제조할 수 있다. 화살표(61)는 전자들의 흐름 방향을 나타낸다. 호일 백킹이 실리콘보다 훨씬 높은 전도도를 가지므로, 전자들은 최소 저항의 경로를 따라갈 것이다. 따라서, 전자들은 전도를 통해, 전극(2')의 호일 백킹을 통해 우측에서 좌측으로 흐른 뒤에, 일부 화살표(67)에 의해 나타낸 바와 같이 전극(2')의 실리콘 기판을 통해 수직으로 흐른 뒤에, 일부 화살표(66)에 의해 나타낸 바와 같이 진공에서 전극(2')의 표면(64)으로부터 전극(1)으로 터널링 또는 열이온 방출을 통해 흐른다. 일단 전자들이 전극(1)에 도달하면, 일부 화살표(65)에 의해 나타낸 바와 같이 실리콘 기판을 통해 수직으로 흐르며, 최종적으로 전극(1)의 호일 백킹(62)에 도달한다. 그 후에, 전자들은 전극(1)의 호일 백킹(62)을 통해 좌측에서 우측으로 매우 낮은 저항 경로를 따라간다. 화살표(61)에 의해 방향이 지시되는 바와 같이 전자들의 흐름은 도 8에는 도시되지 않은 근처의 영구 자석의 자계와 상호작용한다.
본 예에서, 실리콘의 전체 두께 ts는 웨이퍼당 0.5 밀리미터 또는 0.25 밀리미터이며, 이는 산업 표준 두께이다. 실리콘 재료는 0.02 오옴-센티미터의 저항률 rs를 갖도록 도핑되며, 이 또한 통상적으로 실시된다. 실리콘에 대한 영률 Es는 47 기가 파스칼(Giga Pascal), 또는 4.7×1010 파스칼인 것으로 알려져 있다. 실리콘 웨이퍼는 0.5 나노미터까지의 표면 거칠기로 산업계에서 일상적으로 폴리싱되며, 일 센티미터의 측면 치수들의 웨이퍼에 대해 1.0 마이크로미터의 표면 편평도 dx를 달성한다.
도 7은 도 6과 비교하여 힘에 대한 실리콘의 영향을 도시한다. 갭이 매우 작아짐에 따라 정자기력은 0.6 뉴턴으로 제한된다. 실리콘의 저항은 전류 흐름을 제한하고, 따라서 정자기 척력을 제한한다. 또한, 매우 좁은 갭은 공급 전압 모두가 실리콘 저항에서 강하되게 할 것이며, 갭 양단에는 제로 전압이 나타나는데, 이는 매우 작은 갭 간격에 대해서 정전기 인력이 제로라는 것을 의미한다.
이 영향을 정량화하기 위하여, 이 시스템에서 흐를 수 있는 최대 전류를 고려하는데, 이 최대 전류는 공급 전압 V를 실리콘 저항으로 나눈 것으로, rsts/Lw와 동일하다. 예 1에서의 전극의 인가된 전압, 길이 및 폭에 대하여, 실리콘이 존재하는 경우에 최대 전류 흐름은 대략 50 암페어이다. 또한, 전류가 이 50 암페어 레벨에 근접하는 때에, 공급 전압은 실리콘 양단에서 모두 강하되고, 전극들의 대면 표면 양단에서는 전압차가 얻어질 수 없다.
도 7에서의 차분 복원력(restoring differential force)은 비교적 크다. 도면에 따르면, 원하는 간격으로부터 0.1 나노미터의 편차는 0.05 뉴턴보다 큰 복원력을 발생시킨다. 이러한 복원력은 이하 계산되는 바와 같이 전극(1)을 평평하게 하는 데 필요한 굽힘력(bending force)보다 훨씬 크며, 전극(2)과의 평행을 달성하기 위해 필요한 굽힘력보다 훨씬 더 크다.
전극(1)에서의 1 마이크로미터의 주름(corrugation)을 평평하게 하기 위하 여, 40dxEsWts 3/12L3의 힘이 필요하다. 이 힘은 0.003 뉴턴으로 계산된다. 전극(1)과 전극(2)이 반대되는 주름을 갖는다면, 필요한 힘은 이러한 양의 두배, 즉 0.006 뉴턴이며, 이는 갭을 0.1 나노미터의 원하는 갭으로 유지하는 데 이용가능한 0.05 뉴턴의 복원력보다 훨씬 작다.
실리콘 전극 재료를 갖는 도 7에서의 힘의 특성은 금속 호일 재료를 갖는 도 6에서의 힘의 특성보다 이하의 이유로 더욱 바람직하다: 즉, (1) 실리콘의 존재 하의 힘은 순수한 금속 전극의 경우에서와 같이 시스템에 손상을 주거나 불안정하게 할 수 있는 진동 또는 급작스런 운동을 유발할 정도로 크게 되지 않고, (2) 금속 호일에 대한 실리콘 웨이퍼의 보다 큰 편평도는 시스템이 원하는 동작점에 훨씬 근접하여 시작하게 하고, (3) 실리콘의 저항은 전극 재료에 고온 및 증발성 손상을 유발할 수 있는 큰 전류가 작은 국부적인 영역에서 형성되는 것을 방지하고, (4) 실리콘의 강도는 재료의 움직임의 양을 감소시켜 시간이 지나도 갭을 유지하고, 이에 따라 피로, 크래킹 또는 변형의 위험을 줄이며, (5) 실리콘의 보다 높은 강도 및 편평도는 국부적인 변동의 존재 하에서 갭이 유지될 수 있을 것을 보장하고, 이에 의해 지수 형태의 정밀도, 전극 두께의 균일성, 및 재료 및 설계의 기타 파라미터 변동에 대한 필요성이 감소된다.
<예 3>
도 9a는, 이 디바이스가 열광전이라고 하는 상이한 유형의 에너지 변환에 대하여 이용될 수 있는 방법의 다른 예를 보여준다. 이 예에서, 열 소스(71)는 발광 재료(73)로 하여금 갭(74)을 가로지르는 72에 의해 도시되는 광을 감광 재료(75)에 방사하기 시작하게 하는데, 이 갭은 상기 광의 파장보다 작고, 이러한 감광 재료는 그 후에 화살표(76)에 의해 도시되는 전류를 생성한다. 이 예에서, 발광 재료(73)는 텅스텐 또는 기타 발광 금속일 수 있다. 감광 재료(75)는 실리콘, 셀레늄, 갈륨, 비소, 인듐 또는 이들의 소정의 조합 또는 합금이 될 수 있다. 갭(74)에 대하여 필요한 길이는, 근접장 광학 조건(near-field optical condition)을 달성하기 위하여, 통상적으로 발광 재료(73)에 의해 방출되는 최소 파장 또는 대략 100 나노미터 미만이다. 발광 전극(73)은 이 경우에 갭 측 상에서 단단하고 평평하며 폴리싱된다. 감광 전극(75)은 대략 100 나노미터의 대체적으로 균일한 갭으로 평평하게 하기에 충분한 유연성을 갖는다.
도 9b는 본 발명의 열광전 구현에서 안정된 갭을 생성할 수 있는 힘의 그래프를 도시한다. 정전기력이 이 거리에서는 너무 작아 중요하지 않으므로, 2개의 전극 간의 인력을 유발하기 위해 스프링력(spring force) 또는 유사한 외력이 대체될 수 있다. 스프링력은 갭 간격의 함수인 선형 크기를 갖는다. 균형을 이루는 척력은 도 9에 도시되지 않은 자계의 존재 하에서 흐르는 화살표(76)에 의해 도시된 전류에 의해 이전 예에서와 같이 생성된다. 이 전류는 전극(73)의 방출로부터 광량자를 수신하는 감광 재료에 의해 생성되지만, 다르게는 이전의 예들에서 설명된 바와 같이 균일한 갭 간격을 생성하고 유지하는 것을 돕는다. 도 9b에서의 척력(46')은, 간격에 대한 그 거동이 상술한 R. DiMatteo 등에 의한 Micron-gap ThermoPhotoVo1taics(MTPV)으로부터 도출되는 열광전 전류에 비례한다.
<예 4>
도 10a 내지 10c는, 도 8 또는 도 9의 설계가 조립될 수 있는 방법을 도시하며, 여기에서 복수의 디바이스들은 전기적으로는 직렬로 접속되고 열적으로는 병렬로 접속된다. 또한, 도 10a 내지 10c는 반도체 업계에서 폭넓게 사용되는 제조 기술을 이용하여 이러한 복수의 디바이스로 어떻게 확장시킬 수 있는지를 도시한다. 도 10a는 복수의 디바이스들의 한 면을 보유하는 베이스 기판(82)을 도시한다. 이 기판(82)은, 디바이스가 열 터널링 냉각기로서 동작할 때에는 냉각되거나, 열전 변환기로서 동작하는 때에는 가열되거나, 이 디바이스가 열광전 변환기로서 동작하는 때에는 방사한다. 도 10b는 하나의 기판(82) 상에 복수의 디바이스들을 제조하기 위해 생성될 수 있는 막 스택(film stack)의 측면도를 도시한다. 기판(82)은 실리콘, 실리콘 탄화물, 알루미늄, 갈륨 비소 또는 산업계에서 통상적으로 사용되는 유사한 기판 재료로 이루어진다. 층(88)은, 기판층(82)으로부터 제1 금속층(83)을 전기적으로는 절연시키지만 열전도는 여전히 허용하는 산화물 또는 유사한 막이다. 제1 금속층(83)은 열 터널링 동작을 위한 전류를 운송하거나, 열광전 동작을 위한 열을 운송하기 위한 비교적 두꺼운 고도전성의 층이다. 금속층(83)은 예를 들어 구리일 수 있으며, 또는 알루미늄과 같은 덜 비싼 금속일 수 있다. 갭층(84)은 갭과의 계면에 가장 적합한 금속 또는 기타 막이다. 열 터널링의 경우에, 이 층(84)은 산화 및 오염으로부터 보호하기 위하여 금일 수 있는데, 이는 금이 비활성 금속이기 때문이다. 열광전 동작의 경우에, 갭층(84)은 열의 갭을 건너는 광량자로의 변환을 최대화하기 위하여 발광을 많이 하는 텅스텐 또는 기타 재료가 될 수 있다. 층(85)은 층들(83, 84, 84' 및 83')의 막 스택이 생성된 이후에 제거되는 희생층이다. 희생층은 제2 전극을 포함하는 추가적인 막들을 배치하는 구조를 제공한다. 희생층(85)의 제거 후에, 도 5, 6, 7 또는 9b의 전술한 힘 균형에 의해, 갭이 층들(84, 84') 사이에 형성된다. 층(84')은 갭으로부터 에너지를 수용하고 오염 또는 산화로부터 층(83')을 보호하기 위하여 최적화된다. 열 터널링 동작의 경우에, 층(84')은 금으로 이루어질 수 있다. 열광전 동작의 경우에, 층(84')은 도 9a에서 재료(75)로서 설명된 감광 재료일 수 있다. 층(83')은 디바이스로부터 전류를 수송하는 전류 수송층이며, 그 재료는 구리 또는 알루미늄일 수 있다. 도 10b에 도시된 막 스택이 반도체 가공을 이용하여 생성되면, 직렬의 전기적 접속들이 도 10c에 도시된 바와 같이 만들어진다. 이 경우에, 와이어 및 와이어 본드(86)를 이용하여 상부 전극으로부터 이웃하는 기판 전극으로의 전기적 접속이 이루어진다. 와이어(89)는 복수의 디바이스에 대한 전기적 입력 및 출력을 나타낸다. 희생층(85)은 처리액, 가스로 제거될 수 있거나 열로 녹이거나 증발시켜 제거될 수 있는 임의의 재료로 이루어질 수 있다.
한 쌍의 디바이스가 도 8, 9a, 또는 10c에 도시된 바와 같이 생성되면, 이들은 예를 들어, 도 11a에 도시된 열 교환기 패키지에 삽입될 수 있다. 여기에서, 전극 쌍들 또는 전극 쌍들의 어레이(92)는 하나의 핀(fin)(93)으로부터 대응하는 핀(93')으로 열을 이동시킨다. 핀들(93)은 제1 열 플레이트(90)에 모두 물리적으로 연결되며, 대응하는 핀들(93')은 모두 제2 열 플레이트(90')에 물리적으로 연결된다. 열 플레이트(90, 90')는 각각 보다 작은 고온측들(93) 및 보다 작은 저온측 들(93')을 함께 모음으로써 열 터널링 또는 열광전 동작을 위한 고온측 및 저온측을 나타낸다. 열 플레이트(90, 90')는 구리, 알루미늄 또는 실리콘과 같은 높은 열 전도성을 갖는 재료로 이루어진다. 직사각형의 튜브(91)는 밀봉가능한 컨테이너를 위한 벽을 제공하며, 유리, 테플론, 폴리이미드 또는 충분한 압축 강도(compressive strength)를 갖는 유사한 재료와 같은 낮은 열 전도성을 갖는 재료로 이루어진다. 낮은 열 전도성은 고온 플레이트 및 저온 플레이트(90, 90')의 열적인 고립을 허용하여, 시스템의 효율을 향상시킨다. 플레이트들(90, 90')이 튜브 벽(91)에 대해 일치되지 않는 열팽창 특성을 갖는다면, 계면 재료(95)는 바이톤(Viton)과 같은 진공에 적합한 연질의 고무, 또는 이러한 유형의 밀봉을 위하여 산업계에서 오-링(o-ring)을 만드는 데 이용되는 테플론, 폴리이미드 또는 유사한 재료로 이루어질 수 있다. 열 플레이트 재료(90, 90')와 튜브벽 재료(91)의 열팽창 특성이 대략적으로 동일하다면, 계면 재료(95)는 유리 프릿, 에폭시, 솔더 또는 용접과 같은 강한 접합 재료일 수 있다. 도 11b는 열 교환기 패키지(11a)를 둘러싸고 도 11a의 전극쌍(92)에서의 갭을 형성하는 데 필요한 자계를 제공하는 자석 구조를 만드는 방법을 도시한다. 영구 자석(101)은 도자성 재료(100)의 직사각형 링에 고정된다. 영구 자석(101)은 철, 코발트, 니켈, 네오디뮴, 붕소 및 알루미늄의 합금과 같이 자석에 이용되는 표준 재료로 제조될 수 있다. 통상적으로, 이 합금은 자화되었을 때 높은 잔류 자성을 달성하기 위하여 작은 입자들로 소결된 후에, 바인더 재료를 이용하여 원하는 형태로 리팩킹(repacking)된다. 직사각 링(100)은 도자성 및 영구 자석(101)에 의해 생성되는 자계를 최대화하기 위하여 변압기에 사용되는 것과 동일한 강철로 제조될 수 있다. 이러한 재료는 철을 풍부하게 함유하는 강철(iron-rich steel), 또는 예를 들어 철, 코발트, 니켈, 크롬 및 백금의 소정의 다른 합금일 수 있다.
도 13은 자석 조립체(assembly)가 열 교환기 어레이를 수용하기 위하여 확장될 수 있는 방법을 도시한다. 도자성 재료(110)가 도 8, 9a, 10c 또는 11a에 도시된 디바이스들을 삽입하기 위한 보이드들의 어레이를 갖는 격자 구조로 배열된다. 영구 자석(101)은 각각의 셀에 삽입되어 자석들 간에 자계를 생성한다.
매우 소형화된 제조 프로세스에서, 도 13의 자석 어레이는 도 10c의 기판의 상부에 제조되고, 도 10c의 전극쌍이 도 13의 자석 어레이의 보이드에 수용되도록 배열될 수 있다. 이러한 소형화의 경우에, 영구 자석(101) 및 도자성 재료(110)는 도 10b의 전극 막들의 구성과 유사한 기판 상에 직접적으로 증착, 스퍼터링 또는 도금과 같은 표준 프로세스를 이용하여 언급한 재료의 금속막으로서 성장될 수 있다.
도 14는 도 8, 10c 또는 11a의 디바이스가 열을 전기로 변환하는 열 터널링 변환기로서 동작할 때 필요할 수 있는 추가적인 전기 회로를 도시한다. 갭 형성을 달성하기 위해 본 발명의 디바이스(120)는 전류가 흐를 것을 필요로 하므로, 갭은 전류의 흐름 전에는 존재하지 않는다. 도 14에서, 외부 전원(122)은 디바이스(120) 내의 갭을 형성하는 데 이용될 수 있는 전류의 흐름을 제공한다. 일단 갭이 형성되고 열이 하나의 전극에 인가되면, 다른 전극에 대한 온도차가 생성된다. 이 온도차가 존재하면, 고온 전자의 열 터널링이 흐르기 시작하여, 추가적인 전류 의 흐름을 생성한다. 열 터널링 전류가 흐르면, 전술한 바와 같이 이는 단독으로 디바이스(120) 내에 갭을 유지할 수 있다. 이제, 외부 전원(122)은 더 이상 필요하지 않으며, 스위치(123)에 의해 스위칭 오프될 수 있다. 따라서, 도 14의 회로는 열의 전기적 부하(126)에 대한 전원으로의 열 터널링 변환을 위한 시동 회로이다. 열 소스가 제거된 후 재설정될 때마다 스위치(123)는 외부 전원(122)을 다시 인가할 수 있다.
<예 5>
도 12a는 진공 환경이 필요할 때, MEMs(micro-eletromechanical systems)가 패키징되는 방식과 유사한, 이러한 디바이스의 전극을 패키징하는 또 다른 예를 도시한다. 상부 및 하부 열 플레이트(130)는 실리콘으로 제조될 수 있으며 표준 실리콘 웨이퍼에서 절단될 수 있다. 실리콘은 높은 열 전도성을 가지며, 따라서 이 디바이스의 열 경로를 위해 적합하다. 패키지(132)의 벽은 유리로 만들어지는데, 유리는 낮은 열 전도성을 가지지만 실리콘 열 플레이트(130)의 열팽창 계수에 근접한 열팽창 계수를 갖는다. 유리 및 실리콘은 유사한 열팽창 특성을 가지므로, 130과 131 사이에 공지된 유리 프릿 접합 방법을 사용할 수 있다. 유리 프릿 접합은 통상적으로 2개의 유리 조각을 함께 접합하는 데 이용되지만, 공기에 노출된 실리콘 표면 상에는 유리 실리콘 이산화물 층이 자연적으로 형성되므로 유리를 실리콘에도 접합할 수 있다. 그 결과는 진공압에 쉽게 견딜 수 있는 유리와 실리콘 간의 매우 강하고 단단한 밀봉이다. 유사한 진공 패키지가 가속도계, 발진기 및 고주파 스위치를 위해 MEMs 업계에서 사용된다. 또한, 기초 층(131)은 실리콘으로 제조될 수 있으며 열 플레이트(134)에 접합될 수 있다. 상부 및 하부 열 플레이트(130) 상의 금속층들(134)은 백열 전구 및 기타 진공 제품의 수명을 제한하는 관통홀 또는 기타 메커니즘을 필요로 하지 않고도 패키지 내의 전극들에 전기적 접속을 만드는 데 이용된다.
도 12b는 전극들이 도 12a의 진공 패키지 내에 수용될 수 있는 방식을 도시한다. 전극쌍(145)은 도 8, 9a 또는 10c에 대응한다. 열 계면 재료(141)는 각각의 전극으로 또는 전극으로부터의 패키지의 외부로 열을 전도하며, 또한 동작 동안 전극들이 이동할 연질층을 제공한다. 열 계면 재료(141)의 예들은 Bergquist Corporation의 갭 패드, Apiezon 또는 Dow Chemical의 진공 그리스(vacuum grease), MER Corporation의 탄소 나노튜브 화합물 및 혼합물, 또는 열전도성 입자들과 혼합된 기타 연질 재료이다. 접합 재료(143)는 유리벽을 실리콘 열 플레이트에 접합하며, 이 재료의 예들은 에폭시 및 유리 프릿이다. 와이어(144)는 전극들의 베이스를 상부 및 하부 플레이트에 접속한다. 와이어들에 대한 예시적인 재료는 구리, 알루미늄, 또는 기타 도전성 재료의 평평한 호일 또는 원통형 와이어이다. 구리층(134)은 전류가 저항성의 실리콘 플레이트(130)를 폭넓게 흐를 수 있게 한다. 실리콘 플레이트는 전기적 도전성을 증가시키고 패키지 내로의 전류 흐름의 저항적 손실을 최소화하기 위해 붕소, 비소 또는 유사한 원소로 도핑될 수 있다. 게터 필라멘트(Getter filament)(140)는 백열 전구에서의 필라멘트와 매우 유사하게, 전압이 그 구리 패드(134)에 인가될 때 가열된다. 크롬산 세슘과 같은 적합한 재료가 필라멘트(140) 상에 코팅되어 진공 패키지로의 세슘 증기의 방출을 허용한 다. 세슘 증기는 방출시에 이하의 기능을 달성한다: 즉, (1) 잔여 공기 및 기타 가스들과 반응하여 고체를 생성함으로써 밀봉 이후에 패키지 내부의 이러한 가스들을 배기시키고, (2) 유사하게 반응함으로써 디바이스의 수명 동안 챔버 내로 누설되는 가스를 제거하고, (3) 전극(145)의 갭-대면 표면 상에 세슘 단층 또는 하위 단층을 자연스럽게 형성함으로써, 갭을 가로지르는 전자들의 방출을 돕기 위한 낮은 일함수의 층을 생성한다.
<자력 분포를 이용하는 기타 예들>
전술한 기본 예들은 동작하는 열 터널링 시스템이 냉각 또는 전력 변환을 달성하도록 설계될 수 있는 방법을 나타낸다. 기타 예들은 예 1 및 2에서 사용된 하나 이상의 파라미터들을 변경함으로써 쉽게 설계된다. 이하의 변화들, 즉 (1) 자계의 증가, (2) 전압의 감소, (3) 전류 흐름의 증가, (4) 유연한 전극의 길이의 증가, 또는 (5) 유연한 전극의 영역의 감소 중 하나 이상에 의해 갭 간격이 증가될 수 있다. 갭 간격은 반대 변화를 만듦으로써 감소될 수 있다.
본 명세서에서 설명된 몇몇 특징들은 필요하지 않을 수도 있거나, 추가적인 제조 복잡도 없이도 달성될 수 있다는 점에 유의한다. 산업계는 나노미터 치수보다 큰 실용적인 열 터널링 변환기를 생산할 수는 없었으므로, 더 큰 크기에서의 실제 동작은 알려지지 않았다. 예를 들어, 다시 도 1a 및 1b를 참조한다면, 낮은 일함수의 층(5)은, 갭이 약간 더 작아질 수 있다면 필요하지 않을 수 있다. 강화 재료(5')는 폴리싱 후의 표면 거칠기에 의해 쉽게 얻어질 수 있으며, 이는 전자 방출을 향상시킨다고 알려져 있는 피크 및 밸리를 자연스럽게 생성한다. 또한, 정지 팁(6)은 전극(1 또는 2)에 대한 저항성 재료의 선택이 주어진다면 필요하지 않을 수 있다. 정전기력을 감소시키기 위해 또한 피크 및 밸리를 제공하는 도 2a에서의 전극 패터닝도 폴리싱 후의 자연적인 표면 거칠기에 의해 달성될 수 있다. 마지막으로, 진공 챔버(20)는, 터널링 프로세스가 공기 갭에서 실험적으로 증명되었다면 필요하지 않을 수 있다. 또한, 전극(1)의 지수 형태는 제조가 더 쉬운 삼각형으로 근사화될 수 있다. 이러한 복잡한 특징들 모두(도 2a의 팁(6), 층(5), 강화 재료(5'), 패터닝, 전극(1)의 곡선형 형태, 및 진공 챔버(20))는 최종 생산에 무엇이 필요할 수 있는지를 설명하는 데 있어서의 완전함을 위해 본 명세서에 포함되었다.
본 명세서에 개시된 디바이스는 전극들 간의 균일한 갭을 필요로 하는 전자 산업을 위해 각종 유형의 전자적인 접합을 형성하는 데 있어서 용도가 넓다. 예를 들어, 고온측과 저온측 간의 불량한 열적 절연을 갖는 열전기 디바이스가 본 발명을 이용할 수 있다. 열전기 스택의 상부의 진공 간격은 보다 양호한 단열을 제공할 수 있으며, 본 발명은 열이온 또는 열 터널링 방법과 별개로, 또는 이들과 연계하여 이러한 갭을 얻기 위한 수단을 제공한다.
본 명세서에서 개시되는 디바이스의 제조의 용이성에 대한 마지막 설명은 2개의 매우 평탄한 표면이 결합되는 경우에 발생하는 다른 자연적인 힘의 설명을 포함한다. 평탄한 평면들을 결합하는 것으로 알려진 2개의 인력은 카시미르 힘 및 반 데르 발스 힘이다. 이러한 힘들은 전압을 인가하기 전에 본 발명의 2개의 전극을 결합할 정도로 충분히 강하지만, 본 발명의 동작 동안에 설명된 바와 같은 정전기력 및 정자기력의 원하는 상호작용 및 우위에 영향을 미칠 정도로 그렇게 강한 것으로는 예측되지 않는다. 그러나, 이러한 카시미르 및 반 데르 발스 힘들은, 인가된 전압으로 디바이스를 턴온하기 전에 2개의 전극들이 충분한 표면 접촉하는 것을 보장할 수 있다. 이 경우에, 본 발명의 동작은 단지 2개의 전극을 수 나노미터만큼 이격시키면 된다. 또한, 이러한 카시미르 및 반 데르 발스 힘들은 도 1의 절연층(4)에 대한 필요성을 제거하는 것을 도우며, 본 발명의 설계를 더 단순화시킨다.
본 디바이스의 복수의 유닛들은 보다 높은 레벨의 에너지 변환을 달성하기 위하여, 또는 전압을 전원에 매칭시키기 위하여, 또는 둘 모두를 달성하기 위해 병렬 및 직렬로 함께 접속될 수 있다.
<자력 실시예들에 대한 실험 및 시뮬레이션 결과>
도 8의 전극 구성은 호일 백킹으로서 구리를 이용하여 마이크로전자 연구실에서 조립되었으며, 이러한 전극쌍은 도 11b에 도시된 것과 같은 자석 구조의 내부에 배치되었다. 열전쌍이 각각의 전극에 부착되어 온도에 비례하는 전압을 생성했으며, 전체 장치는 1E-3 Torr의 진공압으로 펌핑된 진공 챔버에 배치되었다. 전극쌍이 1.1 암페어를 갖는 외부 전원에 의해 여기되었을 때, 3.0 도의 상대적인 온도차가 2개의 전극 간에 관측되었으며, 보다 저온측이 전자를 방출하는 측이었다. 이하의 동작들, 즉 (1) 진공을 대기압의 질소로 교체, (2) 외부 전원을 접속해제시킴으로써 칩의 비활성화, 또는 (3) 갭을 형성하는 것 대신에 전극들 간의 접촉 인력을 증가시키기 위하여 전류 흐름을 역전시키는 것 중 임의의 것이 취해졌을 때, 이러한 동일한 상대적인 온도차가 없어지는 것으로 관측되었다. 이러한 3개의 동 작들 각각은 열 터널링 효과를 없애는 것으로 생각된다. 전극들의 관측된 전기적 특성뿐만 아니라 이 장치의 전기기계적 시스템의 컴퓨터 시뮬레이션 또한 이 설계와 일치하여 열 터널링 갭을 성공적으로 생성하였다.
<예 7 - 곡선 전극 설계>
도 15a는 열 터널링, 열광전 또는 열전 응용들을 위해 큰 터널링 영역을 달성할 수 있는 다른 설계를 나타낸다. 이러한 설계에서, 전극들 중 하나(157)는 약간 볼록한 굴곡을 갖도록 정형되며, 다른 전극(158)은 편평하거나 볼록할 수 있다. 이러한 굴곡은 "바이메탈" 배열이라고도 하는, 상이한 열 팽창 계수들을 갖는, 함께 결합된 재료 층들의 조합을 구비함으로써 쉽게 달성된다. 2개의 재료가 동작 온도와 다른 온도에서 함께 결합될 때, 재료들의 열 팽창 차이는 스택의 굴곡을 유발한다. 본 발명의 범위를 한정하지 않고, 도 15a는 솔더 페이스트(151)를 사용하여 구리 막(152)에 결합된 두꺼운 바이메탈 금속 층(150)의 일례를 도시한다. 구리 막(152)은 증착 또는 스퍼터링을 통해 티타늄 접착층(153)의 상부에 피착될 수 있는데, 이 티타늄 접착층은 유사한 방식으로 실리콘 기판(154)의 상부에 피착되어 있다. 실리콘 기판의 갭 측 상에는, 다른 하나의 티타늄 접착층(155)에 이어서, 열 터널링 응용을 위한 세슘 단층 또는 유사한 재료, 열전 응용을 위해 높은 제벡 또는 펠티에 계수를 갖는 재료 또는 열광전 응용들을 위한 감광 또는 발광 재료와 결합된 금일 수 있는 최종 갭 대면 층이 존재한다.
도 15b는 2개의 전극이 결합될 때의 굴곡으로부터 발생하는 원형 영역들을 나타낸다. 제1 내측 영역(149)은 물리적 접촉 영역으로서, 통상적으로 열 전달 응 용들에서는 고온 측에서 저온 측으로의 열 흐름을 방지하기 위해 최소화되거나 제거되어야 한다. 제2 내측 영역(148)은 페르미 레벨 아래의 전자들이 인가 전압 또는 열적 여기에 응답하여 갭을 가로지를 수 있는 전자 터널링 영역을 나타낸다. 이 영역은 통상적으로 열 터널링 및 열광전 응용들을 위해 최소화되는 것이 필요하지만, 갭 대면 층(156)이 통상적으로는 낮은 전자 열 전도도를 나타내지만 포논 운동으로 인해 높은 격자 열 전도도를 나타내는 반도체인 경우에는, 포논들로 인한 열전도를 줄이는 역할을 계속 할 수 있다. 제3 내측 영역(147)은 페르미 레벨 위의 전자들에 대한 전자 터널링 영역을 나타낸다. 이러한 전자들은 통상적으로 열 터널링 응용들을 위해 필요한 열 전달을 용이하게 하며, 또한 제벡 및 펠티에 효과들에 의해 생성되는 것에 더하여 열 전달 메커니즘을 제공함으로써 열전 응용들을 지원할 수 있다. 외측 영역(146)은, 본질적으로 전자들은 통과하지 못하지만, 광량자들은 방사를 통해 통과할 수 있는 영역을 나타낸다. 광량자만이 통과하는 이러한 외측 영역은 열광전 효과들을 돕지만, 특히 발전과 같은 고온 응용들 동안에 고온 측에서 저온 측으로의 방사 열 전달을 허가하므로, 열전 및 열 터널링 효과들에는 해롭다.
아래의 설명에서는, 이러한 다기능적인 곡선 전극 발명이 모든 열 응용에 해로운 존재인 접촉 영역(149)을 줄이거나 없애는 분리력을 추가함으로써 어떻게 개선될 수 있는지를 보여준다. 그러나, 도 15의 설계는 접촉 영역의 분리 없이도 크게 유익하다는 점도 주목되고 주장된다. 예를 들어, 열전 응용에서는 접합을 가로지르는 전자 흐름을 최대화하고 포논 흐름을 최소화하기 위해 많은 노력이 이루어 진다. 열전 디바이스들의 종래 설계들의 대부분에서, 접합 영역 전부는 전기 흐름은 물론 열 흐름을 허가한다. 도 15의 개량된 설계에서는, 접촉 영역(149)만이 포논 및 전자로 인한 전체 열 흐름을 허가하고, 제2 내측 영역(148)은 전자 열 흐름만을 허가하며, 제3 내측 영역(147)은 소정의 열 터널링 효과로 열전 효과를 개선한다. 이러한 구성에서 전체 영역들(149, 148, 147)이 어떻게 전기 흐름에 이용 가능한지에 주목한다. 따라서, 도 15는 열전 설계들을 개량하기 위해 열 흐름보다 큰 영역을 통해 전기 흐름을 갖는 상당한 개량을 보여준다.
열광전 및 열 터널링 응용들을 위해, 동적 갭 제어 또는 심지어 진공을 필요로 하지 않는 저비용 설계에 대한 보답으로 접촉 영역(149)을 유지하는 것이 바람직할 수도 있다.
도 15의 곡선 전극 시스템은 도 16에 도시된 바와 같은 임의의 갭 형성 액추에이터(160)와 함께 진공 챔버 내에 배치될 수 있다. 여기서, 다른 전극은 액추에이터(161)를 갖거나 갖지 않을 수도 있다. 진공 챔버는 유리 벽들(142) 및 실리콘 상부 및 하부(130)를 갖는 도 12b와 유사하게 구성된다. 구리 막들 또는 플레이트들(134)은 동작 모드에 따라 디바이스에 전력을 제공하거나 디바이스로부터 전력을 제거하는 역할을 한다. 구리 와이어들(163) 및 솔더(162)는 전극들을 내측 플레이트들 또는 막들에 접속한다.
<예 8 - 로렌츠 힘 분리를 이용하는 곡선 전극 설계>
도 17은 도 15의 갭 형성 액추에이터(160)가 어떻게 인가 자계(도시되지 않음)의 존재 하에 연장 플레이트들(159) 내에 흐르는 전류 상에 작용하는 로렌츠 힘 을 이용하여 구성될 수 있는지를 보여준다. 2개의 연장된 플레이트(159) 내의 전류들은 반대 방향으로 흐르므로, 2개의 전극 사이에는 이전 실시예들에서 설명된 바와 같은 반 데르 발스, 정전기, 스프링 및 다른 인력들과 균형을 이룰 수 있는 척력이 생성된다.
<예 9 - 열 팽창 힘 분리를 이용하는 곡선 전극 설계>
도 18a, 18b 및 18c는 도 15에 160으로 도시된 갭 형성 액추에이터로서 기능하는 열 액추에이터의 동작의 상이한 상태들을 나타낸다. 이 예에서, 바이메탈 재료들(150, 154)은 상이한 열 팽창 계수들을 갖는다. 지지대들(164)이 전극들의 에지들 상에 배치되어, 바이메탈 힘이 중심에 갭을 형성하기 위해 밀 수 있는 접촉점을 제공한다.
처음에 디바이스는 도 18a에 도시된 상태에 있다. 여기서, 2개의 전극의 중심점들은 도 15의 설계와 유사하게 접촉되어 있다. 디바이스가 턴온됨에 따라, 하나 또는 양 전극에서 열이 증가하며, 이는 전극들 중 적어도 하나가 편평해지게 한다. 이 프로세스를 위한 열은 전기 저항으로부터의 발생하거나, 열전, 열 터널링 또는 열광전 효과들 중 임의의 것으로부터의 열 전달이거나, 이들의 결합일 수 있다. 도 18b는 원하는 갭을 형성하는 데 필요한 정도로 전극이 편평해진 상태를 나타낸다. 여기서, 갭은 중심에 형성된다. 도 18c에 도시된 바와 같이, 이러한 편평화 프로세스가 임의의 교란으로 인해 원하는 갭보다 큰 갭을 형성하는 경우에는, 터널링 전류가 감소하거나 중지되어, 전극 온도를 감소시키고 그의 굴곡을 증가시키며, 자연적으로 도 18b의 상태로 복원된다. 설명된 바와 같이, 이러한 디바이스 는 원하는 갭을 자동으로 형성하고 유지하므로, 어레이들 또는 액추에이터들, 다수의 제어 시스템, 손실이 많은 스페이서들 또는 적응 표면들을 필요로 하지 않는 이전 실시예들의 이익들을 갖는다.
도 18의 지지대들(164)은 고온 측에서 저온 측으로의 바람직하지 않은 열 전달의 중대한 소스가 될 수 있도록 구성된다. 도 19는 지지대들(164)이 일측에서 타측으로의 짧은 열 경로를 생성하지 않고 열 경로가 진공 챔버(20)의 벽들을 통과하도록 길어지는 개량된 구성을 나타낸다.
도 20은 낮은 제조 비용 및 제조의 용이를 위해 열 액추에이터 분리 수단과 협력하는 곡선 전극들이 어떻게 더 간단해질 수 있는지를 보여준다. 이러한 설계에서, 진공 챔버(20)는 실제 전극들을 상부 및 하부로서 가지며, 벽(164)은 밀봉을 완성한다. 이러한 설계에서, 챔버(20)로부터의 진공 압력은 상이한 재료의 층들(150, 154)에 의해 형성되는 열 팽창 바이메탈의 척력에 의해 균형이 이루어져야 하는 전체 인력을 증가시킨다. 층(156)은 열전, 열 터널링 또는 열광전 효과들에 적합한 재료를 제공한다. 이 도면에서, 전극(158)은 저온 측인 것을 의도하며, 고온 측 전극(157)으로 이동하는 열은 열 팽창을 제공하여, 전극(157)을 편평하게 하고, 그 중심점에 원하는 갭을 형성한다. 도 20의 설계는 도 18에 대해 설명된 바와 동일한 자동 갭 형성을 달성한다.
도 20 및 도 18의 설계들은 갭이 형성되지 않거나 완전히 형성되지 않을 때 중심점 접촉을 갖는다. 열 터널링 시스템들에 대해, 이러한 접촉은 갭 형성 후에 터널링을 감소시키는 표면의 원자적 평탄도를 저하시킬 수 있다. 이를 방지하기 위해, 도 21은 전극(158)을 다른 전극(157)을 향해 구부리는 데 사용되는 외부 열 소스(167)를 갖는 대안 설계를 나타낸다. 원하는 갭이 형성되면, 열 소스(167)로의 전력은 유지 전용 레벨로 감소할 수 있다. 이 프로세스에서 갭 대면 표면들에 대한 손상을 방지하기 위해 전극들(157, 158)의 물리적 접촉이 어떻게 제거되는지에 주목한다.
<예 10 - 곡선 전극 설계의 집적>
도 22는 도 15 내지 21로부터의 설계들의 다수의 디바이스가 어떻게 보다 큰 기판 및 보다 큰 진공 패키지 상에 집적될 수 있는지를 보여준다. 자신의 진공 챔버를 각각 갖는 개별 디바이스들을 구성하는 대신에, 이러한 설계는 도 15 내지 21의 다수의 상부 전극을 하나의 기판(173)에 그리고 다수의 하부 전극을 다른 기판(174)에 집적할 수 있다. 전극 쌍들에 대한 지지대들(도 22에 도시되지 않음)이 상부 또는 하부 전극들(170) 상에 형성될 수 있다. 집적 기판들에 대한 재료(171)는 폴리이미드와 같은 진공에 적합한 재료일 수 있으며, 진공 패키지는 174의 위에 173을 적층한 후 이들의 외부 에지들을 진공에 적합한 접착제로 밀봉함으로써 형성될 수 있다. 전극들에 대한 도 22의 "M", "P" 및 "N" 지시자들은 열전 응용을 위한 금속, p형 및 n형을 각각 지칭하는 것을 의도한다. 173 상의 모든 p형 및 174 상의 모든 n형의 배열은 또한 집적 열전 설계를 생성한다. 열 터널링에 대해, 일측은 이미터들이고, 타측은 컬렉터들일 것이다. 열광전에 대해, 일측은 발광성이고, 타측은 감광성일 것이다. 전기 접속들(165, 166)은 전기 부하 또는 전원에 전기적으로 접속하는 수단을 제공한다. 와이어 접속들(172)은 개별 전극 쌍들을 부 하 또는 전원에 최상으로 매칭되는 직렬 또는 병렬 또는 직렬과 병렬의 조합으로 접속하는 수단을 제공한다. 도 22의 도시에서, 모든 전극 쌍은 직렬로 접속된다.
실리콘 웨이퍼는 오늘날 대량 생산되는 전자 회로용의 유력한 기판이므로, 도 23은 개별 디바이스들이 어떻게 실리콘 웨이퍼 상에 집적될 수 있는지를 보여준다. 개별 전극들이 주변 전극들과 무관하게 구부러지는 것을 가능하게 하기 위해, 점선들(176)은 웨이퍼의 배면에 트렌치들이 새겨지는 곳을 지시한다. 이러한 트렌치들은 열 팽창 운동에 대한 굴곡점들인 것을 의도하지만, 웨이퍼가 진공 챔버의 상부 또는 하부로서 역할하기에 충분한 강도를 여전히 유지한다. 점선들(176)에서 그리고 그 근처에서 실리콘에 선택적으로 도핑하지 못할 수 있으므로, 트렌치는 또한 이웃 전극들과의 전기적 간섭을 줄인다. 이러한 방식으로 실리콘 웨이퍼를 사용함으로써 도 15에 도시된 막 스택들이 도 23의 웨이퍼들 상에 형성되는 것도 가능해진다.
<예 11- 열 굴곡 힘을 이용하거나 이용하지 않는 곡선 설계의 측정>
도 15a에 도시된 바와 같이, 1.0 제곱 센티미터의 전극들(157, 158)을 구비하고 도 18에 도시된 거동을 갖는 냉각 디바이스가 형성되었다. 금속층(150)은 황동이었고, 그 두께는 0.25mm이었으며, 반도체 층(154)은 0.27mm의 두께를 갖는 실리콘이었고, 0.003 오옴-센티미터의 비저항을 갖도록 도핑되었으며, 접착층(151)은 400℃에서 용융되어 플로우된 솔더 페이스트였고, 실리콘-금속 접착층(155, 153)은 20nm의 두께를 갖는 티타늄이었으며, 갭 대면 층(156)은 일측 상의 20nm 금막 및 갭에 대면하는 30nm 비스무트 열전 감지층을 갖는 20nm 금막이었다. 비스무트는 섭씨 온도당 90 마이크로볼트의 제벡 계수를 갖는 것으로 알려져 있다. 도 18의 지지대들(164)은 도 15a의 정사각 전극들(157, 158) 사이의 4개 코너의 각각에 25 마이크로미터의 두께 및 약 0.25mm의 단면적을 갖는 듀폰 캡톤(상표) 폴리이미드로 제조되었다. 이어서, 이러한 조립체는 0.001 Torr 이하로 펌핑된 진공 챔버 내의 스프링 장착 홀더들 사이에 배치되었다. 2개의 전극 사이의 0.245V의 전압 인가는 대기 위의 27℃까지 조립체를 가열하여, 0.8 암페어의 전류 흐름을 발생시켰다. 전극들이 대기 온도에서 접촉하고 있는 것으로 알려져 있는 동안, 0.8 암페어를 생성하기 위해 초기에 0.014V만이 필요하였으므로, 나노미터 갭이 형성된 것으로 가정하였다. 추가 전압은 나노미터 진공 갭을 가로지르는 전압인 것으로 생각된다. 2개의 전극의 각각의 배면에 열전쌍들을 배치한 후에, 전압 및 전류의 극성이 바뀔 때마다 9.6℃의 온도 스윙이 관측되었다. 전극들이 접촉하고 있을 때에는 단지 0.13℃의 온도 스윙이 관측되었다. 따라서, 갭의 존재는 온도 스윙을 74배 증가시켰다.
본 디바이스 및 프로세스의 상술한 실시예들, 특히 "바람직한" 실시예들은 구현의 가능한 예들일 뿐이며, 단지 본 발명의 원리의 명확한 이해를 위해 단지 제시된 것이라는 것이 강조되어야 한다. 본 명세서에서 설명된 자기 배치 전극 디바이스의 많은 상이한 실시예들이 본 발명의 사상 및 범위를 벗어나지 않고서 설계 및/또는 제조될 수 있다. 이러한 모든 수정 및 변경은 본 명세서의 범위 내에 포함되는 것이며 이하의 청구항에 의해 보호되어야 한다. 따라서, 본 발명의 범위 는 첨부된 청구항에 나타낸 것을 제외하고는 제한적인 것을 의도하지 않는다.
Claims (88)
- 한 쌍의 대면하는 전극들 또는 전극 조립체들을 포함하는 디바이스로서,상기 전극들 또는 전극 조립체들 내의 인력 분포 및 이 인력 분포와 동일하지만 반대인 척력 분포가 동시에 작용하여 상기 2개 전극의 대면하는 표면들의 전부 또는 일부를 가로질러 상기 2개 전극의 안정된 평형 분리를 확립하는 디바이스.
- 제1항에 있어서,고유 전류 분포(native current distribution), 전압 분포 또는 온도 분포, 또는 이들의 임의 조합에 의해 상기 디바이스의 정상 동작 동안 적어도 하나의 인력 또는 척력 분포가 생성되고 유지되는 디바이스.
- 제1항에 있어서,스프링 또는 스펀지 재료의 분포로부터의 추가적인 힘이 상기 인력 및 척력의 크기에서의 부족 또는 초과를 상쇄시키는 디바이스.
- 제1항에 있어서,마이크로 전자기계 시스템(MEMs: micro eletromechanical systems) 프로세스 및 설계 기법들에 의해 생성되는 디바이스.
- 제4항에 있어서,상기 대면하는 전극들 중 하나 또는 둘 다는 표준 산업 기판들상의 막 성장 및 희생층 제거의 조합으로부터 제조되는 캔틸레버형 구조들의 어레이로부터 생성되는 디바이스.
- 제1항에 있어서,전자 터널링 전류가 갭 생성 전류로서 대신할 수 있을 때까지 상기 2개의 전극들 또는 전극 조립체들 간의 온도차를 유지할 수 있는 분리를 생성하는 상기 디바이스 내의 갭 형성 시동 전류를 생성하는 전기 회로를 더 포함하는 디바이스.
- 제1항에 있어서,상기 대면하는 전극들 중 하나 또는 둘 다 상에 단층(monolayer), 하위 단층(submonolayer) 또는 다수의 단층을 형성하는 증기를 생성하는 진공 패키지 내에 세슘 또는 바륨 또는 세슘과 바륨의 조합을 포함시킴으로써 낮은 일함수의 층이 형성되는 디바이스.
- 제7항에 있어서,알칼리 금속의 화합물이 가열, 증발 및 응축을 통해 컨테이너 내의 상기 알칼리 금속의 존재를 생성하는 필라멘트에 부착되는 디바이스.
- 제8항에 있어서,상기 알칼리 금속은 세슘이고, 상기 화합물은 크롬산 세슘 또는 비스무트-세슘 합금인 디바이스.
- 제8항에 있어서,상기 필라멘트는 와이어 홀들(wire holes) 및 피드스루들(feed-throughs)을 제거하기 위해 도핑된 실리콘 열 측부들을 통해 전기적으로 라우팅되는 커넥터들을 포함하는 디바이스.
- 제8항에 있어서,상기 필라멘트는 상기 디바이스와 전기적으로 병렬로 접속되며, 상기 알칼리 금속이 증발된 후 그 회로를 개방하도록 설계되는 디바이스.
- 제1항에 있어서,생성 시 또는 그 후에 원하지 않는 가스들을 제거하기 위한 게터(getter)로서 작용하는 재료를 포함하는 디바이스.
- 제12항에 있어서,상기 게터 재료는 티타늄, 세슘, 바륨, 나트륨, 칼륨 및 이들의 조합으로 이루어지는 그룹으로부터 선택되는 디바이스.
- 제1항에 있어서,상기 전극들은 다수의 이격된 층들 내에 배열되는 디바이스.
- 직렬로 조립된 제1항의 디바이스의 다수 유닛을 포함하는 디바이스.
- 병렬로 조립된 제1항의 디바이스의 다수 유닛을 포함하는 디바이스.
- 제1항의 디바이스의 다수 유닛을 포함하는 디바이스로서,생산 효율 또는 패키징 밀도 또는 생산 효율과 패키징 밀도의 조합을 달성하기 위해 웨이퍼 또는 웨이퍼들의 스택 상에 제조된 디바이스.
- 제1항의 디바이스의 다수 유닛을 포함하는 디바이스로서,상기 전극들은 다수의 디바이스 내로의 또는 다수의 디바이스 밖으로의 열 흐름을 축적하는 보다 큰 히트 싱크에 모두 접속되는 보다 작은 히트 싱크들 상에 배치되는 디바이스.
- 제18항에 있어서,상기 보다 작은 히트 싱크들은 상기 보다 큰 히트 싱크와 다른 평면 방향으로 연장하고 상기 보다 큰 히트 싱크에 접속되는 핀(fin)들을 포함하는 디바이스.
- 제1항의 디바이스의 다수 유닛을 포함하는 디바이스로서,상기 전극들 또는 전극 조립체들은 컨테이너 안으로 그리고 밖으로 이르게 하는 2개의 열 경로를 갖는 진공 컨테이너 내에 포함되는 디바이스.
- 제20항에 있어서,상기 2개의 열 경로의 분리 재료는 유리, 세라믹, 또는 낮은 열 전도도를 가진 다른 재료인 디바이스.
- 제20항에 있어서,상기 열 경로의 재료는 실리콘, 구리, 알루미늄, 또는 높은 열 전도도를 가진 다른 재료로 이루어지는 디바이스.
- 제22항에 있어서,상기 컨테이너는 유리로 제조된 벽들로 형성되고, 상기 열 경로들은 실리콘이고, 상기 벽들 및 열 경로들은 진공 밀봉을 형성하기 위해 유리 프릿(frit) 프로세스를 이용하여 함께 결합되는 디바이스.
- 제22항에 있어서,상기 실리콘 재료는, 상기 실리콘을 통해 흐르고, 와이어 홀들, 피드스루들, 또는 상기 컨테이너의 내부로의 유사한 접속들에 대한 필요를 없애기 위해, 상기 전극들에 대한 전기적 접속들을 허용하도록 고 농도로 도핑되는 디바이스.
- 제22항에 있어서,충분한 열 전도도를 갖는 연질 열 재료가 상기 전극들의 근소한 이동을 허용하는 동시에 상기 전극들로 또는 상기 전극들로부터 열을 전도하기 위해 사용되는 디바이스.
- 제25항에 있어서,상기 열 재료는 액체 금속, 실리콘-프리 폴리머(silicon-free polymer), 탄소 나노 튜브들을 포함하는 혼합물, 진공에 적합한 그리스, 또는 연질 또는 액체 재료 내의 열 전도 입자들의 현탁액 중 하나인 디바이스.
- 제22항에 있어서,상기 전극 또는 전극 조립체에 대한 접속 와이어는 솔더, 솔더 범프(solder bump), 초음파 와이어 본딩, 도전성 에폭시, 솔더 페이스트 또는 접촉 압력을 이용하여 부착되는 디바이스.
- 제1항에 있어서,개별 디바이스들이 턴온되고 전류 흐름을 가질 때, 상기 개별 디바이스들 내 에 갭들이 형성되는 것을 가능하게 하는 자계를 포함하는 보이드(void)들을 갖도록 배열되는 다수의 영구 자석 및 도자성의 강자성 재료들을 포함하는 디바이스.
- 제28항에 있어서,상기 영구 자석들은 열이 어레이 내부로 흐르게 하는 측부와 열이 어레이 밖으로 흐르게 하는 측부를 갖는 디바이스들의 어레이를 생성하도록 도자성 자기 재료로부터 형성되는 격자 내부에 배치되는 디바이스.
- 제28항에 있어서,상기 영구 자석 및/또는 도자성 자기 재료는 철, 코발트, 니켈, 크롬, 백금, 알루미늄 또는 네오디뮴 중 하나 또는 이들의 합금 또는 이들의 재결합된 소결물(sintering)인 디바이스.
- 제1항에 있어서,상기 전극 면들 중 적어도 하나는 곡선 형상을 갖는 디바이스.
- 제31항에 있어서,상기 대면하는 전극들은 원자적으로(atomically) 평탄한 디바이스.
- 제31항에 있어서,상기 전극들은 진공 챔버 내에 둘러싸이는 디바이스.
- 제31항에 있어서,상기 전극들은 불활성 가스로 채워진 챔버 내에 둘러싸이는 디바이스.
- 제34항에 있어서,상기 불활성 가스는 아르곤 또는 질소를 포함하는 디바이스.
- 제31항에 있어서,상기 곡선 형상은 전자 터널링 또는 광량자 터널링 또는 포논 차단 또는 이들의 조합을 위해 중심점에서의 작은 접촉 영역 및 상기 중심점을 둘러싸는 보다 큰 영역을 달성하도록 선택되는 디바이스.
- 제36항에 있어서,상기 중심점을 둘러싸는 영역은 포논 전달 또는 전자 터널링 차단 또는 이들의 조합에 의한 열 격리를 위해 0.5 내지 1 나노미터의 갭을 달성하는 디바이스.
- 제36항에 있어서,상기 중심점을 둘러싸는 영역은 고온 전자들의 열 터널링을 위해 1 내지 10 나노미터의 갭을 달성하는 디바이스.
- 제36항에 있어서,상기 중심점을 둘러싸는 영역은 열광전 광량자 터널링을 위해 10 내지 100 나노미터의 갭을 달성하는 디바이스.
- 제36항에 있어서,상기 곡선 형상은 상이한 열 팽창 특성들을 갖는 2개 재료의 본딩을 통해 달성되는 디바이스.
- 제40항에 있어서,상기 2개의 재료는 반도체 및 금속인 디바이스.
- 제41항에 있어서,상기 반도체는 실리콘, 갈륨 비소, 실리콘 탄화물, 게르마늄 또는 텔루륨인 디바이스.
- 제41항에 있어서,상기 반도체는 도핑되거나 도핑되지 않은 비스무트 텔루르 화합물과 같은 열전 감지 재료인 디바이스.
- 제41항에 있어서,상기 반도체는 광전 감지 재료인 디바이스.
- 제31항에 있어서,상기 2개의 전극 간의 접촉은 인력을 상쇄시키는 분리력에 의해 방지되는 디바이스.
- 제45항에 있어서,상기 분리력은 인가된 자계와 연계하여 상기 전극 또는 전극 조립체 내에 흐르는 전류에 의해 생성되는 로렌츠 힘인 디바이스.
- 제46항에 있어서,어느 하나의 전극 상에 또는 근처에 장착된 영구 자석을 더 포함하는 디바이스.
- 제47항에 있어서,상기 영구 자석은 철, 코발트, 니켈, 네오디뮴 및 알루미늄의 임의 조합인 도전성의 강자성 자기 재료들을 포함하는 디바이스.
- 제46항의 디바이스의 다수 유닛을 포함하는 디바이스로서,개별 디바이스들이 턴온되고 전류 흐름을 가질 때, 상기 개별 디바이스들 내에 대면 전극들 간의 갭들이 형성되는 것을 가능하게 하는 자계를 포함하는 보이드들을 갖도록 배열되는 다수의 영구 자석 및 도자성의 강자성 재료들을 포함하는 디바이스.
- 제49항에 있어서,상기 영구 자석들은 열이 어레이 내부로 흐르게 하는 측부와 열이 어레이 밖으로 흐르게 하는 측부를 갖는 디바이스들의 어레이를 생성하도록 도자성 자기 재료로 형성되는 격자 내부에 배치되는 디바이스.
- 제46항에 있어서,알칼리 금속의 화합물이 가열, 증발 및 응축을 통해 컨테이너 내의 상기 알칼리 금속의 존재를 생성하는 필라멘트에 부착되는 디바이스.
- 제51항에 있어서,와이어 홀들 및 피드스루들을 없애기 위해 필라멘트 접속기들이 도핑된 실리콘 열적 상부(top) 및 하부(bottom)를 통해 전기적으로 라우팅되는 디바이스.
- 제45항에 있어서,상기 분리력은 상기 전극들의 하나 또는 둘 다 상에 작용하는 열 팽창력인 디바이스.
- 제53항에 있어서,상기 열 팽창은 동작 동안 상기 디바이스의 부품들의 가열 또는 냉각으로부터 행해지는 디바이스.
- 제53항에 있어서,상기 열 팽창은 외부 가열 또는 냉각 소스로부터 행해지는 디바이스.
- 제53항에 있어서,상기 열 팽창은 터널링 및 포논 차단 영역들 밖의 지지대(support)에 대해 작용하는 디바이스.
- 제56항에 있어서,상기 지지대는 양 전극들 또는 양 전극 조립체들과 접촉하는 디바이스.
- 제31항에 있어서,상기 전극들 또는 전극 조립체들은 또한 진공 챔버의 상부들 및 하부들이 되도록 구성되는 디바이스.
- 제56항에 있어서,상기 지지대는 하나의 대면 전극 또는 전극 조립체와는 직접 접촉하고, 다른 대면 전극 또는 전극 조립체와는 직접 접촉하지 않는 디바이스.
- 제45항에 있어서,상기 분리력은, 포논 전달로 인한 열 전도, 전자 전달로 인한 열 전도, 방사선 전달로 인한 열 전도, 또는 페르미 에너지 레벨 아래의 전자들의 전기 전도, 또는 이들의 임의 조합을 포함하는, 상기 전극들 또는 전극 조립체들 간의 잠재적 상호작용들의 그룹 중 하나 이상을 줄이거나 제거하도록 구성되는 디바이스.
- 제45항에 있어서,상기 인력 및 분리력의 크기에서의 부족 또는 초과를 상쇄시키는 기계적, 자기적, 정전기적, 전자 기계적 또는 전자기적으로 생성되는 추가적인 힘을 더 포함하는 디바이스.
- 제61항에 있어서,상기 추가 힘은 스프링 또는 스펀지 재료의 분포로부터 유래되는 디바이스.
- 제31항에 있어서,상기 전극 또는 전극 조립체는 상기 다른 전극 또는 전극 조립체에 대면하는 층을 구비하고, 상기 층은 열전 효과들을 용이하게 하기 위해 높은 제벡 또는 펠티에 계수를 갖는 디바이스.
- 제31항에 있어서,상기 전극 또는 전극 조립체는 상기 다른 전극 또는 전극 조립체에 대면하는 층을 구비하고, 상기 층은 열 터널링 효과들을 용이하게 하기 위해 낮은 일함수의 재료 또는 공진 터널링 두께를 갖는 디바이스.
- 제64항에 있어서,상기 낮은 일함수의 재료는 알칼리 금속, 알칼리 금속의 합금, 산화물, 다이아몬드 또는 나노튜브들의 적층 또는 다른 조합을 포함하는 디바이스.
- 제31항에 있어서,하나의 전극은 발광층을 구비하고, 다른 전극은 감광층을 구비하여 열광전 효과들을 용이하게 하는 디바이스.
- 제31항에 있어서,다수의 전극 쌍이 직렬로 또는 병렬로 또는 직렬과 병렬의 조합으로 접속되어 부하 또는 전원과의 전압 매칭을 용이하게 하는 디바이스.
- 제67항에 있어서,상기 전극 또는 전극 조립체들의 쌍들은 2개의 기판상에 실장되거나 형성되는 디바이스.
- 제68항에 있어서,상기 기판은 또한 진공 챔버이고, 상기 기판은 진공에 적합한 재료들을 포함하는 디바이스.
- 제69항에 있어서,상기 진공에 적합한 재료들은 실리콘, 폴리이미드 또는 유리 또는 이들의 임의 조합을 포함하는 재료들의 그룹 중 적어도 하나를 포함하는 디바이스.
- 제67항에 있어서,상기 전극 쌍들은 자신의 진공 챔버들을 형성하도록 별개로 결합되고, 이러한 쌍들은 인쇄 회로 보드 기법들을 이용하여 실장되는 디바이스.
- 열 에너지를 전류로 변환하거나 전기 에너지를 냉각으로 변환하는 프로세스로서,제1항 또는 제31항의 디바이스를 제공하는 단계; 및자계 및 전류 분포 또는 온도 분포의 강도들을 조정하여 안정되고 이격된 평 형 위치에 상기 대면하는 전극들을 배치하는 단계를 포함하는 프로세스.
- 제72항에 있어서,상기 대면하는 전극들은 약 20 나노미터 또는 그 보다 작은 범위 내로 이격되는 프로세스.
- 제72항에 있어서,상기 자계 및 전류 분포의 강도들은 상기 대면하는 전극들을 1 나노미터 내지 20 나노미터 범위 내로 이격되는 안정되고 이격된 평형 위치에 배치하도록 조정되는 프로세스.
- 제72항에 있어서,상기 강도들은 20 나노미터 내지 1000 나노미터 범위 내의 전극 간격을 생성하고, 하나의 전극은 주로 방사 전극으로부터 다른 감광 전극으로의 광량자 열 터널링에 의한 방사선의 전력으로의 변환에 사용하기 위한 감광 재료를 구비하는 프로세스.
- 제72항에 있어서,상기 강도들은 20 나노미터 내지 100 나노미터 범위 내의 전극 간격을 생성 하는 프로세스.
- 열을 냉각 또는 전기 에너지로 변환하는 프로세스로서,제31항의 디바이스를 제공하는 단계; 및상기 디바이스에 온도차를 인가하는 단계를 포함하는 프로세스.
- 제77항에 있어서,열 소스는 방사 소스, 환경으로부터의 열, 지열 에너지, 또는 엔진들 또는 동물 물질 대사로부터 생성된 열인 프로세스.
- 제77항에 있어서,상기 열 소스는 인간 생체인 프로세스.
- 제77항에 있어서,상기 열 소스는 인간 생체이고, 상기 디바이스는 핸드헬드 디바이스인 프로세스.
- 제77항에 있어서,상기 열 소스는 동작하는 전기, 스팀 또는 내연 기관, 연소 연료 또는 이들 의 배기 가스들인 프로세스.
- 제77항에 있어서,상기 열 소스는 내연 기관 또는 그의 배기 가스이고, 상기 디바이스는 상기 엔진 또는 가스 배기 라인 내에 히트 싱크로서 포함되는 프로세스.
- 제77항에 있어서,자연적으로 발생하는 온도들에서 동작하는 프로세스.
- 제77항에 있어서,상기 디바이스는 냉장고, 에어컨, 냉각 담요, 냉각 의류, 또는 인간 또는 동물 몸체에 부착되거나 그 안에 포함되는 냉각 디바이스에 사용되는 프로세스.
- 제77항의 디바이스의 다수 유닛을 포함하는 디바이스로서,상기 전극들은 주기적인 간격의 다수 층 내에 배열되는 디바이스.
- 제77항의 디바이스의 다수 유닛을 포함하는 디바이스로서,직렬로 조립되는 디바이스.
- 제77항의 디바이스의 다수 유닛을 포함하는 디바이스로서,병렬로 조립되는 디바이스.
- 제77항의 디바이스의 다수 유닛을 포함하는 디바이스로서,생산 효율 또는 패키징 밀도 또는 생산 효율과 패키징 밀도의 조합을 달성하기 위해 웨이퍼 또는 웨이퍼들의 스택 상에 제조되는 디바이스.
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