KR20090044486A - Method of fabricating of substrate used semiconductor package - Google Patents

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Abstract

본 발명에 따른 반도체 패키지용 기판의 제조 방법은, 기판의 상면에 본드 핑거 영역을 포함하는 다수의 배선을 형성하는 단계; 상기 배선의 본드 핑거 영역에 대해 코이닝을 수행하는 단계; 및 상기 본드 핑거 영역의 일부분이 노출되도록 상기 기판 상에 솔더마스크를 형성하는 단계를 포함한다. In accordance with another aspect of the present invention, a method of manufacturing a substrate for a semiconductor package includes: forming a plurality of wires including a bond finger region on an upper surface of the substrate; Performing coining on the bond finger region of the wiring; And forming a solder mask on the substrate such that a portion of the bond finger region is exposed.

Description

반도체 패키지용 기판의 제조 방법{Method of fabricating of substrate used semiconductor package}Method of fabricating a substrate for semiconductor package

본 발명은 반도체 패키지용 기판의 제조 방법에 관한 것으로서, 보다 상세하게는, 미세 피치가 구현된 반도체 패키지를 형성할 수 있도록 부분적으로 넓은 면적을 갖는 본드 핑거가 구비된 반도체 패키지용 기판의 제조 방법에 관한 것이다. The present invention relates to a method for manufacturing a substrate for a semiconductor package, and more particularly, to a method for manufacturing a substrate for a semiconductor package having a bond finger having a large area to form a semiconductor package with a fine pitch. It is about.

오늘날 반도체 산업은 저비용에 더욱 경량화, 소형화, 다기능화 및 고성능화된 반도체 소자를 요구되고 있고, 이러한 요구를 충족시키기 위하여 필요한 중요한 기술 중의 하나가 반도체 패키징 기술이다.Today, the semiconductor industry demands semiconductor devices that are lighter, smaller, more versatile, and higher in performance at a lower cost, and one of the important technologies required to meet these demands is semiconductor packaging technology.

반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 방식으로 발전되어 왔다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시켰으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시켰다.In the semiconductor industry, packaging technology for integrated circuits has been developed in a manner that satisfies the demand for miniaturization and mounting reliability. For example, the demand for miniaturization has accelerated the development of technology for packages that are close to chip size, and the demand for mounting reliability highlights the importance of packaging technologies that can improve the efficiency of mounting and mechanical and electrical reliability after mounting. I was.

반도체 패키징 기술은 반도체 칩의 성능이 향상됨에 따라, 외부와의 전기적인 연결을 위하여 많은 수의 입출력 수단이 필요하다는 문제점이 가지게 되었다. 따라서, 이를 해결하기 위해 비지에이(BGA : Ball Grid Array) 타입 반도체 패키지 등과 같은 패키지 기술과 두께가 얇으며, 소형의 시스템에 널리 사용되고 있는 패키지로 리드 피치(Lead Pitch)를 줄인 형태인 TSOP(Thin Small Outline Package) 타입과 같은 종래 리드프레임(Lead Frame)을 이용한 패키지 기술을 개량 발전시키는 연구가 진행되고 있다. Semiconductor packaging technology has a problem that as the performance of the semiconductor chip is improved, a large number of input and output means are required for electrical connection to the outside. Therefore, in order to solve this problem, a package technology such as a ball grid array (BGA) type semiconductor package and the like are thin, and a package widely used in a small system is used to reduce lead pitch (TSOP). Research is being conducted to improve and develop a package technology using a conventional lead frame such as a Small Outline Package.

한편, 일반적으로 상술한 반도체 기술들은 반도체 칩과 기판 또는 리드프레임을 금속 와이어를 사용하여 전기적으로 연결하고 있으며, 상기 종래 금속 와이어 형성 공정은, 기판 상에 반도체 칩을 부착시킨 후, 상기 반도체 칩의 본딩 패드와 상기 기판의 본드 핑거 간에 스티치(Stitch) 본딩을 수행하는 것으로 이루어진다. In general, the above-described semiconductor technologies electrically connect a semiconductor chip and a substrate or lead frame using metal wires. In the conventional metal wire forming process, the semiconductor chip is attached to a substrate and then, Stitch bonding is performed between the bonding pads and the bond fingers of the substrate.

그러나, 반도체 패키지가 소형화에 따라 기판의 본드 핑거가 고집적화되어 파인 피치를 가짐에 따라 상기 금속 와이어 형성 공정에 많이 문제가 발생하고 있다. However, as the semiconductor package becomes smaller, the bond fingers of the substrate are highly integrated and have a fine pitch, which causes many problems in the metal wire forming process.

즉, 미세 피치를 갖는 다수의 본드 핑거를 구비한 기판의 상기 본드 핑거에 금속 와이어 형성 공정을 수행할 경우, 상기 미세 피치를 갖는 본드 핑거의 폭이 본딩 캐필러리 장치에 의해 상기 본드 핑거에 부착되는 금속 와이어 부분보다 좁아지게 된다. That is, when performing a metal wire forming process on the bond finger of the substrate having a plurality of bond fingers having a fine pitch, the width of the bond finger having the fine pitch is attached to the bond finger by a bonding capillary device Narrower than the metal wire portion.

이에 따라, 상기 본드 핑거와 부착되는 금속 와이어의 일부분이 상기 본드 핑거의 외부로 돌출되게 되고, 상기 외부로 돌출된 본드 핑거 부분은 상기 본드 핑거와 같은 고정 수단에 지지되지 않기 때문에 고정되지 못하게되고, 금속 와이어가 끊어지지 않는 현상이 발생한다.Accordingly, a portion of the metal wire attached to the bond finger is protruded to the outside of the bond finger, and the outwardly protruding bond finger portion is not fixed because it is not supported by the fixing means such as the bond finger, The metal wire does not break.

따라서, 기판에 구비된 다수의 본드 핑거와 이에 대응하는 반도체 칩의 각 본딩 패드 간에 연속적으로 수행되는 금속 와이어 형성 공정이 불가능해진다. Therefore, the metal wire forming process that is continuously performed between the plurality of bond fingers provided on the substrate and the respective bonding pads of the semiconductor chip corresponding thereto is impossible.

본 발명은 미세 피치가 구현된 반도체 패키지를 형성할 수 있도록 부분적으로 넓은 면적을 갖는 본드 핑거가 구비된 반도체 패키지용 기판의 제조 방법을 제공한다.The present invention provides a method of manufacturing a substrate for a semiconductor package provided with a bond finger having a large area in part to form a semiconductor package implemented with a fine pitch.

본 발명에 따른 반도체 패키지용 기판의 제조 방법은, 기판의 상면에 본드 핑거 영역을 포함하는 다수의 배선을 형성하는 단계; 상기 배선의 본드 핑거 영역에 대해 코이닝을 수행하는 단계; 및 상기 본드 핑거 영역의 일부분이 노출되도록 상기 기판 상에 솔더마스크를 형성하는 단계를 포함한다. In accordance with another aspect of the present invention, a method of manufacturing a substrate for a semiconductor package includes: forming a plurality of wires including a bond finger region on an upper surface of the substrate; Performing coining on the bond finger region of the wiring; And forming a solder mask on the substrate such that a portion of the bond finger region is exposed.

상기 코이닝은 상기 본드 핑거 영역에서의 배선 두께가 상기 나머지 배선 부분 두께의 40 ∼ 98%에 해당하는 두께를 갖도록 수행한다.The coining is performed such that the wiring thickness in the bond finger region has a thickness corresponding to 40 to 98% of the thickness of the remaining wiring portion.

상기 솔더마스크는 상기 코이닝된 본드 핑거 영역으로부터 5 ∼ 10㎛의 높이를 갖도록 형성한다.The solder mask is formed to have a height of 5 to 10 μm from the coined bond finger region.

상기 솔더마스크를 형성하는 단계 후, 상기 노출된 본드 핑거 영역에 도금막을 형성하는 단계를 더 포함한다.After forming the solder mask, the method may further include forming a plating film on the exposed bond finger region.

상기 도금막은 구리(Cu), 니켈(Ni) 및 금(Au) 중 어느 하나로 형성되거나 또는 이들 중 어느 하나의 합금으로 형성한다.The plated film is formed of any one of copper (Cu), nickel (Ni), and gold (Au) or an alloy of any one of them.

본 발명은 미세 피치를 갖는 배선의 본드 핑거 영역을 코이닝 공정을 이용하여 부분적으로 넓게 형성함으로써 미세 피치 구현을 위해 얇은 폭을 갖는 배선으로 금속 와이어가 고정되지 못하여 끊어지지 않는 문제를 방지할 수 있다.According to the present invention, a bond finger region of a wire having a fine pitch is partially formed by using a coining process, thereby preventing a problem that the metal wire is not fixed by a wire having a thin width for realizing a fine pitch. .

또한, 간단한 방법으로 미세 피치를 갖는 기판을 형성함으로써 반도체 패키지 제조에 따른 제조 원가를 줄일 수 있으며, 미세 피치가 구현된 반도체 패키지를 형성할 수 있다.In addition, by forming a substrate having a fine pitch by a simple method, it is possible to reduce the manufacturing cost of manufacturing a semiconductor package, and to form a semiconductor package having a fine pitch.

본 발명은 미세 피치의 구현을 위해 얇은 폭의 배선을 구비한 기판을 사용하여 반도체 패키지를 형성함에 있어서 발생하는 금속 와이어 형성 공정의 문제를 방지하기 위하여 배선의 본드 핑거 영역의 폭을 넓힌 기판을 형성한다.The present invention forms a substrate having a wider width of the bond finger region of the wiring in order to prevent the problem of the metal wire forming process that occurs in forming a semiconductor package using a substrate having a thin wiring for realizing fine pitch. do.

자세하게, 본 발명은 얇은 폭의 배선이 형성된 기판에 지그를 이용하여 본드 핑거 영역에 해당하는 부분에만 코이닝 공정을 수행하여 본드 핑거 영역의 배선을 나머지 영역의 배선보다 넓은 폭으로 형성함과 아울러 금속 와이어가 부착될 수 있을 정도의 넓이를 갖도록 형성함으로써 종래 미세 피치로 얇은 폭의 배선 상에 고정되지 못한 금속 배선 부분에 의해 금속 와이어가 끊어지지 않는 문제를 방지할 수 있다. In detail, the present invention performs a coining process only on a portion corresponding to the bond finger region by using a jig on a substrate on which a thin wiring is formed, thereby forming the wiring of the bond finger region in a wider width than the wirings of the remaining regions. By forming the wire to have a width enough to attach the wire, it is possible to prevent the problem that the metal wire is not broken by the metal wire portion which is not fixed on the wire having a thin width at a conventional fine pitch.

따라서, 간단한 방법으로 미세 피치를 갖는 기판을 형성함으로써 반도체 패키지 제조에 따른 제조 원가를 줄일 수 있으며, 미세 피치가 구현된 반도체 패키지를 형성할 수 있다.Therefore, by forming a substrate having a fine pitch by a simple method, it is possible to reduce the manufacturing cost of manufacturing a semiconductor package and to form a semiconductor package having a fine pitch.

이하에서는, 본 발명의 실시예에 따른 반도체 패키지용 기판의 제조 방법에 대하여 상세히 설명하도록 한다.  Hereinafter, a method of manufacturing a semiconductor package substrate according to an embodiment of the present invention will be described in detail.

도 2a 및 도 2c는 본 발명의 실시예에 다른 반도체 패키지용 기판의 제조 방법을 설명하기 위하여 도시한 도면이다.2A and 2C are diagrams for explaining a method for manufacturing a semiconductor package substrate according to an embodiment of the present invention.

도 2a를 참조하면, 반도체 패키지를 형성하기 위한 기판(100)의 상면에 본드 핑거 영역을 포함하는 다수의 배선(104)을 형성한다. 상기 배선(104)은 미세 피치를 갖는 반도체 패키지를 구현하기 위하여 종래에 비해 얇은 폭을 갖도록 형성된다.Referring to FIG. 2A, a plurality of wirings 104 including bond finger regions are formed on an upper surface of the substrate 100 for forming a semiconductor package. The wiring 104 is formed to have a thin width as compared with the prior art in order to implement a semiconductor package having a fine pitch.

그런 다음, 상기 기판(100)의 본드 핑거 영역(미도시) 상에 상기 본드 핑거 영역에 대응하는 크기를 갖는 지그(Jig : 130)를 배치시킨다. Then, a jig 130 having a size corresponding to the bond finger region is disposed on the bond finger region (not shown) of the substrate 100.

상기 기판(100)의 상면에 형성되는 배선(104)은 일반적으로 식각 공정의 영향으로 사다리꼴의 형태를 갖도록 형성된다. The wiring 104 formed on the upper surface of the substrate 100 is generally formed to have a trapezoidal shape under the influence of an etching process.

도 2b를 참조하면, 상기 기판(100)의 상기 본드 핑거 영역(102)에 상기 지그를 이용한 코이닝 공정을 수행하여 상기 외부와 전기적인 연결을 이루는 본드 핑거 영역(102)에 해당하는 배선(104)의 폭을 상기 나머지 배선(104) 부분보다 넓게 형성한다. Referring to FIG. 2B, a wiring 104 corresponding to the bond finger region 102 which is electrically connected to the outside by performing a coining process using the jig on the bond finger region 102 of the substrate 100. ) Is made wider than the remaining portion of the wiring 104.

상기 코이닝은 상기 본드 핑거 영역(102)에서의 배선(104) 두께가 상기 나머지 배선(104) 부분 두께의 40 ∼ 98%에 해당하는 두께를 갖도록 수행한다.The coining is performed such that the thickness of the wiring 104 in the bond finger region 102 has a thickness corresponding to 40 to 98% of the thickness of the remaining portion of the wiring 104.

도 2c를 참조하면, 상기 기판(100) 상에 상기 본드 핑거 영역(102)의 일부분이 노출되도록 솔더마스크(140)를 형성하여 본드 핑거(106)를 한정한다.Referring to FIG. 2C, a solder mask 140 is formed on the substrate 100 to expose a portion of the bond finger region 102 to define the bond finger 106.

상기 솔더마스크(140)는 상기 코이닝되어 폭이 넓어진 본드 핑거(106)의 표면으로부터 5 ∼ 10㎛의 높이를 갖도록 형성한다. The solder mask 140 is formed to have a height of 5 to 10 μm from the surface of the coin finger having the width of the coin finger widened.

그런 다음, 상기 노출된 본드 핑거(106)에 도금 공정을 수행하여 구리(Cu), 니켈(Ni) 및 금(Au) 중 어느 하나로 형성되거나 또는 이들 중 어느 하나의 합금으로 이루어진 도금막을 형성하여 본 발명의 실시예에 따른 반도체 패키지용 기판의 제조를 완료한다.Then, a plating process is performed on the exposed bond fingers 106 to form a plated film formed of any one of copper (Cu), nickel (Ni), and gold (Au) or an alloy of any one of them. The manufacturing of the semiconductor package substrate according to the embodiment of the present invention is completed.

이상에서와 같이, 본 발명은 미세 피치의 구현을 위해 얇은 폭을 갖는 배선을 구비한 기판의 본드 핑거 영역에 코이닝 공정을 수행하여 상기 배선의 본드 핑거 영역을 금속 와이어가 부착될 수 있을 정도의 넓이를 갖도록 형성함으로써 폭이 얇은 배선 상에 고정되지 못한 금속 배선 부분에 의하여 금속 와이어가 끊어지지 않는 문제를 방지할 수 있다. As described above, the present invention performs a coining process on the bond finger region of the substrate having the wiring having a thin width to realize the fine pitch, the metal wire can be attached to the bond finger region of the wiring By forming it to have a width, it is possible to prevent the problem that the metal wire is not broken by the metal wiring portion which is not fixed on the thin wiring.

따라서, 미세 피치를 갖는 기판을 사용하여 반도체 패키지를 형성함으로써 미세 피치가 구현된 반도체 패키지를 형성할 수 있다.Therefore, the semiconductor package having the fine pitch may be formed by forming the semiconductor package using the substrate having the fine pitch.

도 1a 및 도 1c는 본 발명의 실시예에 다른 반도체 패키지용 기판의 제조 방법을 설명하기 위한 공정별 도면.1A and 1C are process-specific diagrams for explaining a method for manufacturing a substrate for a semiconductor package according to the embodiment of the present invention.

Claims (5)

기판의 상면에 본드 핑거 영역을 포함하는 다수의 배선을 형성하는 단계;Forming a plurality of wirings including a bond finger region on an upper surface of the substrate; 상기 배선의 본드 핑거 영역에 대해 코이닝을 수행하는 단계; 및Performing coining on the bond finger region of the wiring; And 상기 본드 핑거 영역의 일부분이 노출되도록 상기 기판 상에 솔더마스크를 형성하는 단계;를Forming a solder mask on the substrate such that a portion of the bond finger region is exposed; 포함하는 것을 특징으로 하는 반도체 패키지용 기판의 제조 방법. The manufacturing method of the board | substrate for semiconductor packages containing it. 제 1 항에 있어서,The method of claim 1, 상기 코이닝은 상기 본드 핑거 영역에서의 배선 두께가 상기 나머지 배선 부분 두께의 40 ∼ 98%에 해당하는 두께를 갖도록 수행하는 것을 특징으로 하는 반도체 패키지용 기판의 제조 방법. And the coining is performed such that the wiring thickness in the bond finger region has a thickness corresponding to 40 to 98% of the thickness of the remaining wiring portion. 제 1 항에 있어서,The method of claim 1, 상기 솔더마스크는 상기 코이닝된 본드 핑거 영역으로부터 5 ∼ 10㎛의 높이를 갖도록 형성하는 것을 특징으로 하는 반도체 패키지용 기판의 제조 방법. The solder mask is formed to have a height of 5 ~ 10㎛ from the coined bond finger region. 제 1 항에 있어서,The method of claim 1, 상기 솔더마스크를 형성하는 단계 후, 상기 노출된 본드 핑거 영역에 도금막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지용 기판의 제조 방법. And forming a plating film on the exposed bond finger region after the forming of the solder mask. 제 4 항에 있어서,The method of claim 4, wherein 상기 도금막은 구리(Cu), 니켈(Ni) 및 금(Au) 중 어느 하나로 형성되거나 또는 이들 중 어느 하나의 합금으로 형성하는 것을 특징으로 하는 반도체 패키지용 기판의 제조 방법. The plating film is formed of any one of copper (Cu), nickel (Ni) and gold (Au) or a method of manufacturing a substrate for a semiconductor package, characterized in that formed by any one of these alloys.
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