KR20090032767A

KR20090032767A - 내장형 박막 캐패시터

Info

Publication number: KR20090032767A
Application number: KR1020070098254A
Authority: KR
Inventors: 이병화; 위성권; 박상수; 박민철; 박동석
Original assignee: 삼성전기주식회사
Priority date: 2007-09-28
Filing date: 2007-09-28
Publication date: 2009-04-01
Also published as: KR100910457B1

Abstract

박막 캐패시터는 절연 기판 내부에 구현된다. 박막 캐패시터는 순차적으로 적층된 제1 전극층, 유전체막 및 제2 전극층으로 이루어진 캐패시터부와, 상기 제1 및 제2 전극층에 각각 연결된 복수의 제1 및 제2 외부 단자부를 포함한다. 상기 캐패시터부는 2개의 장측변과 그 사이의 2개의 단측변을 갖는 직사각형 구조이다. 상기 복수의 제1 및 제2 외부 단자부는 상기 2개의 장측변을 따라 상기 박막 캐패시터의 주변부에 교대로 배열되며, 상기 2개의 장측변에서 대응되는 영역에 서로 다른 극성의 외부단자부가 위치한다. 바람직하게, 상기 제1 및 제2 전극층과 상기 유전체층의 중첩된 영역으로 정의되는 직사각형의 활성영역은 그 단측변의 길이에 대한 그 장측변의 길이가 0.25 이하일 수 있다. 이러한 조건에서는 자속상쇄효과를 통한 ESL 저감효과를 획기적으로 향상시킬 수 있다.

박막 캐패시터(thin film capacitor), ESL(Equivalent Series Inductance)

Description

내장형 박막 캐패시터{EMBEDDED THIN-FILM CAPACTIOR}

본 발명은 박막 캐피시터에 관한 것으로서, 특히 고주파영역에서 사용되는 디커플링 캐패시터에 적합하도록 낮은 등가직렬인덕턴스(ESL)를 갖는 내장형 박막 커패시터에 관한 것이다.

일반적으로, 인쇄회로기판과 같은 보드 상에 탑재되던 각종 수동소자는 전자장치를 소형화는데 큰 장애요인으로 인식되고 있다. 이러한 맥락에서, 대표적인 수동소자인 캐패시터도 내장화가 시도되고 있으며, 이에 관련된 연구와 개발도 활발히 이루어지고 있다.

특히, 캐패시터는 운용 주파수의 고주파화에 따라 인덕턴스를 감소시키기 위한 적절한 배치가 요구된다. 예를 들어, 안정적인 전원공급에 사용되는 디커플링용 캐패시터는 고주파화에 따른 유도인덕턴스를 저감시키기 위해 입력단자와 최근접 거리에 배치되는 것이 요구된다.

이러한 소형화와 고주파화의 요구에 충족시키기 위해, 다양한 형태의 저 ESL 적층형 캐패시터가 개발되어 왔으나, 종래의 실장형 캐패시터로는 상기한 문제를 극복하는데 근본적인 한계가 있다. 이 대안으로서, 최근에 내장형 캐패시터 구현방안이 활발히 연구되고 있다.

내장형 박막 캐패시터는 메모리카드, PC 메인보드 및 각종 RF모듈에 사용되는 인쇄회로기판에 내장된 박막구조의 캐패시터를 말한다. 따라서, 실장형 캐패시터 소자에 비해, 제품의 크기를 획기적으로 감소시킬 수 있다.

또한, MPU 같은 능동소자의 입력단자와 매우 근접거리에 배치될 수 있으므로, 도선길이로 인한 상호 연결인덕턴스(interconnect inductance)를 저감시킬 수 있다.

이러한 내장형 캐패시터에서의 인덕턴스 저감효과는 내장방식이라는 고유한 배치관계로 얻어지는 상호 연결인덕턴스 저감으로 인한 효과에 불과하며, 아직까지는 내장형 박막 캐패시터 자체의 ESL 특성의 개선까지는 미치지 못하고 있는 실정이다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 그 목적은 상호연결 인덕턴스를 저감할 수 있는 내장형 방식을 채용하면서 캐패시터 자체 구조로 인한 등가직렬인덕턴스(ESL)를 저감시킬 수 있는 내장형 박막 캐패시터를 제공하는데 있다.

상기한 기술적 과제를 실현하기 위해서, 본 발명은,

절연 기판 내부에 순차적으로 적층된 제1 전극층, 유전체막 및 제2 전극층으로 이루어지며, 2개의 장측변과 그 사이의 2개의 단측변을 갖는 직사각형 구조인 박막 캐패시터부와, 상기 제1 및 제2 전극층에 각각 연결된 복수의 제1 및 제2 외부 단자부를 포함하며, 상기 복수의 제1 및 제2 외부 단자부는 상기 2개의 장측변을 따라 상기 박막 캐패시터의 주변부에 교대로 배열되며, 상기 2개의 장측변에서 대응되는 영역에 서로 다른 극성의 외부단자부가 위치하는 것을 특징으로 하는 박막 캐패시터를 제공한다.

바람직하게, 상기 제1 외부 단자부와 상기 제1 전극층의 접점과, 상기 제2 외부 단자부와 상기 제2 전극층의 접점은, 상기 2개의 장측변에 따라 위치한 2개의 직선 상에 일정한 간격으로 위치한다.

본 발명의 일 실시형태에서, 상기 제1 전극층은 상기 장측변을 따라 위한 직선 상에 상기 제2 전극층과 상기 유전체층이 형성되지 않은 복수의 노출영역을 가지며, 상기 제1 외부 단자부는 상기 제1 전극층의 상기 노출영역 상에 연결되며, 상기 제2 외부 단자부는 상기 제2 전극층의 상면에 연결될 수 있다.

본 발명의 다른 실시형태에서, 상기 제1 외부 단자부는 상기 제1 전극층의 상면에 연결되며, 상기 제2 외부 단자부는 상기 제2 전극층의 하면에 연결될 수 있다.

본 발명에 채용되는 제1 및 제2 외부 단자부는 상기 절연 기판에 형성된 도전성 비아홀일 수 있다.

바람직하게, 상기 제1 및 제2 전극층과 상기 유전체층의 중첩된 영역으로 정의되는 직사각형의 활성영역은 그 단측변의 길이에 대한 그 장측변의 길이가 0.25이하일 수 있다. 이러한 조건에서는 자속상쇄효과를 통한 ESL 저감효과를 획기적으로 향상시킬 수 있다.

본 발명에 따르면, 내장형 배치의 특성으로 비롯되는 상호연결 인덕턴스의 저감효과와 함께, 캐패시터 구조 자체 내에서 전류경로를 서로 역방향으로 구성하 고, 나아가 그 역방향 전류경로로 인한 자속상쇄효과가 획기적으로 향상시킴으로써 보다 우수한 ESL 특성을 갖는 내장형 박막 캐패시터를 제공할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 구체적인 실시형태를 보다 상세히 설명하기로 한다.

도1은 본 발명의 일 실시형태에 따른 박막 캐패시터가 내장된 기판 구조물을 나타내는 측단면도이다.

도1에 도시된 바와 같이, 본 실시형태에 따른 박막 캐패시터는 절연 기판(11) 내부에 구현된다.

상기 박막 캐패시터는 상기 절연 기판(11)의 일 절연층 상에 적층된 제1 전극층(21), 유전체막(22) 및 제2 전극층(24)을 포함하는 캐패시터부(25)를 포함한다. 또한, 상기 박막 캐패시터는 상기 제1 및 제2 전극층(21,24)과 도전성 비아홀(27,28)의 접점으로 제공되는 복수의 제1 및 제2 외부 단자부(도2의 27',28')를 포함한다.

상기 절연기판(11)은 복수의 절연층(11a,11b,11c)이 적층된 구조로 이루어지며, 필요에 따라 도1에 예시된 바와 같이 다양한 형태의 층간회로를 구성하는 도전성 패턴(12) 및 도전성 비아홀(14)을 포함할 수 있다. 이러한 절연 기판(11)은, 복 수의 세라믹층이 적층된 LTCC 기판 또는 주재가 FR4와 같은 폴리머를 기반으로 하는 절연층으로 구성된 통상의 인쇄회로기판일 수 있다.

본 실시형태와 같이, 상기 제1 및 제2 외부 단자부(27',28')는 도시된 바와 같이 도전성 비아홀에 의해 제공될 수 있으나, 이에 한정되지 않고 필요에 따라 외부 단자부의 일부 또는 전체가 도전성 패턴과의 접점으로 구현될 수도 있다.

보다 구체적으로, 도2를 참조하면, 상기 박막 캐패시터부(25)의 구조적 특징을 보다 상세히 이해할 수 있을 것이다. 도2는 도1에 도시된 절연 기판(11)에 내장된 박막 캐패시터부(25)를 나타내는 상부 평면도이다. 도1에 도시된 단면은 도2의 Y1-Y1'방향으로 절개한 단면으로 볼 수 있다.

도2에 도시된 바와 같이, 상기 박막 캐패시터부(25)는 2개의 장측변과 그 사이의 2개의 단측변을 갖는 직사각형 구조를 갖는다. 27' 및 28' 는 앞서 설명한 바와 같이 복수의 도전성 비아홀(27,28)이 상기 제1 및 제2 전극층(21,24)에 접하는 접점을 나타낸다.

도2에 도시된 바와 같이, 상기 제1 및 제2 외부 단자부(27',28')는 상기 2개의 장측변을 따라 상기 각 전극층(21,24)의 주변부에 배열된다. 바람직하게, 상기 제1 및 제2 외부 단자부(27',28')는 각 장측변에서 일 직선상에 배열될 수 있 다.

본 실시형태와 같이, 상기 제1 외부 단자부(27')를 상기 제1 전극층(21) 상에 배치하기 위해서, 상기 제1 전극층(21)은 상기 장측변을 따라 위한 직선 상에 상기 제2 전극층(24)과 상기 유전체막(22)이 형성되지 않은 복수의 노출영역을 가질 수 있다.

이러한 노출영역을 통해 상기 제1 외부 단자부(27')는 상기 제1 전극층(21)의 상기 노출영역 상에 배치될 수 있다. 또한, 상기 제2 외부 단자부(28')는 상기 제2 전극층(24)의 상면에 배치된다.

또한, 상기 제1 및 제2 외부 단자부(27',28')는 도2에 도시된 바와 같이, 동일한 장측변에서 교대로 배치되고, 양 장측변에서 대응되는 영역에 서로 다른 극성의 외부 단자부(28',27')가 위치하도록 배열된다.

이와 같이, 제1 및 제2 외부 단자부(27',28')를 제공하는 도전성 비아홀(27,28)의 위치를 장측변으로 구성하여 가능한 많은 단자를 위치시킴으로써 전류루프 사이즈를 감소시킬 수 있다. 이를 위해서, 인접한 외부 단자부의 간격(P)이 가능한 범위에서 짧은 것이 바람직하다.

특히, 본 실시형태에 따른 외부 단자부(27',28')의 배열은 일 장측변에서의 전류경로(C1)가 마주하는 장측변에서의 전류경로(C2)와 인접하므로, 그로 인한 자속이 보다 효과적으로 상쇄될 수 있는 장점이 있다. 또한, 대향하는 장측변에 위치한 반대되는 전류경로(C1,C2)의 거리는 장측변보다 짧은 단측변에 의해 결정되므로 보다 효과적으로 상쇄될 수 있을 것이다.

나아가, 본 발명은 보다 높은 ESL 개선효과를 얻기 위해서, 단측변 길이(L)에 대한 장측변 길이(W)의 비율(L/W)을 감소시키는 방안을 제안한다.

도3는 도2에 도시된 박막 캐패시터의 설계(L/W) 변경에 따른 ESL 저감변화를 나타내는 그래프이다.

L/W가 1인 구조, 즉 정사각형 구조의 박막 캐패시터에서의 ESL 값을 기준으로 할 때에, 외부 단자부가 형성되지 않은 단측변의 길이를 감소시킴으로써 ESL의 변화특성을 측정하였다.

그 결과, 도3에 도시된 바와 같이, 단측변의 감소에 따라 대체적으로 ESL 값이 감소되는 경향을 나타내었다. 특히, 단측변에 대한 장측변의 길이비율(L/W)이 0.25 이하에서 10%이상으로 뚜렷한 저감효과를 나타내었다.

이러한 효과는 장측변의 주변부에서 반대되는 전류경로가 보다 인접하게 위치할 수 있어 그 자속상쇄효과가 증대된 결과로 이해할 수 있다.

특히, 이러한 단측변과 장측변의 길이비율 조절은 종래의 칩구조인 실장형 캐패시터에서는 구현되기에는 어려운 비율이며, 박막 캐패시터의 특성에 기초하여 구현될 수 있는 고유한 ESL 저감 방안이라 할 수 있다.

도4은 본 발명의 다른 실시형태에 따른 박막 캐패시터가 내장된 기판 구조물 을 나타내는 측단면도이다.

도4에 도시된 바와 같이, 본 실시형태에 따른 박막 캐패시터는 앞선 실시형태와 유사하게, 절연 기판(31) 내부에 위치한 제1 전극층(41), 유전체막(42) 및 제2 전극층(44)으로 이루어진 캐패시터부(45)를 포함한다. 또한, 상기 박막 캐패시터는 상기 제1 및 제2 전극층(41,44)과 도전성 비아홀(47,48)의 접점으로 제공되는 복수의 제1 및 제2 외부 단자부(도5의 47',48')를 갖는다.

상기 절연기판(31)은 LTCC 기판 또는 인쇄회로기판과 같이, 복수의 절연층(31a,31b,31c)이 적층된 공지된 기판 구조물일 수 있으며, 도전성 패턴(32) 및 도전성 비아홀(34)로 이루어진 층간회로를 포함할 수 있다.

도5를 참조하면, 상기 박막 캐패시터부(45)의 구조적 특징을 보다 상세히 이해할 수 있을 것이다. 도5는 도4에 도시된 절연 기판(31)에 내장된 박막 캐패시터부(45)를 나타내는 상부 평면도이다. 도1에 도시된 단면은 도4의 Y2-Y2'방향으로 절개한 단면이다.

도5에 도시된 바와 같이, 상기 박막 캐패시터부(45)는 2개의 장측변과 그 사이의 2개의 단측변을 갖는 직사각형 구조를 가지며, 여기서 제1 및 제2 외부 단자부(47',48')는 앞서 설명한 바와 같이 도전성 비아홀(47',48')과 상기 제1 및 제2 전극층(41,44)에 접하는 접점을 나타낸다.

도5에 도시된 접점과 같이, 상기 제1 및 제2 외부 단자부(47',48')는 상기 2개의 장측변을 따라 상기 각 전극층(41,44)의 주변부에 배열된다. 바람직하게, 상기 제1 및 제2 외부 단자부(47',48')는 각 장측변에서 일 직선상에 배열될 수 있다.

본 실시형태에서는, 앞선 실시형태와 다른 상기 제1 및 제2 외부 단자부(47',48')을 제공하는 도전성 비아홀(47,48)은 다른 연결방식을 채용한다.

이러한 구조에서도, 상기 제1 및 제2 외부 단자부(47',48')는 도5에 도시된 바와 같이, 동일한 장측변에서 교대로 배치되고, 양 장측변에서 대응되는 영역에 서로 다른 극성의 외부 단자부(48',47')가 위치하도록 배열된다.

따라서, 앞선 실시형태와 유사하게, 전류루프 사이즈가 감소될 뿐만 아니라, 일 장측변에서의 전류경로가 마주하는 장측변에서의 전류경로와 인접하므로 그로 인해 발생되는 자속을 효과적으로 상쇄시킬 수 있다.

본 실시형태에서도, 도3에 참조하여 설명된 단측변에 대한 장측변의 길이비율(L/W)의 감소로 인한 ESL 저감효과를 기대할 수 있다. 즉, L/W 비를 0.25이하로 감소시킴으로써 정사각형구조에 비해 ESL 10%이상의 뚜렷한 저감효과를 얻을 수 있다.

앞서 설명한 바와 같이, 이러한 단측변과 장측변의 길이비율의 한정을 통한 ESL 저감방안은 종래의 실장형 캐패시터인 칩 제품에서 고려되기 어려운 사항으로 서, 박막 캐패시터의 새로운 ESL 저감 방안이라 할 수 있다.

이와 같이, 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.

도1은 본 발명의 일 실시형태에 따른 박막 캐패시터가 내장된 절연 기판을 나타내는 측단면도이다.

도2는 도1에 도시된 절연 기판에 내장된 박막 캐패시터를 나타내는 상부 평면도이다.

도3은 도2에 도시된 박막 캐패시터의 설계(L/W) 변경에 따른 ESL 저감변화를 나타내는 그래프이다.

도4는 본 발명의 다른 실시형태에 따른 박막 캐패시터가 내장된 절연 기판을 나타내는 측단면도이다.

도5는 도4에 도시된 절연 기판에 채용된 박막 캐패시터를 나타내는 상부 평면도이다.

Claims

절연 기판 내에 위치하며 순차적으로 적층된 제1 전극층, 유전체막 및 제2 전극층으로 이루어지며, 2개의 장측변과 그 사이의 2개의 단측변을 갖는 직사각형 구조인 박막 캐패시터부; 및

상기 제1 및 제2 전극층에 각각 연결된 복수의 제1 및 제2 외부 단자부를 포함하며,

상기 복수의 제1 및 제2 외부 단자부는 상기 2개의 장측변을 따라 상기 박막 캐패시터부의 주변에 교대로 배열되며, 상기 2개의 장측변에서 대응되는 영역에 서로 다른 극성의 외부단자부가 위치하는 것을 특징으로 하는 박막 캐패시터.
제1항에 있어서,

상기 제1 외부 단자부와 상기 제1 전극층의 접점과, 상기 제2 외부 단자부와 상기 제2 전극층의 접점은, 상기 2개의 장측변에 따라 위치한 2개의 직선 상에 일정한 간격으로 위치하는 것을 특징으로 하는 박막 캐패시터.
제2항에 있어서,

상기 제1 전극층은 상기 장측변을 따라 위한 직선 상에 상기 제2 전극층과 상기 유전체층이 형성되지 않은 복수의 노출영역을 가지며,

상기 제1 외부 단자부는 상기 제1 전극층의 상기 노출영역 상에 연결되며, 상기 제2 외부 단자부는 상기 제2 전극층의 상면에 연결되는 것을 특징으로 하는 박막 캐패시터.
제2항에 있어서

상기 제1 외부 단자부는 상기 제1 전극층의 상면에 연결되며, 상기 제2 외부 단자부는 상기 제2 전극층의 하면에 연결되는 것을 특징으로 하는 박막 캐패시터.
제1항에 있어서,

상기 제1 및 제2 외부 단자부는 상기 절연 기판에 형성된 도전성 비아홀인 것을 특징으로 하는 박막 캐패시터.
제1항 내지 제5항 중 어느 한 항에 있어서,

상기 제1 및 제2 전극층과 상기 유전체층의 중첩된 영역으로 정의되는 직사각형의 활성영역은 단측변의 길이에 대한 장측변의 길이가 0.25이하인 것을 특징으로 하는 박막 캐패시터.