KR20090032224A - 반도체 패키지 및 그의 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 패키지 및 그의 제조방법은, 본딩 패드를 구비하고, 상기 본딩 패드를 노출시키도록 표면 상에 보호막이 형성된 반도체 칩과, 상기 반도체 칩의 보호막 표면 내에 상기 본딩 패드와 연결되도록 형성된 재배선을 포함하며, 상기 재배선은 그의 일측 단부는 상기 반도체 칩의 본딩 패드와 연결되고, 타측 단부는 볼 랜드를 구성하도록 다른 부분 보다 큰 크기를 갖는 것을 특징으로 한다.

Description

반도체 패키지 및 그의 제조방법{SEMICONDUCTOR PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 패키지 및 그의 제조방법에 관한 것으로, 보다 자세하게는, 제조공정을 감소시켜 양산에 용이하게 적용할 수 있는 반도체 패키지 및 그의 제조방법에 관한 것이다.
오늘날 전자 산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다.
상기와 같은 패키지 조립 기술은 웨이퍼 조립 공정을 거쳐 집적회로가 형성된 반도체 칩이 외부 환경으로부터의 보호와 용이한 실장 및 동작 신뢰성 확보 등을 위하여 패키지 형태를 갖게 된다.
한편, 최근의 전자산업 기술 개발의 주요 추세 중 하나는 소형화와 경량화이다. 이러한 추세속에 반도체 패키지에 있어서도 패키지의 크기를 칩 수준으로 축소하기 위한 이른바 칩 스케일 패키지(chip scale package ; CSP) 또는 칩 사이즈 패키지(Chip size package)라 불리는 패키징 기술이 개발되고 있다.
아울러, 칩 레벨이 아닌 웨이퍼 레벨로 회로 재배선(redistribution layer ; RDL)공정을 포함한 패키징(Packaging) 공정을 진행한 후, 쏘잉(Sawing) 공정을 통하여 다수의 유니트 레벨 패키지(Uint level package)를 구현하는 이른바 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package ; WLCSP)의 제조기술이 개발되고 있다.
통상적으로, 이러한 웨이퍼 레벨 칩 스케일 패키지는 반도체칩의 전기적신호를 외부와 연결하기 위한 본딩패드와 전기적 연결이 필요하지 않은 상기 반도체칩의 패드부분은 전기적인 오류로 인해 발생하는 쇼트를 방지하기 위하여 분리되어야 한다.
그에 따라서, 상기 반도체칩 상면 전체에 절연막을 형성하여 상기 본딩패드와 전기적인 연결이 필요하지 않은 상기 반도체칩의 패드부분을 분리시켜 전기적 오류로 인한 쇼트를 방지한다.
이하에서는, 상기와 같은 재배선을 이용하여 구성하는 종래의 웨이퍼 레벨 패키지의 제조방법에 대해 간략하게 설명하도록 한다.
먼저, 전기적 연결을 위한 본딩 패드가 구비된 반도체 칩들로 이루어진 웨이퍼 상에 절연막을 형성하고, 상기 절연막이 형성된 웨이퍼 내에 구비된 퓨즈 박스를 절연하기 위한 유전막을 증착한다.
그리고, 상기 유전막이 증착된 웨이퍼 상에 도금 및 전기적 연결을 위한 시드 메탈(seed metal)층을 증착하고, 후속의 재배선층이 형성되는 영역을 노출시키기 위해 감광막을 형성하여 패터닝 작업으로 재배선층이 형성되는 영역을 노출시킨 다.
이어서, 상기 노출된 재배선층 상에 전해도금방식으로 구리 도금을 수행하고, 상기 감광막 패턴을 스트립(strip) 공정으로 제거해준 다음, 상기 시드 메탈층을 습식 식각 공정으로 제거해준다.
이후, 무전해 도금 공정을 수행하여 재배선층으로 형성된 상기 구리 메탈층을 덮어준 후, 상기 재배선층 상에 실장부재를 마운팅하고 상기 웨이퍼를 반도체 칩 레벨로 쏘잉(sawing)하여 웨이퍼 레벨 패키지를 완성한다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 상기와 같은 재배선은, 상술한 바와 같은 여러 단계의 공정을 거쳐 형성하기 때문에, 후속 공정 수행시, 상기와 같은 여러 단계의 공정으로 인해 재배선 상에서 박리가 발생하게 된다.
또한, 상기와 같은 재배선은 여러 단계의 공정을 거쳐 형성하기 때문에, 상기 여러 단계의 공정을 거치면서 재배선이 여러 층으로 적층된 구조로 형성되기 때문에, 그에 따른 각 층들 간의 열팽창계수 차이에 따라 웨이퍼의 휨 현상이 증가하여 후속 공정을 용이하게 수행하지 못하게 된다.
게다가, 상기와 같은 여러 단계의 공정을 거쳐 재배선 및 웨이퍼 레벨 패키지를 형성함으로써, 그에 따른 재배선 및 패키지의 제작 비용을 증가시켜 웨이퍼 상의 네트 다이(Net Die)의 수량을 제한하게 되어, 현실적으로 양산에 적용하기 어려운 문제점이 있다.
본 발명은, 재배선 상에서의 박리 또는 웨이퍼의 휨 현상을 방지할 수 있는 반도체 패키지 및 그의 제조방법을 제공한다.
또한, 본 발명은 제작 비용을 감소시켜 양산에 용이하게 적용시킬 수 있는 반도체 패키지 및 그의 제조방법을 제공한다.
본 발명에 반도체 패키지는, 본딩 패드를 구비하고, 상기 본딩 패드를 노출시키도록 표면 상에 보호막이 형성된 반도체 칩; 및 상기 반도체 칩의 보호막 표면 내에 상기 본딩 패드와 연결되도록 형성된 재배선;을 포함하며, 상기 재배선은 그의 일측 단부는 상기 반도체 칩의 본딩 패드와 연결되고, 타측 단부는 볼 랜드를 구성하도록 다른 부분 보다 큰 크기를 갖는 것을 특징으로 한다.
상기 반도체 칩의 본딩 패드와 상기 재배선의 일측 단부 사이에 개재된 범프를 더 포함한다.
상기 범프는 금으로 이루어진다.
상기 재배선은 은 합금 페이스트(Paste)로 이루어진다.
또한, 본 발명에 따른 반도체 패키지의 제조방법은, 본딩 패드를 구비하고, 상기 본딩 패드를 노출시키도록 보호막이 형성된 반도체 칩의 상기 보호막 내에 재배선 형성용 트렌치를 형성하는 단계; 및 상기 트렌치 내에 전도성 물질을 매립하여 재배선을 형성하는 단계;를 포함한다.
상기 전도성 물질은 은 합금 페이스트로 형성한다.
상기 재배선을 형성하는 단계는, 상기 보호막 표면의 트렌치를 매립하도록 페이스트 상태의 전도성 물질을 형성하는 단계; 상기 페이스트 상태의 전도성 물질을 경화시키는 단계; 및 상기 경화된 전도성 물질을 압착하는 단계;를 포함한다.
상기 페이스트 상태의 전도성 물질을 형성하는 단계는, 스크린 프린팅(Screen Printing) 방식으로 수행한다.
상기 반도체 칩의 본딩 패드와 상기 재배선의 일측 단부 사이에 범프를 더 형성한다.
상기 범프는 금으로 형성한다.
본 발명은, 반도체 칩과 같은 기초층 상의 보호막 내에 재배선 패턴을 형성함으로써, 여러 단계의 재배선 형성 공정으로 인해 발생하는 재배선의 박리 현상을 방지할 수 있다.
또한, 본 발명은 상기와 같이 보호막 내에 재배선 패턴을 형성함으로써, 재배선에서의 상기 재배선을 이루는 각 층간 열팽창계수의 차이에 따라 발생하는 웨이퍼의 휨 현상을 최소화시킬 수 있으므로, 그에 따른 후속 공정을 용이하게 수행할 수 있다.
게다가, 본 발명은 여러 단계의 공정을 거쳐 재배선을 형성하지 않음으로써, 재배선의 제작 비용의 증가를 방지할 수 있으므로, 양산에 용이하게 적용시킬 수 있다.
본 발명은, 반도체 칩과 같은 기초층 상에 형성된 보호막을 식각하여 상기 보호막 내에 배선 패턴을 형성하고, 상기 배선 패턴을 압착하여 상기 배선 패턴의 일측 단에 평평한 형태의 본딩 패드를 형성하여 재배선 패턴을 형성한다.
이렇게 하면, 반도체 칩과 같은 기초층의 보호막 상에 여러 단계의 공정을 수행하여 재배선을 형성하고, 상기 재배선을 이용하여 패키지를 형성하는 종래의 재배선과 달리, 상기와 같이 반도체 칩과 같은 기초층 상의 보호막 내에 배선 패턴을 형성하여 재배선 패턴으로 사용함으로써, 여러 단계의 재배선 형성 공정으로 인해 발생하는 재배선의 박리 현상을 방지할 수 있다.
또한, 상기와 같이 보호막 내에 재배선 패턴을 형성함으로써, 여러 단계의 공정을 통해 형성되어 적층 구조와 같은 구조로 이루어진 재배선에서의 각각의 열팽창계수 차이에 따라 발생하는 웨이퍼의 휨 현상을 최소화시킬 수 있으므로, 그에 따른 후속 공정을 용이하게 수행할 수 있다.
게다가, 종래와 같이 여러 단계의 공정을 거쳐 재배선을 형성하지 않음으로써, 재배선의 제작 비용의 증가를 방지할 수 있으므로, 따라서, 양산에 용이하게 적용시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 평면도 및 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 본 발명의 실시예에 따른 재배선(100)은, 일면에 본딩 패드(106)를 구비하고, 상기 본딩 패드(106)를 노출시키도록 보호막(104)이 형성된 반도체 칩(102)의 상기 보호막(104) 내에 재배선(110)이 형성되어 이루어진 구조를 갖는다.
또한, 상기 재배선(110)은 은과 같은 전도성 물질로 이루어지며, 상기 반도체 칩(102)의 본딩 패드(106) 표면에 부착력을 증가시키기 위해 상기 본딩 패드(106) 표면에 형성된 금으로 이루어진 범프(108)를 매개로 상기 반도체 칩(102)과 전기적으로 연결된다.
상기 재배선(110)의 일측 단의 표면에는 평평한 형태로 상기 재배선(110) 보다 더 큰 크기를 갖는 볼 랜드(112)가 형성되어, 에지(Edge)형 재배선의 역할을 수행한다.
여기서, 본 발명은 상기와 같이 반도체 칩과 같은 기초층 상의 보호막 내에 배선 패턴이 형성되어 재배선 패턴으로 사용됨으로써, 여러 단계의 재배선 형성 공정으로 인해 발생하는 재배선의 박리 현상을 방지할 수 있으며, 여러 단계의 공정을 통해 형성되어 적층 구조와 같은 구조로 이루어진 재배선에서의 각각의 열팽창계수 차이에 따라 발생하는 웨이퍼의 휨 현상을 최소화시킬 수 있다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정별 평면도 및 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 일면에 본딩 패드(106)를 갖는 반도체 칩(102) 전면 상에 상기 본딩 패드(106)만을 노출시키도록 보호막(104)을 형성한다. 그런 다음, 상기 보호막(104)에 대해 베이킹(Baking) 공정을 수행한다.
도 2b를 참조하면, 상기 보호막(104) 상에 상기 보호막(104) 내의 트렌치를 형성하기 위한 마스크 패턴(도시안됨)을 형성한다. 그런 다음, 상기 마스크패턴을 식각마스크로 이용하여 상기 보호막(104)을 상기 반도체 칩(102)이 노출될 때까지 식각하여 후속의 재배선을 위한 트렌치(T)를 형성한다.
이어서, 상기 반도체 칩(102)의 본딩 패드(106) 상에 상기 반도체 칩(102)과 재배선과의 부착력을 향상시키기 위해 금으로 이루어진 범프(108)를 형성한다.
도 2c를 참조하면, 상기 트렌치(T)를 스크린 프린팅(Screen Printing) 방식을 이용하여 전도성 물질로 매립함과 아울러, 상기 트렌치(T) 내에 재배선(110)을 형성한다. 여기서, 상기 전도성 물질은 은 합금 페이스트로로 형성하는 것이 바람직하다.
그런 다음, 상기와 같은 전도성 물질로 매립되어 형성된 상기 재배선(110)을 경화시킨다.
도 2d를 참조하면, 상기 경화된 재배선(110)을 압착(Coinning)함과 아울러, 상기 재배선(110)의 일측 단부에 평평하고 상기 재배선(110) 보다 큰 크기를 갖는 형태의 볼 랜드(112)를 형성하여, 본 발명의 실시예에 따른 반도체 패키지를 완성한다.
전술한 바와 같이, 본 발명은 반도체 칩과 같은 기초층 상의 보호막 내에 배선 패턴을 형성하여 재배선 패턴으로 사용함으로써, 여러 단계의 재배선 형성 공정으로 인해 발생하는 재배선의 박리 현상을 방지할 수 있으며, 또한, 여러 단계의 공정을 통해 형성되어 적층 구조와 같은 구조로 이루어진 재배선에서 각각의 열팽창계수 차이에 따라 발생하는 웨이퍼의 휨 현상을 최소화시킬 수 있다.
게다가, 종래와 같이 여러 단계의 공정을 거쳐 재배선을 형성하지 않음으로써, 재배선의 제작 비용의 증가를 방지할 수 있으므로, 따라서, 양산에 용이하게 적용시킬 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 평면도 및 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정별 단면도 및 평면도.

Claims (10)

  1. 본딩 패드를 구비하고, 상기 본딩 패드를 노출시키도록 표면 상에 보호막이 형성된 반도체 칩; 및
    상기 반도체 칩의 보호막 표면 내에 상기 본딩 패드와 연결되도록 형성된 재배선;
    을 포함하며,
    상기 재배선은 그의 일측 단부는 상기 반도체 칩의 본딩 패드와 연결되고, 타측 단부는 볼 랜드를 구성하도록 다른 부분 보다 큰 크기를 갖는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 반도체 칩의 본딩 패드와 상기 재배선의 일측 단부 사이에 개재된 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 범프는 금으로 이루어진 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 재배선은 은 합금 페이스트(Paste)로 이루어진 것을 특징으로 하는 반 도체 패키지.
  5. 본딩 패드를 구비하고, 상기 본딩 패드를 노출시키도록 보호막이 형성된 반도체 칩의 상기 보호막 내에 재배선 형성용 트렌치를 형성하는 단계; 및
    상기 트렌치 내에 전도성 물질을 매립하여 재배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  6. 제 5 항에 있어서,
    상기 전도성 물질은 은 합금 페이스트로 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  7. 제 5 항에 있어서,
    상기 재배선을 형성하는 단계는,
    상기 보호막 표면의 트렌치를 매립하도록 페이스트 상태의 전도성 물질을 형성하는 단계;
    상기 페이스트 상태의 전도성 물질을 경화시키는 단계; 및
    상기 경화된 전도성 물질을 압착하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  8. 제 7 항에 있어서,
    상기 페이스트 상태의 전도성 물질을 형성하는 단계는,
    스크린 프린팅(Screen Printing) 방식으로 수행하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  9. 제 5 항에 있어서,
    상기 반도체 칩의 본딩 패드와 상기 재배선의 일측 단부 사이에 범프를 더 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  10. 제 9 항에 있어서,
    상기 범프는 금으로 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9159680B2 (en) 2011-06-01 2015-10-13 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device

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