KR20090027334A - 반도체 소자의 가드링 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 기판 위에 제 1 절연막을 형성하는 단계와 상기 제 1 절연막 위에 제 2 절연막을 형성하는 단계와 상기 제 2 절연막을 선택적으로 제거하여 비아홀을 형성한 후, 금속 물질을 증착하는 단계 및 상기 금속 물질의 탑 부분의 구조를 변경하는 단계를 포함하되, 상기 금속 물질의 탑 부분은 적어도 하나 이상의 슬롯을 포함하는 형태로 변경되는 것을 특징으로 하는 반도체 소자의 가드링 형성 방법을 제공한다. 본 발명을 통하여 가드링(Guard-ring) 지역에 상위 메탈(Top Metal) 부분의 구조를 변경함으로써 씨모스(CMOS) 이미지 센서의 수율 감소를 개선할 수 있을 뿐만 아니라 신뢰성 문제도 개선할 수 있다.
반도체 소자, 가드링

Description

반도체 소자의 가드링 형성 방법{Method of fabricating guard ring of semiconductor}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 가드링 지역의 메탈 구조 변경에 관한 것이다.
반도체 소자는 제조 후 여러 가지 신뢰도 평가 항목에서 고온가압상태에서의 습도에 대한 내구성을 테스트하게 된다. 이때, 습기에 대해서 반도체 소자의 내부를 보호하기 위해서 상기 반도체 소자의 둘레 또는 스크라이브 라인에 가드링(guard-ring)을 형성하게 된다.
이처럼, 가드링(guard-ring)을 형성하게 될 때, 상기 가드링(guard-ring) 지역의 상위 메탈(Top Metal) 부분이 떨어져 나가 하부의 상위 비아(Top Via)가 보일 수 있다. 상기와 같은 현상이 계속 발생한다면 CMOS 이미지 센서의 수율 감소 및 신뢰성 문제의 원인이 된다.
본 발명의 목적은 가드링(Guard-ring) 지역에 상위 메탈(Top Metal) 부분이 떨어져 나가 하부에 있는 상위 비아(Top Via)가 보이는 양상을 개선하고자 함에 있다.
또한, 본 발명은 상기와 같은 상위 메탈 부분이 떨어져 나가 하부에 있는 상위 비아가 보이는 현상을 개선함으로써 씨모스(CMOS) 이미지 센서의 수율 감소를 개선할 수 있을 뿐만 아니라 신뢰성 문제도 개선할 수 있다.
본 발명은 반도체 기판 위에 제 1 절연막을 형성하는 단계와 상기 제 1 절연막 위에 제 2 절연막을 형성하는 단계와 상기 제 2 절연막을 선택적으로 제거하여 비아홀을 형성한 후, 금속 물질을 증착하는 단계 및 상기 금속 물질의 탑 부분의 구조를 변경하는 단계를 포함하되, 상기 금속 물질의 탑 부분은 적어도 하나 이상의 슬롯을 포함하는 형태로 변경되는 것을 특징으로 하는 반도체 소자의 가드링 형성 방법을 제공한다.
본 발명은 가드링(Guard-ring) 지역에 상위 메탈(Top Metal) 부분의 구조를 변경함으로써 씨모스(CMOS) 이미지 센서의 수율 감소를 개선할 수 있을 뿐만 아니라 신뢰성 문제도 개선할 수 있다. 또한, 웨이퍼 스크랩(wafer scrap)을 감소시킬 수도 있다.
본 발명은 반도체 기판 위에 제 1 절연막을 형성하는 단계와 상기 제 1 절연막 위에 제 2 절연막을 형성하는 단계와 상기 제 2 절연막을 선택적으로 제거하여 비아홀을 형성한 후, 금속 물질을 증착하는 단계 및 상기 금속 물질의 탑 부분의 구조를 변경하는 단계를 포함하되, 상기 금속 물질의 탑 부분은 적어도 하나 이상의 슬롯을 포함하는 형태로 변경되는 것을 특징으로 하는 반도체 소자의 가드링 형성 방법을 제공한다.
또한, 본 발명은, 금속 물질의 탑 부분의 구조를 변경하는 경우, 상기 금속 물질의 탑 부분을 선택적으로 제거하는 것을 특징으로 한다.
또한, 본 발명은, 금속 물질의 탑 부분의 슬롯 형태가 직사각형인 것을 특징으로 한다.
또한, 본 발명은, 금속 물질의 탑 부분이 복수개의 슬롯을 포함하는 형태인 경우, 상기 슬롯들은 서로 동일한 크기로 형성되는 것을 특징으로 한다.
또한, 본 발명은, 금속 물질이 알루미늄 또는 알루미늄 합금인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명하며, 도면에 의해서 설명되는 본 발명의 구성과 작용은 하나의 실시예로서 설명되는 것이며, 이것에 의해서 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
아울러, 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적 인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어를 사용하여 설명한다. 그러한 경우에는 해당 부분의 상세 설명에서 그 의미를 명확히 기재하므로, 본 발명의 설명에서 사용된 용어의 명칭만으로 단순 해석되어서는 안 될 것이며 그 해당 용어의 의미까지 파악하여 해석되어야 함을 밝혀두고자 한다.
도 1은 가드링(Guard-ring) 지역에 상위 메탈(Top Metal) 부분이 떨어져 나가 하부에 있는 상위 비아(Top Via)가 보이는 양상을 나타낸다.
반도체 소자를 제조하는 과정에 있어서, 반도체 소자의 내부를 보호하기 위해서 상기 반도체 소자의 둘레 또는 스크라이브 라인에 가드링(guard-ring)을 형성하게 된다.
예를 들어, 배선을 3층으로 하는 경우에, 필드 산화막에 의해 분리된 반도체 기판의 액티브 영역 상에 반도체 소자를 형성한다. 그리고 후속 공정시 형성될 상부 구조물들과 절연시키기 위해 상기 반도체 소자가 형성되어 있는 구조물 표면에 제 1 절연막을 형성할 수 있다. 그리고, 상기 제 1 절연막을 선택적으로 식각하여 배선을 위한 콘택(contact)홀을 형성할 수 있다. 이 때, 알루미늄이나 알루미늄 합금 같은 금속 물질을 증착시켜 제 1 전극배선층을 형성할 수 있다. 상기 제 1 전극배선층 위에 제 2 절연막을 형성할 수 있다. 그리고 상기 제 2 절연막을 선택적으로 식각하여 배선을 위한 비아(via)홀을 형성할 수 있다. 이와 같은 동일한 과정을 통해 제 2 전극배선층, 제 3 절연막 그리고, 제 3 전극배선층 등을 형성할 수 있게 된다.
상기 가드링을 형성하게 될 때, 반도체 소자 내에서 상위 비아의 사진 노광 과정(Top Via Photo Exposure Process)을 거치게 된다. 그리고, 상위 비아의 반응성 이온 식각 과정(Top Via Reactive Ion Etching)을 거치게 되면, 상기 도 1에서처럼 상기 가드링 지역에서 상위 메탈(Top Metal) 부분이 떨어져 나가는 현상이 생길 수 있다. 상기 상위 메탈 부분이 떨어져 나가게 되면, 하부에 존재하는 상위 비아가 보이게 된다. 이와 같은 현상이 계속 발생하게 되면, CMOS 이미지 센서의 수율이 감소하게 될 뿐만 아니라 신뢰성에도 문제가 생기게 된다.
이처럼, 가드링(Guard-ring) 지역에서만 상기와 같은 현상이 발생하는 이유는 상기 가드링(Guard-ring) 지역의 상위 메탈(Top Metal)이 와이드 메탈(Wide Metal) 형태로 되어있기 때문이다. 그리고, 메탈이 열화(Thermal)(예를 들어, 고온:M6 Sinter-450도 30분)에 의해 스트레스(Stress)를 받아서 상기 상위 메탈(Top Metal) 부분이 떨어져 나가는 현상이 생기게 되는 것이다. 이 때, 상기 메탈은 예를 들어, 알루미늄(Al)일 수 있다.
이하 도 2에서는 상기 도 1에서 설명한 현상을 방지하기 위해서 필요한 다양한 실시예들을 살펴보기로 한다.
도 2는 본 발명이 적용되는 일실시예로서, 가드링(Guard-ring) 지역의 상위 메탈(Top Metal) 구조 변경례를 나타낸다.
상기 도 2 (a)에서는 기존 상위 메탈(Top Metal)의 구조를 나타내고 있다. 상기 도 2(a)에서 보는 바와 같이 상기 상위 메탈은 와이드 메탈(Wide Metal) 형태를 나타내고 있다. 이 때, 상기 메탈은 예를 들어, 알루미늄(Al)일 수 있다. 예를 들어, 상기 알루미늄이 열화(Thermal)(예를 들어, 고온:M6 Sinter-450도 30분) 과 정에 의해 스트레스를 받게 되면 상기 알루미늄 격자들이 끊어져서 터져버리는 현상이 생길 수 있다. 따라서, 이와 같은 현상을 방지하기 위해서 상기 도 2(b)와 같은 구조로 상기 상위 메탈의 구조를 변경할 수 있다. 예를 들어, 상기 와이드 상위 메탈의 지역 곳곳에 슬롯(slot)을 둘 수 있다. 그리고, 상기 메탈은 적어도 하나 이상의 슬롯을 포함할 수 있다. 예를 들어, 상기 슬롯은 직사각형일 수 있으며, 또한, 상기 슬롯이 복수개일 경우에는 서로 동일한 크기의 슬롯일 수 있다. 상기 상위 메탈의 곳곳에 슬롯을 두게 되면, 열화 과정에 의해 상기 상위 메탈이 팽창하게 되더라도 상기 상위 메탈이 끊어져서 터져버리는 것을 방지할 수 있게 된다. 이는 상기 메탈의 격자들이 열에 의해 팽창해서 서로 맞물리는 것을 방지할 수 있는 원리를 이용한 것이다.
이상, 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 당업자라면, 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서, 또다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 가드링(Guard-ring) 지역에 상위 메탈(Top Metal) 부분이 떨어져 나가 하부에 있는 상위 비아(Top Via)가 보이는 양상을 나타낸다.
도 2는 본 발명이 적용되는 일실시예로서, 가드링(Guard-ring) 지역의 상위 메탈(Top Metal) 구조 변경례를 나타낸다.

Claims (8)

  1. 반도체 기판 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막을 선택적으로 제거하여 비아홀을 형성한 후, 금속 물질을 증착하는 단계 및
    상기 금속 물질의 탑 부분의 구조를 변경하는 단계를 포함하되,
    상기 금속 물질의 탑 부분은 적어도 하나 이상의 슬롯을 포함하는 형태로 변경되는 것을 특징으로 하는 반도체 소자의 가드링 형성 방법.
  2. 제 1항에 있어서, 상기 금속 물질의 탑 부분의 구조를 변경하는 단계는,
    상기 금속 물질의 탑 부분을 선택적으로 제거하는 것을 특징으로 하는 반도체 소자의 가드링 형성 방법.
  3. 제 2항에 있어서,
    상기 슬롯의 형태는 직사각형인 것을 특징으로 하는 반도체 소자의 가드링 형성 방법.
  4. 제 3항에 있어서,
    상기 금속 물질의 탑 부분이 복수개의 슬롯을 포함하는 형태인 경우, 상기 슬롯들은 서로 동일한 크기로 형성되는 것을 특징으로 하는 반도체 소자의 가드링 형성 방법.
  5. 제 1항에 있어서,
    상기 금속 물질은 알루미늄 또는 알루미늄 합금인 것을 특징으로 하는 반도체 소자의 가드링 형성 방법.
  6. 반도체 기판 위에 형성된 절연막을 선택적으로 제거하여 비아홀이 형성된 반도체 소자의 가드링에 있어서,
    증착된 금속 물질의 탑 부분의 구조가 적어도 하나 이상의 슬롯을 포함하는 형태로 변경되는 것을 특징으로 하는 반도체 소자의 가드링.
  7. 제 6항에 있어서,
    상기 금속 물질의 탑 부분이 복수개의 슬롯을 포함하는 형태인 경우, 상기 슬롯들은 서로 동일한 크기로 형성되는 것을 특징으로 하는 반도체 소자의 가드링.
  8. 제 7항에 있어서,
    상기 슬롯의 형태는 직사각형인 것을 특징으로 하는 반도체 소자의 가드링.
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