KR20090026608A

KR20090026608A - Semiconductor package

Info

Publication number: KR20090026608A
Application number: KR1020070091701A
Authority: KR
Inventors: 황찬기; 이승호
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-09-10
Filing date: 2007-09-10
Publication date: 2009-03-13

Abstract

A semiconductor package is provided to increase the height of the whole semiconductor by connecting a pad and lead installed inside semiconductor chip. In a semiconductor package, a substrate includes a first bond finger(122) and a second bond finger(124) and the third bond finger(126). A lead frame(100) includes a lead and a pedal and a flip-chip is bonded on a first bond finger at the passive element(140). At least one semiconductor chip is stacked in the up down side of pedal (160,170). A stacked semiconductor chip and the second bond finger are composed of metal wires(162,172). The third bond finger, the lead and an encapsulant(190) are included.

Description

Semiconductor Package {Semiconductor package}

본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는, 전체 반도체 패키지의 높이를 줄일 수 있으며, 수동 소자를 내부에 형성함으로써 전기적 특성을 향상시킬 수 있는 반도체 패키지에 관한 것이다. The present invention relates to a semiconductor package, and more particularly, to a semiconductor package capable of reducing the height of the entire semiconductor package and improving electrical characteristics by forming passive elements therein.

전기·전자 제품이 고성능화되고 전자기기들이 경박단소화됨에 따라 핵심 소자인 패키지의 고밀도, 고실장화가 중요한 문제로 대두되고 있다. 또한, 컴퓨터의 경우 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 메모리(Flash Memory)와 같이 반도체 소자의 용량은 증대되지만, 패키지는 소형화되는 경향으로 연구되고 있어 한정된 크기의 기판에 더 많은 수의 반도체 칩 또는 패키지를 실장하기 위한 여러 가지 기술들이 제안·연구되고 있다. As electrical and electronic products are getting higher performance and electronic devices are lighter and shorter, the high density and high mounting of the package, which is a key element, is becoming an important problem. In addition, in the case of a computer, as the storage capacity increases, the capacity of semiconductor devices, such as a large amount of random access memory (RAM) and flash memory (Flash memory), increases, but the package is being tended to be smaller, so that a limited sized substrate is used. Various techniques for mounting a larger number of semiconductor chips or packages have been proposed and studied.

이러한 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 즉, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.A method for providing such a high-capacity semiconductor module may include increasing the capacity of the memory chip, that is, high integration of the memory chip, and this high integration may be realized by integrating a larger number of cells in a limited space of the semiconductor chip. Can be.

그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등의 고난도의 기술과 많은 개발 시간을 필요로 함으로써 고용량의 반도체 모듈을 제 공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다.However, stacking has been proposed as another method for providing a high-capacity semiconductor module because of the high integration of the memory chip, which requires a high level of technology such as precise fine line width and a large development time.

반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩, 또는 반도체 패키지를 수직으로 적층한 것으로서, 스택 패키지는 메모리 용량 증대와 실장 밀도 및 실장 면적 사용의 효율성 측면 및 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있고 대량 생산이 가능하다는 잇점이 있기 때문에, 이러한 스택 패키지에 대한 연구 및 개발이 가속화되고 있다.The term "stack" in the semiconductor industry refers to a vertical stack of two or more semiconductor chips, or semiconductor packages. The stack package is a manufacturing cost of a package in a simplified process and an increase in memory capacity, mounting density and use of a mounting area. Research and development on these stack packages is accelerating due to the low cost and high volume production advantages.

그러나, 종래의 금속 와이어를 이용한 스택 패키지는 금속 와이어를 통하여 전기적인 신호 교환이 이루어지므로 신호의 전달 속도가 느리고, 많은 수의 와이어가 사용되어 본딩 와이어들 간의 스윕(Sweep) 현상 등에 의하여 전기적인 쇼트가 발생할 수 있다. However, the stack package using the conventional metal wire has a slow signal transmission rate because electrical signals are exchanged through the metal wire, and a large number of wires are used to cause electrical shorts due to the sweep phenomenon between the bonding wires. May occur.

또한, 다수의 본딩 와이어를 형성하기 위하여 스택되는 반도체 칩 또는 반도체 패키지 간에 갭(Gap)이 요구되므로 패키지의 전체 높이가 높아진다.In addition, a gap between semiconductor chips or semiconductor packages stacked to form a plurality of bonding wires is required, thereby increasing the overall height of the package.

한편, 통상의 반도체 패키지는 적어도 하나 이상의 반도체 칩이 탑재된 형태를 가지며, 상기 반도체 패키지를 이용하여 특정의 전자 회로 세트를 구현하기 위해서는 상기 반도체 패키지뿐만 아니라 특성 열화가 없는 신호의 전달에 필수적인 여러 가지 수동소자(Passives)들을 장착시켜야 한다. 수동소자로는 저항(Resistor, R), 인덕터(Inductor, L), 축전기(Capacitor, C)등이 있고, 이들은 통상 반도체 패키지가 장착되는 PCB 상에 장착된다.On the other hand, a conventional semiconductor package has a form in which at least one semiconductor chip is mounted, and in order to implement a specific electronic circuit set using the semiconductor package, as well as the semiconductor package, various kinds of essential signals are transmitted without characteristic deterioration. Passives must be fitted. Passive devices include resistors (R), inductors (L), capacitors (C), and the like, which are typically mounted on a PCB on which a semiconductor package is mounted.

그러나, 상기 신호 특성의 열화 방지 등에 필수적인 수동소자들이 PCB 상에 장착되기 때문에 PCB의 면적이 불필요하게 커지게 되는 문제가 있으며, 이러한 문 제가 제품의 소형화를 저해시키는 요인으로 작용하게 된다. However, there is a problem in that the area of the PCB becomes unnecessarily large because passive elements essential for preventing degradation of the signal characteristics are mounted on the PCB, and this problem acts as a factor that hinders the miniaturization of the product.

또한, PCB 상에 수동소자를 직접 장착하기 때문에 신호선의 길이가 길어져 신호 전달의 지연이 발생하거나, 또는, 신호 전달 과정에서 노이즈가 삽입되는 문제가 있으며, 이러한 문제들로 인해 신호 특성의 근본적인 열화를 방지하는데 한계를 가질 수밖에 없다. In addition, since passive elements are directly mounted on the PCB, signal lines are lengthened to cause delays in signal transmission, or noise may be inserted in the signal transmission process, thereby causing fundamental degradation of signal characteristics. There is no limit to the prevention.

그리고, 일반적으로 회로에서 수동소자들이 차지하는 비중은 80%정도이며, 수동소자들이 인쇄회로기판에서 차지하는 면적은 50% 정도가 되어 수동 소자는 전자기기의 가격, 크기, 신뢰성에 중대한 영향을 미친다. In general, the passive component occupies about 80% of the circuit, and the passive component occupies about 50% of the printed circuit board, and the passive component has a significant influence on the price, size, and reliability of the electronic device.

본 발명은 전체 반도체 패키지의 높이를 줄일 수 있으며, 수동 소자를 내부에 형성함으로써 전기적 특성을 향상시킬 수 있는 반도체 패키지를 제공한다.The present invention provides a semiconductor package capable of reducing the height of the entire semiconductor package and improving electrical characteristics by forming passive elements therein.

본 발명에 따른 반도체 패키지는, 리드 및 패들을 포함하는 리드프레임; 상기 패들의 양측 가장자리 상하면 각각에 일측 하면이 부착되고, 일측 상면에 제1본드 핑거가 구비되며, 타측 상하면 각각에 다수의 제2 및 제3본드 핑거가 구비되고, 상기 제3본드 핑거가 상기 리드와 연결된 기판; 상기 각 기판 일측 상면의 제1본드 핑거에 플립 칩 본딩된 수동 소자; 상기 패들의 상하면에 각각 스택된 적어도 하나 이상의 반도체 칩; 상기 스택된 반도체 칩과 이에 대응하는 각 기판의 제2본드 핑거를 연결하는 금속 와이어; 상기 제3본드 핑거와 상기 리드는 솔더볼; 및 상기 스 택된 반도체 칩과 금속 와이어를 밀봉하도록 형성된 봉지부를 포함하는 것을 특징으로 한다.A semiconductor package according to the present invention includes a lead frame including a lead and a paddle; One side lower surface is attached to each of the upper and lower edges of both sides of the paddle, and a first bond finger is provided on one upper surface, and a plurality of second and third bond fingers are provided on the other upper and lower surfaces, respectively, and the third bond finger is the lead. A substrate connected with the substrate; A passive element flip-chip bonded to a first bond finger on an upper surface of each substrate; At least one semiconductor chip stacked on top and bottom surfaces of the paddle; A metal wire connecting the stacked semiconductor chip and a second bond finger of each substrate corresponding thereto; The third bond finger and the lead are solder balls; And an encapsulation portion formed to seal the stacked semiconductor chip and the metal wire.

상기 수동소자의 상면에 상기 금속 와이어를 고정시키도록 형성된 절연물질을 더 포함하는 것을 특징으로 한다.And an insulating material formed to fix the metal wire on the upper surface of the passive element.

본 발명은 솔더볼을 통하여 반도체 칩이 부착된 패들과 리드를 전기적으로 연결함으로써 반도체 패키지의 전체 높이를 줄일 수 있다. The present invention can reduce the overall height of the semiconductor package by electrically connecting the paddle and the lead to which the semiconductor chip is attached through the solder ball.

또한, 본 발명은 수동소자를 반도체 패키지의 내부에 형성함으로써 신호 전달 길이가 짧아져 신호 전달의 지연을 방지할 수 있고, 노이즈를 방지할 수 있어 반도체 패키지의 전기적인 특성을 향상시킬 수 있으며, 반도체 패키지가 실장되는 인쇄회로기판의 면적을 줄일 수 있다. In addition, the present invention can form a passive element inside the semiconductor package to shorten the signal transmission length to prevent the delay of the signal transmission, can prevent the noise to improve the electrical characteristics of the semiconductor package, The area of the printed circuit board on which the package is mounted can be reduced.

본 발명은 리드프레임의 패들 양측 가장자리 상하면에 각각 전기적 연결이 가능한 기판을 부착하고, 상기 기판 상에 수동 소자를 부착함과 아울러 기판과 리드프레임을 솔더볼을 통하여 전기적으로 연결한 반도체 패키지를 형성한다. The present invention attaches a substrate that can be electrically connected to upper and lower edges of each side of the paddle of the leadframe, and attaches a passive element to the substrate, and forms a semiconductor package in which the substrate and the leadframe are electrically connected through solder balls.

따라서, 본 발명에 따른 반도체 패키지는 패들의 양측 상하면에 부착된 기판과 리드프레임의 인너리드를 솔더볼을 이용하여 연결함으로써 반도체 패키지의 전체 높이를 줄일 수 있다.Therefore, the semiconductor package according to the present invention can reduce the overall height of the semiconductor package by connecting the inner leads of the lead frame and the substrate attached to the upper and lower sides of the paddle using solder balls.

또한, 수동 소자의 반도체 패키지 내에 형성함으로써 신호 전달 길이가 짧아져 신호 전달의 지연을 방지할 수 있고, 노이즈를 방지할 수 있어 반도체 패키지의 전기적인 특성을 향상시킬 수 있으며, 반도체 패키지가 실장되는 인쇄회로기판의 면적을 줄일 수 있다. In addition, by forming in the semiconductor package of the passive element, the signal transmission length can be shortened to prevent delay of signal transmission, noise can be prevented, and the electrical characteristics of the semiconductor package can be improved. The area of the circuit board can be reduced.

이하에서는 본 발명의 실시예에 따른 수동 소자를 구비한 반도체 패키지를 상세히 설명하도록 한다.Hereinafter, a semiconductor package including a passive device according to an embodiment of the present invention will be described in detail.

도 1은 본 발명의 실시예에 따른 수동 소자를 구비한 반도체 패키지를 도시한 단면도이다. 1 is a cross-sectional view illustrating a semiconductor package having a passive device according to an embodiment of the present invention.

도시된 바와 같이, 인너리드(114) 및 아우터리드(116)로 구획되고 내부에 패들(112)이 형성된 리드프레임(110)의 상기 패들(112) 양측 가장자리 상하면 각각에 기판(120)이 부착된다. 상기 기판(120)은 상기 패들(112)과 일측 하면이 부착되고, 일측 상면에 제1본드 핑거(122)가 구비되며, 타측 상면 및 하면에는 각각 다수의 제2 및 제3본드 핑거(124, 126)가 구비된다. 상기 기판(120) 타측 하면의 제3본드 핑거(126)는 상기 리드프레임(110)의 인너리드(114)와 솔더볼(130)을 매개로 전기적으로 연결된다. As shown, the substrate 120 is attached to each of the upper and lower edges of both sides of the paddle 112 of the lead frame 110, which is divided into an inner lead 114 and an outer lead 116 and a paddle 112 is formed therein. . The paddle 112 is attached to the bottom surface of the substrate 120, and a first bond finger 122 is provided on one side of the top surface, and a plurality of second and third bond fingers 124, respectively, on the top and bottom surfaces of the other side. 126 is provided. The third bond finger 126 on the other lower surface of the substrate 120 is electrically connected to the inner lead 114 of the lead frame 110 through the solder ball 130.

상기 각 기판(120) 일측 상면의 제2본드 핑거(122) 상에는 수동 소자(140)가 플립 칩 본딩되며, 상기 수동 소자(140)의 상면에는 금속 와이어의 스윕 현상을 방지하는 절연 물질(150)이 형성된다. The passive element 140 is flip chip bonded on the second bond finger 122 of the upper surface of each of the substrates 120, and the insulating material 150 is prevented from sweeping the metal wire on the upper surface of the passive element 140. Is formed.

상기 패들(112)의 상하면 각각에는 접착 수단(180)을 매개로 적어도 둘 이상의 반도체 칩(160, 170)들이 스택되며, 상기 스택된 반도체 칩(160, 170)들은 상기 기판(120)의 제2본드 핑거(124)와 금속 와이어(162, 172)에 의해 연결된다. 상기 패들(112)에 직접적으로 부착된 반도체 칩(160)들과 제2본드 핑거(124)를 연결하는 금속 와이어(162)는 상기 수동 소자(140)의 상면에 형성되어 있는 절연물질(150)로 고정된다. At least two semiconductor chips 160 and 170 are stacked on each of the upper and lower surfaces of the paddle 112 via the bonding means 180, and the stacked semiconductor chips 160 and 170 are formed on the second side of the substrate 120. The bond fingers 124 are connected by metal wires 162 and 172. The metal wire 162 connecting the semiconductor chip 160 directly attached to the paddle 112 and the second bond finger 124 is an insulating material 150 formed on the upper surface of the passive element 140. Is fixed.

상기 스택된 반도체 칩(160, 170)과 금속 와이어(162, 172) 및 기판(120)을 포함하여 패키지를 형성하기 위한 공간적 영역은 상기 리드프레임(110)의 아우터리드(116)가 외측으로 인출되도록 봉지부(190)로 밀봉된다.The spatial region for forming a package including the stacked semiconductor chips 160 and 170, the metal wires 162 and 172, and the substrate 120 is drawn outward by the outer 116 of the lead frame 110. Sealed with a sealing portion 190 so as to.

한편, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법은 도 2a 내지 도 2d에 도시된 바와 같이 수행된다.Meanwhile, a method of manufacturing a semiconductor package according to an embodiment of the present invention is performed as shown in FIGS. 2A to 2D.

도 2a를 참조하면, 인너리드(114) 및 아우터리드(116)로 구획되고 내부에 패들(112)이 형성된 리드프레임(110)에 일측 상면에는 제1본드 핑거(122)가 구비되며, 타측 상면 및 하면에는 각각 다수의 제2 및 제3본드 핑거(124, 126)가 구비된 기판(120)을 부착한다. 상기 기판(120)의 일측 하면은 상기 패들(112)의 양측 상하면 가장자리에 부착되고, 상기 제3본드 핑거(126)는 상기 리드프레임(110)의 인너리드(114)에 솔더볼(130)을 매개로 부착된다.Referring to FIG. 2A, a first bond finger 122 is provided on an upper surface of a lead frame 110, which is divided into an inner lead 114 and an outer lead 116, and a paddle 112 is formed therein, and the other upper surface of the lead frame 110. And a substrate 120 having a plurality of second and third bond fingers 124 and 126, respectively. One lower surface of the substrate 120 is attached to upper and lower edges of both sides of the paddle 112, and the third bond finger 126 mediates the solder ball 130 to the inner lead 114 of the lead frame 110. Is attached.

도 2b를 참조하면, 상기 각 기판(120) 일측 상면의 제2본드 핑거(122) 상에 수동 소자(140)를 플립 칩 본딩시킨다. 그런 다음, 상기 각 수동 소자(140)의 상면에 후속 공정에서 형성되는 금속 와이어의 스윕 현상을 방지하기 위하여 절연 물질(150)이 형성된다. Referring to FIG. 2B, the passive element 140 is flip-chip bonded onto the second bond finger 122 on the upper surface of each substrate 120. Then, an insulating material 150 is formed on the upper surface of each passive element 140 to prevent the sweeping of the metal wire formed in a subsequent process.

도 2c를 참조하면, 상기 패들(112)의 상하면에 각각 제1반도체 칩(160)을 부착한다. 상기 제1반도체 칩(160)은 웨이퍼 백사이드 라미네이트와 같은 접착 수단을 매개로 부착된다. 그런 다음, 상기 제1반도체 칩(160)과 대응하는 상기 기 판(120)의 제2본드 핑거(124) 간에 제1금속 와이어(162)를 형성한다. 상기 제1금속 와이어(162)는 상기 수동 소자(140) 상에 형성된 절연 물질(150)에 고정되도록 형성되어 스윕 현상이 방지된다.Referring to FIG. 2C, first semiconductor chips 160 are attached to upper and lower surfaces of the paddle 112, respectively. The first semiconductor chip 160 is attached via an adhesive means such as a wafer backside laminate. Next, a first metal wire 162 is formed between the first semiconductor chip 160 and the second bond finger 124 of the substrate 120. The first metal wire 162 is formed to be fixed to the insulating material 150 formed on the passive element 140 to prevent the sweep phenomenon.

도 2d를 참조하면, 상기 패들(112)의 상하면의 제1반도체 칩(160) 상에 스페이서 테이프와 같은 접착 수단(180)을 매개로 제2반도체 칩(170)을 각각 스택한 후, 상기 제2반도체 칩(170)과 대응하는 상기 기판(120)의 제2본드 핑거(124) 간에 제2금속 와이어(172)를 형성한다. Referring to FIG. 2D, the second semiconductor chip 170 is stacked on the first semiconductor chip 160 on the upper and lower surfaces of the paddle 112 by means of an adhesive means 180 such as a spacer tape. A second metal wire 172 is formed between the second semiconductor chip 170 and the second bond finger 124 of the substrate 120.

이어서, 상기 제1 및 제2반도체 칩(160, 170)과 제1 및 제2금속 와이어(162, 172) 및 기판(120)들을 포함하여 패키지를 형성하기 위한 공간적 영역을 상기 리드프레임(110)의 아우터리드(116)가 외측으로 인출되도록 봉지부(190)를 형성하여 반도체 패키지의 형성을 완료한다.Subsequently, the lead frame 110 includes a spatial region for forming a package including the first and second semiconductor chips 160 and 170, the first and second metal wires 162 and 172, and the substrates 120. The encapsulation portion 190 is formed to draw the outer 116 of the semiconductor package 116 to complete the formation of the semiconductor package.

이상에서와 같이, 본 발명은 리드프레임의 패들 양측 상하면에 각각 전기적 연결이 가능한 기판을 부착하고, 상기 기판 상에 수동 소자가 형성된 반도체 패키지를 형성한다. As described above, the present invention attaches a substrate that can be electrically connected to the upper and lower sides of the paddle of the lead frame, respectively, and forms a semiconductor package having passive elements formed on the substrate.

따라서, 반도체 패키지는 패들의 양측 상하면에 부착된 기판과 리드프레임의 인너리드를 솔더볼을 이용하여 연결함으로써 반도체 패키지의 전체 높이를 줄일 수 있다. Therefore, the semiconductor package can reduce the overall height of the semiconductor package by connecting the substrates attached to the upper and lower sides of the paddle and the inner lead of the lead frame using solder balls.

또한, 수동 소자의 반도체 패키지 내에 형성함으로써 신호 전달 길이가 짧아져 신호 전달의 지연을 방지할 수 있고, 노이즈를 방지할 수 있으며, 반도체 패키지가 실장되는 인쇄회로기판의 면적을 줄일 수 있다. In addition, by forming in the semiconductor package of the passive element, the signal transmission length can be shortened to prevent delay of signal transmission, noise can be prevented, and the area of the printed circuit board on which the semiconductor package is mounted can be reduced.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 본 발명의 실시예에 따른 수동 소자를 구비한 반도체 패키지를 도시한 단면도.1 is a cross-sectional view showing a semiconductor package having a passive device according to an embodiment of the present invention.

도 2a 내지 도 2e는 본 발명의 실시예에 다른 반도체 패키지의 제조 방법을 설명하기 위한 공정별 단면도.2A to 2E are cross-sectional views of processes for explaining a method of manufacturing a semiconductor package according to the embodiment of the present invention.

Claims

A leadframe including leads and paddles;

One side lower surface is attached to each of the upper and lower edges of both sides of the paddle, and a first bond finger is provided on one upper surface, and a plurality of second and third bond fingers are provided on the other upper and lower surfaces, respectively, and the third bond finger is the lead. A substrate connected with the substrate;

A passive element flip-chip bonded to a first bond finger on an upper surface of each substrate;

At least one semiconductor chip stacked on top and bottom surfaces of the paddle;

A metal wire connecting the stacked semiconductor chip and a second bond finger of each substrate corresponding thereto;

The third bond finger and the lead are solder balls; And

An encapsulation portion formed to seal the stacked semiconductor chip and a metal wire;

A semiconductor package comprising a.

The method of claim 1,

And an insulating material formed to fix the metal wire on the upper surface of the passive element.