KR20090022302A - 멀티플렉서 회로 - Google Patents

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KR20090022302A
KR20090022302A KR1020070087546A KR20070087546A KR20090022302A KR 20090022302 A KR20090022302 A KR 20090022302A KR 1020070087546 A KR1020070087546 A KR 1020070087546A KR 20070087546 A KR20070087546 A KR 20070087546A KR 20090022302 A KR20090022302 A KR 20090022302A
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Abstract

본 발명은 멀티플렉서 회로에 관한 것으로서, 특히 부성미분 저항소자를 이용하여 소자수를 줄이고, RZ형태의 신호를 이용하여 저전력 동작이 가능한 멀티플렉서 회로에 관한 것이다.
본 발명은 NRZ 모드의 데이터 입력신호(
Figure 112007063220509-PAT00001
,
Figure 112007063220509-PAT00002
)와 CLK신호를 받아 차등 형태의 RZ(Return-to-Zero) 모드출력(
Figure 112007063220509-PAT00003
,
Figure 112007063220509-PAT00004
)을 발생하는 제1 차등출력부; NRZ 모드의 데이터 입력신호(
Figure 112007063220509-PAT00005
,
Figure 112007063220509-PAT00006
)와
Figure 112007063220509-PAT00007
신호를 받아 차등 형태의 RZ 모드출력(
Figure 112007063220509-PAT00008
,
Figure 112007063220509-PAT00009
)을 발생하는 제2 차등출력부; 및 제1 차등출력부 및 제2 차등출력부에서 발생된 RZ모드의 출력신호(
Figure 112007063220509-PAT00010
,
Figure 112007063220509-PAT00011
,
Figure 112007063220509-PAT00012
,
Figure 112007063220509-PAT00013
)를 입력으로 받아 CLK신호의 반주기마다 NRZ(Non-Return-to-Zero) 형태의 출력을 발생시키는 선별부(500);를 포함한다.
부성 미분 저항다이오드를 이용하여 회로구성이 간단하고, RZ 형태의 입력으로 NRZ 형태의 멀티플렉싱된 출력을 발생시킴으로써, 회로의 전력 소모를 저감시키는 저전력 동작특성이 가능한 효과가 있다.
멀티플렉서, MOBILE 회로, 선별부, CML

Description

멀티플렉서 회로{Multiplexer circuit}
본 발명은 멀티플렉서 회로에 관한 것으로서, 특히 부성미분 저항소자를 이용하여 소자수를 줄이고, RZ형태의 신호를 이용하여 저전력 동작이 가능한 멀티플렉서 회로에 관한 것이다.
현재 광대역 통신 서비스 및 초고속 인터넷에 대한 수요가 증가함에 따라 음성 신호뿐 아니라 화상 등과 같이 용량이 큰 정보를 짧은 시간 안에 전달할 수 있는 초고속 통신망을 요구하고 있다. 이러한 초고속 광대역 시스템을 구현하기 위해서는 초고속 디지털회로의 개발이 필수적이다.
현재까지의 초고속 디지털회로는 GaAs 또는 InP기반의 초고속 소자인 HBT나 HEMT를 이용하여 ECL(Emitter Coupled Logic), CML(Current Mode Logic), SCFL(Source Coupled FET Logic)의 회로 구성으로 초고속 디지털 로직 게이트를 구현해 왔다.
종래, 초고속 디지털회로에 이용되는 멀티플렉서에 대한 기술은 대한민국 공개특허 제10-2004-0031532호 '전력절약모드를 갖고 글리치가 없는 비동기 디지털멀티플렉서' 이외에 다수 출원 및 등록된 상태이다.
상기 비동기 디지털멀티플렉서는 데이터 선택신호를 수신하고 에지(edge)를 검출하여 제1 제어신호를 발생시키는 에지 검출회로; 상기 데이터 선택신호와 제1 클럭입력신호와 제2 클럭입력신호를 수신하고 제2 제어신호의 제어하에 상기 제1 클럭입력신호와 상기 제2 클럭입력신호 중 하나를 선택하는 선택 동기회로; 상기 제1 제어신호와 상기 선택 동기회로의 출력신호를 수신하고 상기 데이터 선택신호와 선택된 클럭입력신호를 동기시키고 제2 제어신호를 발생시키는 클럭신호 동기회로; 및 상기 제2 제어신호와 상기 선택 동기회로의 출력신호와 파워다운신호를 수신하고 출력클럭신호를 발생시키는 절약모드 선별부를 구비하는 것을 특징으로 한다.
그러나 이러한 기술은 피드백 루프를 사용하기 때문에 회로 구성이 복잡해지고 그에 따라 회로의 동작속도가 제한되고, 전력소모가 커지는 문제점이 있었다.
즉, 종래에는 멀티플렉서 회로를 구현할 때, 도 1에 도시된 바와 같이 저주파수 대역 신호를 래칭(latching)하는 4개의 래치(Latch)회로와 두 개의 저주파수 대역 신호를 멀티플레싱하는 선별부로 구성된다.
상기 래치회로는 도 2에 도시된 바와 같이, 마스터/슬레이브(Master/Slave)방식의 래치회로로 구성된다. 상기 래치회로는 데이터 입력 트랜지스터(101, 102), CLK 입력 트랜지스터(105, 106), 전류원(119), Load 저항(109, 110)으로 구성되기 때문에 회로를 동작시키기 위해서는 래치회로의 전압원(120)이 -3.5V 내지 -5.5V의 값을 유지해야 한다. 이로인해, 래치회로의 전력소모는 증가하는 문제점이 있었다. 또한, 신호를 래치하기 위해 사용되는 피드백 트랜지스터(103, 104)로 인해 출력단 의 임피던스가 증가하여 동작속도의 한계를 가지고 있다.
또한, 마스터/슬레이브 방식의 멀티플렉서에서 NRZ(Non-Return-to-Zero)모드로 동작하는 선별부는 도 3에 도시된 바와 같다. 이때, 도 1의 래치회로에서, 두 개의 저주파수 신호(
Figure 112007063220509-PAT00014
,
Figure 112007063220509-PAT00015
)를 입력으로 받아 CLK이 'HIGH'일 경우, CLK 트랜지스터(205)가 턴-온되어
Figure 112007063220509-PAT00016
의 데이터 입력을 출력으로 전달하고, CLK이 'LOW'일 경우, CLK 트랜지스터(206)이 턴-온되어
Figure 112007063220509-PAT00017
의 데이터 입력을 출력으로 전달한다. 그러나, 도 3의 NRZ 모드로 동작하는 선별부는 Load 저항단(209, 210), 데이터 입력 트랜지스터단(201, 202, 203, 204), CLK 입력단(205, 206), 전류원단(219)의 직렬 형태로 구성되어 전력 소모가 큰 문제점이 있었다.
본 발명의 목적은, 상기와 같은 문제점을 감안하여 안출된 것으로, 부성 미분 저항다이오드를 이용하여 회로구성이 간단한 멀티플렉서 회로를 제공함에 있다.
또한, 본 발명의 다른 목적은, RZ 형태의 입력으로 NRZ 형태의 멀티플렉싱된 출력을 발생시킴으로써, 회로의 전력 소모를 저감시키는 저전력 동작특성이 가능한 멀티플렉서 회로를 제공함에 있다.
그리고, 본 발명의 또 다른 목적은, CML형태의 트랜지스터를 이용하여 동작 속도를 개선시키는 멀티플렉서 회로를 제공함에 있다.
이러한 기술적 과제를 달성하기 위하여, 본 발명은 NRZ 모드의 데이터 입력신호(
Figure 112007063220509-PAT00018
,
Figure 112007063220509-PAT00019
)와 CLK신호를 받아 차등 형태의 RZ(Return-to-Zero) 모드출력(
Figure 112007063220509-PAT00020
,
Figure 112007063220509-PAT00021
)을 발생하는 제1 차등출력부(300); NRZ 모드의 데이터 입력신호(
Figure 112007063220509-PAT00022
,
Figure 112007063220509-PAT00023
)와
Figure 112007063220509-PAT00024
신호를 받아 차등 형태의 RZ 모드출력(
Figure 112007063220509-PAT00025
,
Figure 112007063220509-PAT00026
)을 발생하는 제2 차등출력부(400); 및 상기 제1 차등출력부 및 제2 차등출력부에서 발생된 RZ모드의 출력신호(
Figure 112007063220509-PAT00027
,
Figure 112007063220509-PAT00028
,
Figure 112007063220509-PAT00029
,
Figure 112007063220509-PAT00030
)를 입력으로 받아 CLK신호의 반주기마다 NRZ형태의 출력을 발생시키는 선별부(500);를 포함한다.
상기와 같은 본 발명에 따르면, 부성 미분 저항다이오드를 이용하여 회로구 성이 간단한 효과가 있다.
또한, 본 발명에 따르면, RZ 형태의 입력으로 NRZ 형태의 멀티플렉싱된 출력을 발생시킴으로써, 회로의 전력 소모를 저감시키는 저전력 동작특성이 가능한 효과가 있다.
그리고, 본 발명에 따르면, CML형태의 트랜지스터를 이용하여 동작 속도를 개선시키는 효과도 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 할 것이다. 또한, 본 발명에 관련된 공지 기능 및 그 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 구체적인 설명을 생략하였음에 유의해야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명한다.
본 발명의 일실시예에 따른 멀티플렉서 회로에 관하여 도 4 내지 도 12를 참조하여 설명하면 다음과 같다.
도 4는 본 발명의 일실시예에 따른 멀티플렉서 회로에 관한 전체적인 회로도이고, 도 5는 본 발명의 일실시예에 따른 제1 차등출력부에 관한 회로도이고, 도 6은 본 발명의 일실시예에 따른 제2 차등출력부에 관한 회로도이고, 도 7은 본 발명 의 일실시예에 따른 선별부에 관한 회로도이고, 도 8은 본 발명의 일실시예에 따른 부성 미분 저항 다이오드의 직류전압 전류-전압 특성을 나타낸 그래프이고, 도 9는 본 발명의 일실시예에 따른 멀티플렉서 회로의 타이밍 다이어그램이고, 도 10은 본 발명의 일실시예에 따른 멀티플렉서 회로의 20Gb/s에서의 시뮬레이션 결과를 나타낸 그래프이고, 도 11은 본 발명의 일실시예에 따른 멀티플렉서 회로의 40Gb/s에서의 아이다이어그램 시뮬레이션 결과를 나타낸 그래프이며, 도 12는 본 발명의 일실시예에 따른 멀티플렉서 회로의 60Gb/s에서의 아이다이어그램 시뮬레이션 결과를 나타낸 그래프이다.
본 발명의 일실시예에 따른 멀티플렉서 회로는 도 4에 도시된 바와 같이, 제1 차등출력부(300), 제2 차등출력부(400) 및 선별부(500)를 포함한다.
제1 차등출력부(300)는 도 5에 도시된 바와 같이, NRZ 모드의 데이터 입력(
Figure 112007063220509-PAT00031
,
Figure 112007063220509-PAT00032
)과 CLK(310)신호를 받아 차등 형태의 RZ 모드출력(
Figure 112007063220509-PAT00033
,
Figure 112007063220509-PAT00034
)을 발생하는 기능을 수행한다.
상술한 기능을 수행하기 위한 제1 차등출력부(300)는 제1 트랜지스터(301), 제2 트랜지스터(302), 제1 Driver 부성미분 저항다이오드(303), 제1 Load 부성미분 저항다이오드(304), 제2 Driver 부성미분 저항다이오드(305), 제2 Load 부성미분 저항다이오드(306), 제1 전류원(307),
Figure 112007063220509-PAT00035
입력단자(308),
Figure 112007063220509-PAT00036
입력단자(309), CLK 입력단자(310),
Figure 112007063220509-PAT00037
출력단자(311),
Figure 112007063220509-PAT00038
출력단자(312), 제1 바이어스단자(313), 제2 바이어스단자(314) 및 제1 전압원(315)을 포함한다.
우선, 제1 Load 부성미분 저항다이오드(304)와 제1 Driver 부성미분 저항다이오드(303)는 직렬로 연결되고, 제1 Load 부성미분 저항다이오드(304)는 CLK 입력단자(310)에 연결되며, 제1 Driver 부성미분 저항다이오드(303)는 제1 바이어스단자(313)에 연결되고, 제2 Load 부성미분 저항다이오드(306)와 제2 Driver 부성미분 저항다이오드(305)는 직렬로 연결되며, 제2 Load 부성미분 저항다이오드(306)는 CLK 입력단자(310)에 연결되고, 제2 Driver 부성미분 저항다이오드(305)는 제2 바이어스단자(314)에 연결된다.
또한 제1 트랜지스터(301)의 베이스는
Figure 112007063220509-PAT00039
입력단자(308)에 연결되어 NRZ 모드의 비반전 데이터(
Figure 112007063220509-PAT00040
)를 입력받고, 제1 트랜지스터(301)의 컬렉터는 제1 Driver 부성미분 저항다이오드(303)와 제1 Load 부성미분 저항다이오드(304) 사이에 연결되어
Figure 112007063220509-PAT00041
출력단자(311)로 연결된다.
그리고 제2 트랜지스터(302)의 베이스는
Figure 112007063220509-PAT00042
입력단자(309)에 연결되어 NRZ 모드의 반전 데이터(
Figure 112007063220509-PAT00043
)를 입력받고, 제2 트랜지스터(302)의 컬렉터는 제2 Driver 부성미분 저항다이오드(305)와 제2 Load 부성미분 저항다이오드(306) 사이에 연결되어
Figure 112007063220509-PAT00044
출력단자(312)로 연결된다. 상술한 제1 트랜지스터(301)와 제2 트랜지스터(302)의 에미터는 서로 연결되어 제1 전류원(307)과 연결되고, 제1 전류원(307)은 제1 전압원(315)에 연결된다.
또한, 제2 차등출력부(400)는 도 6에 도시된 바와 같이, NRZ 모드의 데이터 입력(
Figure 112007063220509-PAT00045
,
Figure 112007063220509-PAT00046
)과
Figure 112007063220509-PAT00047
(410)신호를 받아 차등 형태의 RZ 모드출력(
Figure 112007063220509-PAT00048
,
Figure 112007063220509-PAT00049
)을 발생하 는 기능을 수행한다.
상술한 기능을 수행하기 위한 제2 차등출력부(400)는 제3 트랜지스터(401), 제4 트랜지스터(402), 제3 Driver 부성미분 저항다이오드(403), 제3 Load 부성미분 저항다이오드(404), 제4 Driver 부성미분 저항다이오드(405), 제4 Load 부성미분 저항다이오드(406), 제2 전류원(407),
Figure 112007063220509-PAT00050
입력단자(408),
Figure 112007063220509-PAT00051
입력단자(409),
Figure 112007063220509-PAT00052
입력단자(410),
Figure 112007063220509-PAT00053
출력단자(411),
Figure 112007063220509-PAT00054
출력단자(412), 제3 바이어스단자(413), 제4 바이어스단자(414) 및 제2 전압원(415)을 포함한다.
우선, 제3 Load 부성미분 저항다이오드(404)와 제3 Driver 부성미분 저항다이오드(403)는 직렬로 연결되고, 제3 Load 부성미분 저항다이오드(404)는
Figure 112007063220509-PAT00055
입력단자(410)에 연결되며, 제3 Driver 부성미분 저항다이오드(403)는 제3 바이어스단자(413)에 연결되고, 제4 Load 부성미분 저항다이오드(406)와 제4 Driver 부성미분 저항다이오드(405)는 직렬로 연결되며, 제4 Load 부성미분 저항다이오드(406)는
Figure 112007063220509-PAT00056
입력단자(410)에 연결되고, 제4 Driver 부성미분 저항다이오드(405)는 제4 바이어스단자(414)에 연결된다.
또한 제3 트랜지스터(401)의 베이스는
Figure 112007063220509-PAT00057
입력단자(408)에 연결되어 NRZ 모드의 비반전 데이터(
Figure 112007063220509-PAT00058
)를 입력받고, 제3 트랜지스터(401)의 컬렉터는 제3 Driver 부성미분 저항다이오드(403)와 제3 Load 부성미분 저항다이오드(404) 사이에 연결되어
Figure 112007063220509-PAT00059
출력단자(411)로 연결된다.
또한 제4 트랜지스터(402)의 베이스는
Figure 112007063220509-PAT00060
입력단자(409)에 연결되어 NRZ 모 드의 반전 데이터(
Figure 112007063220509-PAT00061
)를 입력받고, 제4 트랜지스터(402)의 컬렉터는 제4 Driver 부성미분 저항다이오드(405)와 제4 Load 부성미분 저항다이오드(406) 사이에 연결되어
Figure 112007063220509-PAT00062
출력단자(412)로 연결된다. 상술한 제3 트랜지스터(401)와 제4 트랜지스터(402)의 에미터는 서로 연결되어 제2 전류원(407)과 연결되고, 제2 전류원(407)은 제2 전압원(415)에 연결된다.
본 실시예에 따른 제1 차등출력부(300) 및 제2 차등출력부(400)는 전류모드로직(Current Mode Logic:CML) 형태의 MOBILE(Monostable Bistable Transition Logic Element)회로이다.
그리고, 선별부(500)는 도 7에 도시된 바와 같이, 제1 차등출력부(300) 및 제2 차등출력부(400)에서 발생된 RZ모드의 신호(
Figure 112007063220509-PAT00063
,
Figure 112007063220509-PAT00064
,
Figure 112007063220509-PAT00065
,
Figure 112007063220509-PAT00066
)를 입력으로 받아 CLK신호의 반주기마다 RZ 형태보다 동작속도가 두 배가 되는 NRZ 형태의 출력을 발생시키는 기능을 수행한다.
상술한 기능을 수행하기 위한 선별부(500)는 제5 트랜지스터(501), 제6 트랜지스터(502), 제7 트랜지스터(503), 제8 트랜지스터(504), 제1 저항부하(505), 제2 저항부하(506), 제9 트랜지스터(507), 제10 트랜지스터(508), 제3 전류원(509), 제4 전류원(510), 제5 전류원(511),
Figure 112007063220509-PAT00067
입력단자(512),
Figure 112007063220509-PAT00068
입력단자(513),
Figure 112007063220509-PAT00069
입력단자(514),
Figure 112007063220509-PAT00070
입력단자(515), OUT출력단자(516),
Figure 112007063220509-PAT00071
출력단자(517) 및 제3 전압원(518)을 포함한다.
제5 트랜지스터(501)의 베이스는 제1 차등출력부(300)의
Figure 112007063220509-PAT00072
출력단자(311)로 부터
Figure 112007063220509-PAT00073
입력단자(512)를 통해 RZ모드의
Figure 112007063220509-PAT00074
출력을 입력받고, 제5 트랜지스터(501)의 컬렉터는 제1 부하저항(505)에 연결되고, 제1 부하저항(505)은 접지연결된다.
제6 트랜지스터(502)의 베이스는 제1 차등출력부(300)의
Figure 112007063220509-PAT00075
출력단자(312)로부터
Figure 112007063220509-PAT00076
입력단자(513)를 통해 RZ모드의
Figure 112007063220509-PAT00077
출력을 입력받고, 제6 트랜지스터(502)의 컬렉터는 제2 부하저항(506)에 연결되고, 제2 부하저항(506)은 접지연결된다.
제7 트랜지스터(503)의 베이스는 제2 차등출력부(400)의
Figure 112007063220509-PAT00078
출력단자(411)로부터
Figure 112007063220509-PAT00079
입력단자(515)를 통해 RZ모드의
Figure 112007063220509-PAT00080
출력을 입력받고, 제7 트랜지스터(503)의 컬렉터는 제5 트랜지스터(501)의 컬렉터와 제1 부하저항(505) 사이의 접점에 연결된다.
제8 트랜지스터(504)의 베이스는 제2 MOBILE회로(400)의
Figure 112007063220509-PAT00081
출력단자(412)로부터
Figure 112007063220509-PAT00082
입력단자(514)를 통해 RZ모드의
Figure 112007063220509-PAT00083
출력을 입력받고, 제8 트랜지스터(504)의 컬렉터는 제6 트랜지스터(502)의 컬렉터와 제2 부하저항(506) 사이의 접점에 연결된다.
상술한 제5 트랜지스터(501), 제6 트랜지스터(502), 제7 트랜지스터(503) 및 제8 트랜지스터(504)의 에미터는 서로 연결되고, 제3 전류원(509)에 연결되며, 제3 전류원(509)은 제3 전압원(518)에 연결된다.
제9 트랜지스터(507)의 베이스는 제5 트랜지스터(501) 및 제7 트랜지스터(503)의 콜렉터에 연결되고, 제9 트랜지스터(507)의 콜렉터는 접지연결되며, 제9 트랜지스터(507)의 에미터는 제4 전류원(510)에 연결되고, 제4 전류원(510)은 제3 전압원(518)에 연결되며, 제9 트랜지스터(507)의 에미터와 제4 전류원(510) 사이의 접점을 NRZ 모드의 OUT출력단자(516)에 연결한다.
제10 트랜지스터(508)의 베이스는 제6 트랜지스터(502) 및 제8 트랜지스터(504)의 콜렉터에 연결되고, 제10 트랜지스터(508)의 콜렉터는 접지연결되며, 제10 트랜지스터(508)의 에미터는 제5 전류원(511)에 연결되고, 제5 전류원(511)은 제3 전압원(518)에 연결되며, 제10 트랜지스터(508)의 에미터와 제5 전류원(511) 사이의 접점을 NRZ 모드의
Figure 112007063220509-PAT00084
출력단자(517)에 연결한다.
본 발명의 일실시예에 따른 제9 트랜지스터(507) 및 제10 트랜지스터(508)는 에미터플로어인 것을 특징으로 한다.
본 발명의 일실시예에 사용되는 부성미분 저항다이오드의 DC 전류-전압 특성은 도 8에 도시된 바와 같다. 부성미분 저항특성을 갖는 다이오드를 이용하여 회로를 구현하면, 소자수를 감소시킬 수 있으며, 감소된 소자수로 인해 저전력 동작 뿐만 아니라 동작속도가 빠른 디지털 회로를 구현할 수 있는 장점이 있다.
본 발명의 일실시예에 따른 멀티플렉서 회로의 작동양상을 살피면 다음과 같다.
도 5 및 도 6에 도시된 바와 같이, 두 개의 NRZ 모드 데이터 입력 신호(
Figure 112007063220509-PAT00085
,
Figure 112007063220509-PAT00086
)를 CLK신호에 따라 각각 차등 출력 RZ 모드 신호를 발생하는 회로의 구성을 보여준다.
MOBILE 회로의 동작 원리상 CLK이 'HIGH'일 경우, 입력 데이터 신호
Figure 112007063220509-PAT00087
에 따라 RZ 모드
Figure 112007063220509-PAT00088
출력단자(312)와
Figure 112007063220509-PAT00089
출력단자(311)의 신호가 발생하며, 이때,
Figure 112007063220509-PAT00090
출력단자(412)와
Figure 112007063220509-PAT00091
출력단자(411)의 신호는 모두 'LOW'인 상태가 된다. 그리고 CLK가 'LOW'일 경우, 입력 데이터 신호
Figure 112007063220509-PAT00092
에 따라 RZ 모드
Figure 112007063220509-PAT00093
(412),
Figure 112007063220509-PAT00094
(411)의 신호가 발생하며,
Figure 112007063220509-PAT00095
출력단자(312)와
Figure 112007063220509-PAT00096
출력단자(311)의 신호는 모두 'LOW'인 상태가 된다. 따라서, CML 형태의 MOBILE회로는 CLK신호의 반주기마다 차등 출력을 발생시킨다.
선별부(500)는 도 7에 도시된 바와 같이, 차등 출력을 발생시키는 CML형태의 제1 차등출력부(300) 및 제2 차등출력부(400)에서 발생된 RZ 모드의 신호(
Figure 112007063220509-PAT00097
,
Figure 112007063220509-PAT00098
,
Figure 112007063220509-PAT00099
,
Figure 112007063220509-PAT00100
)를 입력받아 CLK신호의 반주기마다 RZ-to-NRZ 모드의 출력을 발생시킨다.
도 5의 제1 차등출력부(300) 및 도 6의 제2 차등출력부(400)에서 발생되는 신호는 RZ모드로서, CLK신호의 반주기마다 하나의 신호만이 'HIGH'가 되고 나머지 신호는 모두 'LOW'가 된다. 그러므로, 선별부(500)의 입력단 트랜지스터(501, 502, 503, 504)중 하나만이 턴-온(Turn-on)이 되어 선별부의 제3 전류원(509)이 흐르게 되어 출력을 발생시키게 된다. 이러한 동작은 다음의 표 1과 같다.
Figure 112007063220509-PAT00101
표 1에서와 같이,
Figure 112007063220509-PAT00102
이 'HIGH'이고 CLK이 'HIGH'인 상태에서
Figure 112007063220509-PAT00103
가 어떤 상태이더라도
Figure 112007063220509-PAT00104
은 'HIGH'가 되며, 나머지 RZ신호(
Figure 112007063220509-PAT00105
,
Figure 112007063220509-PAT00106
,
Figure 112007063220509-PAT00107
)는 모두 'LOW'인 상태가 된다. 이로 인해, 선별부(500)의 제6 트랜지스터(502)만 턴-온되어 제3 전류원(309)의 전류는 제6 트랜지스터(502)로만 흐르게 되고, OUT출력단자(516)는 'HIGH'가 되고, 반전 출력인
Figure 112007063220509-PAT00108
출력단자(517)은 'LOW'가 된다. 또한 CLK이 'LOW'인 상태에서는
Figure 112007063220509-PAT00109
의 입력이 어떤 상태가 되더라도 출력은
Figure 112007063220509-PAT00110
의 값으로 출력을 발생한다.
또한, 본 발명의 일실시예에 따른 멀티플렉서 회로의 타이밍 다이어그램은 도 9에 도시된 바와 같이,
Figure 112007063220509-PAT00111
에 '1001',
Figure 112007063220509-PAT00112
에 '1110'이 인가되었을 때, 출력은 두 개의 신호가 멀티플렉싱(multiplexing)된 '11010110'이 발생하며, 이때 출력의 동작 속도는 입력 데이터의 동작속도에 비해 두 배의 값을 나타낸다.
또한, 본 발명의 일실시예에 따른 멀티플렉서 회로의 시뮬레이션 결과는 도 10에 도시된 바와 같이, 10Gb/s의 데이터 입력 신호(
Figure 112007063220509-PAT00113
,
Figure 112007063220509-PAT00114
)가 입력으로 인가되었을 때, 멀티플렉싱된 출력 신호 20Gb/s의 신호가 발생함을 확인할 수 있다.
또한, 본 발명의 일실시예에 따른 멀티플렉서 회로의 아이다이어그램 시뮬레이션(Eye-diagram Simulaion)결과는 도 11에 도시된 바와 같이, 20Gb/s의 입력 데이터 신호에 대해 40Gb/s의 출력신호를 나타내고, 도 12에 도시된 바와 같이, 30Gb/s의 입력신호에 대한 60Gb/s의 출력신호를 나타낸다. 즉, 도 11 및 도 12에서와 같이 입력신호에 대해 두 배의 동작 속도를 보이는 출력 신호가 본 발명에서 제안한 회로에서 발생함을 시뮬레이션을 통해 확인된다.
또한, 본 발명의 일실시예에 따른 멀티플렉서 회로의 성능을 확인하기 위해 종래의 기술인 마스터/슬레이브(Master/Slave)방식의 2:1 멀티플렉서 회로를 같은 소자 모델을 이용하여 비교한 결과는 다음의 표 2와 같다.
Figure 112007063220509-PAT00115
표 2에서와 같이 본 발명에서 제안된 멀티플렉서 회로를 구성하기 위해서 저항(Resistor), 트랜지스터 등을 포함하여 21개의 소자수를 필요로 하며, 종래의 기술의 경우, 66개의 소자수를 필요로 한다. 즉, 본 발명에서 제안된 부성 미분 저항 다이오드 기반의 멀티플렉서 회로는 종래의 기술에 비해 소자수에서 1/3로 감소하였다. 또한, 낮은 전압원으로 인해 회로전체의 전력소모는 28mW로써, 종래의 기술에 비해 1/6의 우수한 전력소모 특성을 보였다.
그리고, 본 발명의 일실시예에 따른 멀티플렉서 회로는 BJT 중 가장 높은 동작 속도를 가지는 HBT를 기준으로 설명하였지만, 본 발명이 이에 한정되는 것은 아닌 바, BJT와 FET를 비롯한 모든 3-terminal 트랜지스터 기반 기술에 적용될 수 있음은 물론이다.
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것이 아니며, 기술적 사상의 범주를 일탈함이 없이 본 발명에 대해 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서, 그러한 모든 적절한 변경 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
도 1은 종래 기술인 마스터/슬레이브 방식의 2:1 멀티플렉서 회로도.
도 2는 종래 기술인 마스터/슬레이브 방식의 2:1 멀티플렉서의 래치회로도.
도 3은 종래 기술인 마스터/슬레이브 방식의 2:1 멀티플렉서에 사용되는 NRZ 모드로 동작하는 선별회로도.
도 4는 본 발명의 일실시예에 따른 멀티플렉서 회로에 대한 전체적인 회로도.
도 5는 본 발명의 일실시예에 따른 제1 차등출력부에 관한 회로도.
도 6은 본 발명의 일실시예에 따른 제2 차등출력부에 관한 회로도.
도 7은 본 발명의 일실시예에 따른 선별부에 관한 회로도.
도 8은 본 발명의 일실시예에 따른 부성 미분 저항 다이오드의 직류전압 전류-전압 특성을 나타낸 그래프.
도 9는 본 발명의 일실시예에 따른 멀티플렉서 회로의 타이밍 다이어그램.
도 10은 본 발명의 일실시예에 따른 멀티플렉서 회로의 20Gb/s에서의 시뮬레이션 결과를 나타낸 그래프.
도 11은 본 발명의 일실시예에 따른 멀티플렉서 회로의 40Gb/s에서의 아이다이어그램 시뮬레이션 결과를 나타낸 그래프.
도 12는 본 발명의 일실시예에 따른 멀티플렉서 회로의 60Gb/s에서의 아이다이어그램 시뮬레이션 결과를 나타낸 그래프.
** 도면의 주요 부분에 대한 부호의 설명 **
300 : 제1 차등출력부 301 : 제1 트랜지스터
302 : 제2 트랜지스터
303 : 제1 Driver 부성미분 저항다이오드
304 : 제1 Load 부성미분 저항다이오드
305 : 제2 Driver 부성미분 저항다이오드
306 : 제2 Load 부성미분 저항다이오드
307 : 제1 전류원 308 :
Figure 112007063220509-PAT00163
입력단자
309 :
Figure 112007063220509-PAT00164
입력단자 310 : CLK 입력단자
311 :
Figure 112007063220509-PAT00165
출력단자 312 : 출력단자
313 : 제1 바이어스단자 314 : 제2 바이어스단자
315 : 제1 전압원 400 : 제2 차등출력부
401 : 제3 트랜지스터 402 : 제4 트랜지스터
403 : 제3 Driver 부성미분 저항다이오드
404 : 제3 Load 부성미분 저항다이오드
405 : 제4 Driver 부성미분 저항다이오드
406 : 제4 Load 부성미분 저항다이오드
407 : 제2 전류원 408 :
Figure 112007063220509-PAT00167
입력단자
409 :
Figure 112007063220509-PAT00168
입력단자 410 :
Figure 112007063220509-PAT00169
입력단자
411 :
Figure 112007063220509-PAT00170
출력단자 412 :
Figure 112007063220509-PAT00171
출력단자
413 : 제3 바이어스단자 414 : 제4 바이어스단자
415 : 제2 전압원 500 : 선별부
501 : 제5 트랜지스터 502 : 제6 트랜지스터
503 : 제7 트랜지스터 504 : 제8 트랜지스터
505 : 제1 저항부하 506 : 제2 저항부하
507 : 제9 트랜지스터
508 : 제10 트랜지스터
509 : 제3 전류원 510 : 제4 전류원
511 : 제5 전류원 512 :
Figure 112007063220509-PAT00172
입력단자
513 :
Figure 112007063220509-PAT00173
입력단자 514 :
Figure 112007063220509-PAT00174
입력단자
515 :
Figure 112007063220509-PAT00175
입력단자 516 : OUT출력단자
517 :
Figure 112007063220509-PAT00176
출력단자 518 : 제3 전압원

Claims (9)

  1. 멀티플렉서 회로에 있어서,
    NRZ 입력신호(
    Figure 112007063220509-PAT00116
    ,
    Figure 112007063220509-PAT00117
    )와 CLK신호를 받아 차등 형태의 RZ 모드출력(
    Figure 112007063220509-PAT00118
    ,
    Figure 112007063220509-PAT00119
    )을 발생하는 제1 차등출력부(300);
    NRZ 입력신호(
    Figure 112007063220509-PAT00120
    ,
    Figure 112007063220509-PAT00121
    )와
    Figure 112007063220509-PAT00122
    신호를 받아 차등 형태의 RZ 모드출력(
    Figure 112007063220509-PAT00123
    ,
    Figure 112007063220509-PAT00124
    )을 발생하는 제2 차등출력부(400); 및
    상기 제1 차등출력부 및 제2 차등출력부에서 발생된 RZ모드의 출력신호(
    Figure 112007063220509-PAT00125
    ,
    Figure 112007063220509-PAT00126
    ,
    Figure 112007063220509-PAT00127
    ,
    Figure 112007063220509-PAT00128
    )를 입력으로 받아 CLK신호의 반주기마다 NRZ형태의 출력을 발생시키는 선별부(500);를 포함하는 것을 특징으로 하는 멀티플렉서 회로.
  2. 제 1 항에 있어서,
    상기 제1 차등출력부(300)는,
    제1 트랜지스터(301)의 베이스가
    Figure 112007063220509-PAT00129
    입력단자(308)에 연결되고, 제2 트랜지스터(302)의 베이스가
    Figure 112007063220509-PAT00130
    입력단자(309)에 연결되며,
    CLK 입력단자(310)에 연결된 제1 Load 부성미분 저항다이오드(304) 및 제1 바이어스 단자(313)에 연결된 제1 Driver 부성미분 저항다이오드(303)가 직렬로 연결되고, 상기 제1 Load 부성미분 저항다이오드 및 제1 Driver 부성미분 저항다이오드의 사이에 제1 트랜지스터의 컬렉터가 연결되고,
    상기 CLK 입력단자에 연결된 제2 Load 부성미분 저항다이오드(306) 및 제2 바이어스 단자(314)에 연결된 제2 Driver 부성미분 저항다이오드(305)가 직렬로 연결되고, 상기 제2 Load 부성미분 저항다이오드 및 제2 Driver 부성미분 저항다이오드의 사이에 제2 트랜지스터의 컬렉터가 연결되며,
    상기 제1 Load 부성미분 저항다이오드 및 제1 Driver 부성미분 저항다이오드의 사이에
    Figure 112007063220509-PAT00131
    출력단자(311)가 연결되고, 상기 제2 Load 부성미분 저항다이오드 및 제2 Driver 부성미분 저항다이오드의 사이에
    Figure 112007063220509-PAT00132
    출력단자(312)가 연결되며,
    상기 제1 트랜지스터 및 제2 트랜지스터의 에미터가 공통으로 연결되고, 상기 공통으로 연결된 에미터가 제1 전류원(307)를 경유하여, 제1 전압원(315)에 연결되는 것을 특징으로 하는 멀티플렉서 회로.
  3. 제 1 항에 있어서,
    상기 제2 차등출력부(400)는,
    제3 트랜지스터(401)의 베이스가
    Figure 112007063220509-PAT00133
    입력단자(408)에 연결되고, 제4 트랜지스터(402)의 베이스가
    Figure 112007063220509-PAT00134
    입력단자(409)에 연결되며,
    Figure 112007063220509-PAT00135
    입력단자(410)에 연결된 제3 Load 부성미분 저항다이오드(404) 및 제3 바이어스 단자(413)에 연결된 제3 Driver 부성미분 저항다이오드(403)가 직렬로 연결되고, 상기 제3 Load 부성미분 저항다이오드 및 제3 Driver 부성미분 저항다이오드의 사이에 제3 트랜지스터(401)의 컬렉터가 연결되고,
    상기
    Figure 112007063220509-PAT00136
    입력단자에 연결된 제4 Load 부성미분 저항다이오드(406) 및 제4 바이어스 단자(414)에 연결된 제4 Driver 부성미분 저항다이오드(405)가 직렬로 연결되고, 상기 제4 Load 부성미분 저항다이오드 및 제4 Driver 부성미분 저항다이오드의 사이에 제4 트랜지스터(402)의 컬렉터가 연결되며,
    상기 제3 Load 부성미분 저항다이오드 및 제3 Driver 부성미분 저항다이오드의 사이에
    Figure 112007063220509-PAT00137
    출력단자(411)가 연결되고, 상기 제4 Load 부성미분 저항다이오드 및 제4 Driver 부성미분 저항다이오드의 사이에
    Figure 112007063220509-PAT00138
    출력단자(412)가 연결되며,
    상기 제3 트랜지스터 및 제4 트랜지스터의 에미터가 공통으로 연결되고, 상기 공통으로 연결된 에미터가 제2 전류원(407)을 경유하여, 제2 전압원(415)에 연결되는 것을 특징으로 하는 멀티플렉서 회로.
  4. 제 1 항에 있어서,
    상기 제1 차등출력부(300)는,
    CLK 입력단자(310)에 'HIGH'가 인가될 경우, 입력 데이터 신호
    Figure 112007063220509-PAT00139
    에 따라 RZ 모드
    Figure 112007063220509-PAT00140
    출력단자(312) 및
    Figure 112007063220509-PAT00141
    출력단자(311)의 신호가 발생하며, 이때,
    Figure 112007063220509-PAT00142
    출력단자(412) 및
    Figure 112007063220509-PAT00143
    출력단자(411) 신호는 'LOW'인 상태가 되는 것을 특징으로 하는 멀티플렉서 회로.
  5. 제 1 항에 있어서,
    상기 제2 차등출력부(400)는,
    Figure 112007063220509-PAT00144
    입력단자(410)에 'HIGH'가 인가될 경우, 입력 데이터 신호
    Figure 112007063220509-PAT00145
    에 따라 RZ 모드
    Figure 112007063220509-PAT00146
    출력단자(412) 및
    Figure 112007063220509-PAT00147
    출력단자(411)의 신호가 발생하며,
    Figure 112007063220509-PAT00148
    출력단자(312) 및
    Figure 112007063220509-PAT00149
    출력단자(311)는 'LOW'인 상태가 되는 것을 특징으로 하는 멀티플렉서 회로.
  6. 제 1 항에 있어서,
    상기 선별부(500)는,
    제5 트랜지스터(501)의 베이스가 상기 제1 차등출력부(300)로부터
    Figure 112007063220509-PAT00150
    출력신호를 입력받는
    Figure 112007063220509-PAT00151
    입력단자(512)에 연결되고, 제6 트랜지스터(502)의 베이스가 상기 제1 차등출력부로부터
    Figure 112007063220509-PAT00152
    출력신호를 입력받는
    Figure 112007063220509-PAT00153
    입력단자(513)에 연결되며, 제7 트랜지스터(503)의 베이스가 상기 제2 차등출력부(400)로부터
    Figure 112007063220509-PAT00154
    출력신호를 입력받는
    Figure 112007063220509-PAT00155
    입력단자(515)에 연결되고, 제8 트랜지스터(504)의 베이스가 상기 제2 차등출력부로부터
    Figure 112007063220509-PAT00156
    출력신호를 입력받는
    Figure 112007063220509-PAT00157
    입력단자(514)에 연결되며,
    상기 제5 트랜지스터 및 제7 트랜지스터의 컬렉터가 제1 저항부하(505)를 경유하여 접지연결되고, 상기 제6 트랜지스터 및 제8 트랜지스터의 컬렉터가 제2 저항부하(506)를 경유하여 접지연결되며,
    상기 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터의 에미터가 서로 연결되어 제3 전류원(509)를 경유하여 제3 전압원(518)에 연결되고,
    제9 트랜지스터(507)의 베이스가 상기 제5 트랜지스터 및 제7 트랜지스터의 컬렉터에 연결되어 제1 저항부하(505)를 통해 접지되며, 제10 트랜지스터(508)의 베이스가 상기 제6 트랜지스터 및 제8 트랜지스터의 컬렉터와 연결되어 제2 저항부하(506)를 통해 접지되고, 상기 제9 트랜지스터의 에미터는 제4 전류원(510)을 통해 상기 제3 전압원에 연결되며, 상기 제10 트랜지스터의 에미터는 제5 전류원(511)을 통해 상기 제3 전압원에 연결되고,
    상기 제9 트랜지스터의 에미터와 상기 제4 전류원 사이에 OUT출력단자(516)가 연결되며, 상기 제10 트랜지스터의 에미터와 상기 제5 전류원 사이에
    Figure 112007063220509-PAT00158
    출력단자(517)가 연결되는 것을 특징으로 하는 멀티플렉서 회로.
  7. 제 1 항에 있어서,
    상기 선별부(500)는,
    상기 제1 차등출력부(300) 및 제2 차등출력부(400)에서 발생된 RZ모드의 출력신호(
    Figure 112007063220509-PAT00159
    ,
    Figure 112007063220509-PAT00160
    ,
    Figure 112007063220509-PAT00161
    ,
    Figure 112007063220509-PAT00162
    )를 입력받아, 제5 트랜지스터(501) 내지 제8 트랜지스터(504)중 적어도 어느 하나만이 턴-온(Turn-On)되고 제3 전류원(509)이 흐르게 되어 출력을 발생하는 것을 특징으로 하는 멀티플렉서 회로.
  8. 제 1 항에 있어서,
    상기 제1 차등출력부(300) 및 제2 차등출력부(400)는 CML(Current Mode Logic) 형태의 MOBILE(Monostable Bistable Transition Logic Element)인 것을 특 징으로 하는 멀티플렉서 회로.
  9. 제 6 항에 있어서,
    상기 제9 트랜지스터(507) 및 제10 트랜지스터(508)는 에미터 플로어(Emitter Follower)인 것을 특징으로 하는 멀티플렉서 회로.
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