KR20090021572A - 반도체 소자용 인덕터 및 그 제조 방법 - Google Patents

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Abstract

실시예에 따른 반도체 소자용 인덕터는 기판, 기판 위에 형성된 절연층, 절연층 내부에 형성된 금속 배선을 포함하는 반도체 소자에 관한 것으로서, 상기 절연층 상부에 형성된 인덕터 라인; 상기 인덕터 라인과 동일층에 형성되고 인덕터 라인과 연결된 금속 패드; 상기 금속 패드 및 금속 배선 사이의 절연층 상에 형성되고, 상기 금속 패드의 저면에 형성된 패드 비아; 및 상기 패드 비아의 저면에 형성된 UTM층을 포함한다.
실시예에 의하면, 금속 패드, 인덕터 라인과 금속 배선 사이의 직렬 저항 성분을 감소시킴으로써 인덕터의 Q 지수를 향상시킬 수 있다. 또한, 두껍게 형성된 UTM층을 통하여, 기판의 에너지 손실을 최소화할 수 있으며, 기생 커패시턴스가 발생되는 것을 억제함으로써 SRF(Self-Resonant Frequency)를 높일 수 있는 효과가 있다. 또한, 고주파 영역에서의 인덕턴스 수치를 높일 수 있으며, 추가적인 공정을 필요로 하지 않으므로 생산 효율을 향상시키고 비용을 절감할 수 있는 효과가 있다.
반도체 소자용 인덕터, 금속 패드, 패드 비아, UTM, 비아홀, 절연층

Description

반도체 소자용 인덕터 및 그 제조 방법{INDUCTOR FOR SEMICONDUCTOR DEVICE AND FABRICATING METHOD THEREOF}
실시예는 반도체 소자용 인덕터 및 그 제조 방법에 관하여 개시한다.
CMOS(Complementary Metal-Oxide Semiconductor)는 미세 가공 기술이 발전함에 따라 양호한 고주파 특성을 갖게 되었다. 이는 반도체 공정 기술을 이용하여 저가격의 칩을 제작할 수 있을 뿐만 아니라, SOC(System ON Chip)의 경우 시스템의 중간 주파수 밴드, 디지털 부까지 집적화할 수 있어서 단일 칩으로 제조하는데 가장 적합한 기술로 부상되고 있다.
이와 같은 RF-CMOS 또는 바이폴라/BiCMOS 소자의 주된 구성요소들은 RF MOSFET, 인덕터(Inductor), 버랙터(Varactor), MIM 캐패시터, 저항(Risistor)을 포함한다.
특히, 인덕터는 단일 소자로서 칩의 면적을 가장 많이 차지하며, 내부 구조 및 재질에 따른 기생 커패시턴스 및 저항 성분 때문에 고주파 특성에 많은 제약을 받는다.
도 1은 반도체 소자용 인덕터(30)의 구조를 도시한 사시 단면도이다.
인덕터(30)는 인덕터 라인(31), 금속 패드(32), 절연층(20) 내부에 형성된 다수의 금속층(33), 금속층(33)들을 연결하는 비아홀(34)을 포함한다.
한편, 기판(10) 위에 절연층(20)이 형성되고, 절연층(30) 내부에는 금속 배선(40)이 형성되는데, 상기 금속층(33)과 비아홀(34)은 금속 패드(32)와 금속 배선(40)을 통전시키는 기능을 한다.
인덕터의 Q 지수(Quality factor; 품질평가지수)는 인덕턴스 수치에 비례하고 저항 성분에 반비례하는데, 상기 다수의 금속층(33)과 비아홀(34)의 구조를 통하여 직렬 저항 성분을 감소시킴으로써 Q 지수를 향상시킬 수 있다.
그러나, 금속층(33)은 얇은 판형으로서, 금속 패드(32)와 기판(10) 사이의 거리가 가깝게 형성되며, 이는 기판의 에너지 손실을 야기한다.
또한, 다수의 금속층(33)과 비아홀(34)을 형성하기 위하여 보다 많은 공정이 요구되고, 이는 생산 효율 및 비용 측면에서 장애적인 요소로 작용된다.
또한, 금속 패드(32)와 금속층(33) 사이, 인덕터 라인(31)과 금속층(33) 사이, 금속층(33)들 사이, 그리고 기판과 상부 층 사이의 기생 커패시턴스가 발생되어 SRF(Self-Resonant Frequency)가 낮아지는 문제점이 있다.
또한, 다층의 금속층(33), 비아홀(34) 구조는 반도체층의 디자인 설계를 어렵게 한다.
실시예는 금속 배선과의 통전 구조를 개선함으로써,Q 지수가 향상되고, 기판의 에너지 손실을 최소화하며, 기생 커패시턴스가 발생되는 것을 억제할 수 있는 반도체 소자용 인덕터 및 그 제조 방법을 제공한다.
실시예에 따른 반도체 소자용 인덕터는 기판, 기판 위에 형성된 절연층, 절연층 내부에 형성된 금속 배선을 포함하는 반도체 소자에 관한 것으로서, 상기 절연층 상부에 형성된 인덕터 라인; 상기 인덕터 라인과 동일층에 형성되고 인덕터 라인과 연결된 금속 패드; 상기 금속 패드 및 금속 배선 사이의 절연층 상에 형성되고, 상기 금속 패드의 저면에 형성된 패드 비아; 및 상기 패드 비아의 저면에 형성된 UTM층을 포함한다.
실시예에 따른 반도체 소자용 인덕터의 제조 방법은 기판, 기판 위에 형성된 절연층, 절연층 내부에 형성된 금속 배선을 포함하는 반도체 소자의 제조 공정에 관한 것으로서, 상기 금속 배선이 형성된 절연층 위에 제1절연층이 형성되는 단계; 상기 제1절연층에 트렌치가 형성되는 단계; 상기 트렌치 내부에 UTM층, 패드 비아가 순서대로 증착되는 단계; 상기 제1절연층 위에 패드 비아와 통전되고 상기 제1트렌치와 동일한 폭의 금속 패드 및 상기 금속 패드와 연결된 인덕터 라인이 형성되는 단계를 포함한다.
다른 실시예에 따른 반도체 소자용 인덕터의 제조 방법은 기판, 기판 위에 형성된 절연층, 절연층 내부에 형성된 금속 배선을 포함하는 반도체 소자의 제조 공정에 관한 것으로서, 상기 금속 배선이 형성된 절연층 위에 제1절연층이 형성되는 단계; 상기 제1절연층에 제1트렌치가 형성되는 단계; 상기 제1트렌치 내부에 UTM층이 형성되는 단계; 상기 제1절연층 위에 제2절연층이 형성되는 단계; 상기 제2절연층에 상기 제1트렌치보다 폭이 좁은 제2트렌치가 형성되는 단계; 상기 제2트렌치 내부에 패드 비아가 형성되는 단계; 상기 제2절연층 위에 패드 비아와 통전되고 상기 UMT층과 동일한 폭의 금속 패드 및 상기 금속 패드와 연결된 인덕터 라인이 형성되는 단계를 포함한다.
또 다른 실시예에 따른 반도체 소자용 인덕터의 제조 방법은 기판, 기판 위에 형성된 절연층, 절연층 내부에 형성된 금속 배선을 포함하는 반도체 소자의 제조 공정에 관한 것으로서, 상기 금속 배선이 형성된 절연층 위에 제1절연층이 형성되는 단계; 상기 제1절연층에 제1트렌치가 형성되는 단계; 상기 제1트렌치 내부에 UTM층, 패드 비아가 순서대로 증착되는 단계; 상기 제1절연층 위에 패드 비아와 통전되고 상기 제1트렌치보다 넓은 폭의 금속 패드 및 상기 금속 패드와 연결된 인덕터 라인이 형성되는 단계를 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 금속 패드, 인덕터 라인과 금속 배선 사이의 직렬 저항 성분을 감소시킴으로써 인덕터의 Q 지수를 향상시킬 수 있다.
둘째, 두껍게 형성된 UTM층을 통하여, 기판의 에너지 손실을 최소화할 수 있 으며, 기생 커패시턴스가 발생되는 것을 억제함으로써 SRF(Self-Resonant Frequency)를 높일 수 있는 효과가 있다.
셋째, 고주파 영역에서의 인덕턴스 수치를 높일 수 있으며, 포토 레지스트 공정, 식각 공정, 마스킹 공정과 같은 추가적인 공정을 필요로 하지 않으므로 생산 효율을 향상시키고 비용을 절감할 수 있는 효과가 있다.
넷째, 금속 패드와 금속 배선 사이의 통전 구조를 단순화함으로써 반도체층의 설계가 용이해지는 효과가 있다.
첨부된 도면을 참조하여 실시예에 따른 반도체 소자용 인덕터에 대하여 상세히 설명하는데, 설명의 편의를 위하여 실시예에 따른 반도체 소자용 인덕터 및 그 제조 방법을 함께 설명하기로 한다.
도 2는 실시예에 따른 반도체 소자용 인덕터(100)의 구조를 도시한 사시 단면도이다.
도 2를 참조하면, 실시예에 따른 반도체 소자용 인덕터(100)는 인덕터 라인(110), 금속 패드(MP; Metal Pad)(120), 패드 비아(Pad Via)(130), UTM(Ultra Thick Metal)층(140)을 포함하여 이루어진다.
실시예에 따른 인덕터(100)는 CMOS 소자, NMOS 소자, PMOS 소자 등과 같은 반도체 소자 제조시에 구현될 수 있다.
기판(210) 위에, 가령 TEOS(Tetra Ortho Silicate Glass) 혹은 옥사이드(oxide) 계열의 절연층(220)이 형성되고, 절연층(220)에 금속 배선(230)이 형성 된다.
상기 금속 배선(230)은 절연층(220) 상부의 인덕터 라인(110)을 반도체층 내부의 다른 구조물, 가령 반도체 소자와 전기적으로 연결시키는 매개물로 기능된다.
상기 반도체 소자는 도시되지 않았으나, 절연층(220) 상의 액티브 영역에 형성될 수 있다.
상기 금속 배선(230) 위에 다수의 비아홀(150)이 형성되고, 비아홀(150) 위의 절연층(220) 상에 UTM층(140), 패드 비아(130)가 차례대로 형성된다.
도 2에서, 상기 절연층(220)은 하나의 층으로 도시되었으나, 금속 배선(230), 비아홀(150), UTM층(140), 패드 비아(130)를 형성하기 위한 식각 공정에 따라 여러 층으로 구분되어 적층될 수 있다.
이에 대해서는 도 3을 참조하여 후술한다.
상기 UTM층(140)은, 도 1을 참조하여 설명된 것처럼 다층 구조를 가지며 금속 배선(40)과 금속 패드(32)를 통전시키는 종래의 메탈층(33)을 두꺼운 단일 금속층으로 구현한 층이다.
상기 UTM층(140)은 구리와 같은 금속 재질로 형성되는 것이 좋다.
이와 같은 구조를 통하여, 상기 UTM층(140)은 첫째, 직렬 저항 성분을 감소시킬 수 있고, 둘째, Q지수를 향상시킬 수 있으며, 셋째, RF특성을 고려하여 고주파 영역에서의 인덕터스 수치를 높일 수 있다. 또한, UTM층(140)을 통하여 금속 패드(120)가 기판과 이격되는 효과를 가지므로, 기판의 에너지 손실이 야기되는 문제점을 해결할 수 있다.
이처럼, 큰 사이즈를 가지는 금속배선 공정은 UTM(Ultra Thick Metal) 공정이라 지칭된다.
실시예에 따른 UTM층(140)이 두껍게 형성됨에 따라 상기 비아홀(150)이 역시 종래에 비하여 큰 폭으로 형성될 수 있으며, UMM층(140)과 비아홀(150)을 형성하기 위한 트렌치는 다음과 같이 일반 금속배선과 차별화되는 구조를 가진다.
첫째, UTM층(140)과 비아홀(150)은 일반 금속배선에 비하여 큰 선폭과 깊이를 가진다. 둘째, UTM층(140)과 비아홀(150)이 형성되는 절연층 역시 종래에 비하여 두껍게 형성된다. 셋째, UTM층(140)과 비아홀(150)의 트렌치를 형성하기 위한 식각 공정을 처리하는 경우 포토 레지스트 패턴이 두껍게 형성되어야 한다.
예를 들어, UTM층(140)의 경우 설계 툴에서 제공하는 디자인 규칙(Design rule)에 따르면, 선폭이 약 2.9μm 이상, 깊이가 약 4.5μm 이상의 수치를 가질 수 있다. 즉, UTM 트렌치(160)는 종래 금속층에 비하여, 약 2㎛ 이상 선폭이 크고, 2.5㎛ 이상 깊이가 깊게 형성될 수 있다.
도 2에 도시된 것처럼, 상기 패드 비아(130)는 UTM층(140) 위에 스택(stack) 구조를 이루어 형성되며, 텅스텐의 재질을 사용하는 대신 금속 패드(120)와 동일한 알루미늄 재질로 형성될 수 있다.
따라서, 패드 비아(130)의 저항을 크게 감소시킬 수 있다.
알루미늄 재질로 패드 비아(130)를 형성할 수 있는 것은, 별도의 식각/매립 공정을 이용하는 것이 아니라, UTM층 상에 증착공정을 통하여 형성할 수 있기 때문이다.
상기 패드 비아(130) 위에 금속 패드(120)가 형성되고, 금속 패드(120)는 인덕터 라인(110)과 연결된다.
이처럼, 단일 트렌치를 형성하고 트렌치 상에 UTM층(140), 패드 비아(130)를 적층하여 직접 금속 패드(120)와 연결함으로써, 종래 구조에서 발생하였던 기생 커패시턴스를 감소시킬 수 있으며, SRF(Self-Resonant Frequency) 감손(degradation) 현상을 억제할 수 있다.
또한, 실시예에 따른 UTM층(140), 패드 비아(130), 금속 패드(120)의 구조에 의하면, 그 구조가 단순화됨으로써 반도체층 모델링이 용이해지고 공정이 간소화되는 장점이 있다.
상기 인덕터 라인(110)은 기판 손실을 최소화하기 위하여 기판과 가장 거리가 먼 절연층의 상부에 형성되며, 수차례 굴곡된 금속 라인 형태, 가령 평면 회절 기하(Planar Spiral Geometries) 구조로 형성될 수 있다.
0.13um RF-CMOS 반도체 공정이 사용되는 경우, 상기 인덕터 라인(110)은 약 3.3um의 구리 라인으로 형성될 수 있다.
상기 인덕터 라인(110)은 내부의 다른 수동소자, 반도체 소자 또는 외부 회로와 전기적으로 연결되기 위하여 금속 패드(120)를 구비한다.
상기 금속 패드(120)는 사각 형태로 형성될 수 있으며, 초음파(ultrasonic) 본딩 기술 등을 이용하여 다른 회로와 와이어 본딩되는 경우 본딩 영역을 최소화할 수 있고 산화 저항성이 우수한 알루미늄 재질로 형성되는 것이 좋다.
도 3은 실시예에 따른 반도체 소자용 인덕터의 다양한 구조를 예시한 측단면 도이다.
도 3을 참조하면, 반도체 소자용 인덕터의 실시예가 세가지로 예시되어 있는데, UTM층(140), 패드 비아(130), 금속 패드(120) 부분의 측단면이 확대 도시되어 있다.
도 3의 (a) 도면은 도 2를 참조하여 설명된 구조에 해당되는 것으로서, UTM층(140), 패드 비아(130), 금속 패드(120)가 모두 동일한 폭을 가지는 것을 특징으로 한다.
따라서, 절연층(220) 상에 단일 트렌치가 형성된 후, 증착 공정을 통하여 UTM층(140), 패드 비아(130), 금속 패드(120)가 차례대로 형성될 수 있다.
참고로, 절연층(220)은 다수의 층으로 구분될 수 있는데, 가령 금속 배선(230)을 형성하기 위한 제1절연층, 비아홀을 형성하기 위한 제2절연층, UTM층(140), 패드 비아(130)를 형성하기 위한 제3절연층 등으로, 식각 공정에 따라 다수 층으로 형성가능하다.
본 발명의 기술적 사상은 UTM층(140), 패드 비아(130), 금속 패드(120)의 구조와 깊은 연관이 있으므로, 그 외의 금속 구조물과 절연층의 형성 공정에 대해서는 상세한 설명을 생략하기로 한다.
도 3의 (b) 도면에 의하면, 제2실시예에 따른 인덕터 구조가 도시되어 있는데, 금속 패드(120)와 UTM층(140)은 동일한 폭으로 형성되고, 패드 비아(130)는 이들에 비하여 좁은 폭으로 형성된다.
제2실시예의 경우, 다음과 같은 공정이 진행될 수 있다.
첫째, 비아홀(150)이 형성된 후 상부 절연층, 즉 제1절연층이 적층되고, 제1트렌치가 형성된다. 둘째, 제1트렌치에 구리가 매립되어 UTM층(140)이 형성되고, 평탄화 공정을 거친 후 제2절연층이 적층된다. 셋째, 제2절연층에 제1트렌치보다 폭이 좁은 제2트렌치가 형성되고, 알루미늄이 매립되어 패드 비아(130)가 형성된다. 넷째, 평탄화 공정이 처리된 후 제3절연층이 적층되고, 포토 레지스트 공정, 식각 공정, 알루미늄의 매립 공정, 포토 레지스트 및 제3절연층의 제거 공정을 통하여 금속 패드(120)가 형성된다.
도 3의 (c) 도면에 의하면, 제3실시예에 따른 인덕터 구조가 도시되어 있는데, UTM층(140)과 패드 비아(130)가 금속 패드(120)보다 좁으며 동일한 폭으로 형성된다.
제3실시예의 경우, 다음과 같은 공정이 진행될 수 있다.
첫째, 비아홀(150)이 형성된 후 상부 절연층, 즉 제1절연층이 적층되고, 제1트렌치가 형성된다. 둘째, 제1트렌치의 일부에 구리가 증착되어 UTM층(140)이 형성되고, 그 위에 알루미늄이 증착되어 패드 비아(130)가 형성된다. 셋째, 평탄화 공정을 거친 후, 제2실시예의 경우와 동일하게 패드 비아(130)보다 넓은 폭의 금속 패드(120)가 형성된다.
제2실시예의 경우 패드 비아(130)의 폭, 제3실시예의 경우 UTM층(140)과 패드 비아(130)의 폭은 금속 패드(120) 폭과 동일하거나 약 10％ 이하로 좁게 형성되는 것이 좋다.
도 4는 실시예에 따른 반도체 소자용 인덕터의 Q 지수를 측정한 그래프인데, x축은 주파수 대역을 표시한 것이고, y축은 Q지수를 표시한 것이다.
도 4에 의하면, 실시예에 따른 인덕터는 약 7.2 GHz 대역까지에 걸쳐 기준 수치(a2)보다 향상된 Q지수(a1)를 가진 것을 볼 수 있다. 반면, 종래 구조의 인덕터는 기준 수치(a2)에 조금씩 미달 되는 Q지수(a3)를 가진다.
도 5는 실시예에 따른 반도체 소자용 인덕터의 인덕턴스 수치를 측정한 그래프인데, x축은 주파수 대역을 표시한 것이고, y축은 인덕턴스 수치를 표시한 것이다.
도 5에 의하면, 실시예에 따른 인덕터는 전체 주파수 대역에 걸쳐 기준 인덕턴스 수치(b2)와 종래 인덕터 수치(b3)보다 향상된 인던턴스 값(b1)을 가짐을 알 수 있다.
특히, 실시예에 따른 인덕터는 약 5 GHz 내지 9 GHz의 고주파 대역에서 인덕턴스 수치가 크게 향상된 것으로 측정되었다.
참고로, 상기 도 4 및 도 5에 도시된 그래프는 HFSS(High Frequency structure Simulator) 장비를 이용하여 인덕터 수치를 측정한 것이다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에 서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 반도체 소자용 인덕터의 구조를 도시한 사시 단면도.
도 2는 실시예에 따른 반도체 소자용 인덕터의 구조를 도시한 사시 단면도.
도 3은 실시예에 따른 반도체 소자용 인덕터의 다양한 구조를 예시한 측단면도.
도 4는 실시예에 따른 반도체 소자용 인덕터의 Q 지수를 측정한 그래프.
도 5는 실시예에 따른 반도체 소자용 인덕터의 인덕턴스 수치를 측정한 그래프.

Claims (15)

  1. 기판, 기판 위에 형성된 절연층, 절연층 내부에 형성된 금속 배선을 포함하는 반도체 소자에 있어서,
    상기 절연층 상부에 형성된 인덕터 라인;
    상기 인덕터 라인과 동일층에 형성되고 인덕터 라인과 연결된 금속 패드;
    상기 금속 패드 및 금속 배선 사이의 절연층 상에 형성되고, 상기 금속 패드의 저면에 형성된 패드 비아; 및
    상기 패드 비아의 저면에 형성된 UTM층을 포함하는 반도체 소자용 인덕터.
  2. 제1항에 있어서,
    상기 UTM층과 상기 금속 배선을 전기적으로 연결시키는 하나 이상의 비아홀을 포함하는 반도체 소자용 인덕터.
  3. 제1항에 있어서, 상기 금속 패드, 패드 비아는
    동일한 금속 재질로 형성된 것을 특징으로 하는 반도체 소자용 인덕터.
  4. 제3항에 있어서, 상기 금속 재질은
    알루미늄을 포함하는 것을 특징으로 하는 반도체 소자용 인덕터.
  5. 제1항에 있어서, 상기 금속 패드, 패드 비아, UTM층은
    동일한 폭으로 형성된 것을 특징으로 하는 반도체 소자용 인덕터.
  6. 제1항에 있어서,
    상기 금속 패드, UTM층은 동일한 폭으로 형성되고,
    상기 패드 비아는 상기 금속 패드, UTM층보다 좁은 폭으로 형성된 것을 특징으로 하는 반도체 소자용 인덕터.
  7. 제6항에 있어서, 상기 패드 비아는
    상기 UTM층 폭의 10％를 넘지 않는 범위에서 좁게 형성된 것을 특징으로 하는 반도체 소자용 인덕터.
  8. 제1항에 있어서,
    상기 패드 비아 및 상기 UTM층은 동일한 폭으로 형성되고, 상기 금속 패드보다 좁은 폭으로 형성된 것을 특징으로 하는 반도체 소자용 인덕터.
  9. 제8항에 있어서, 상기 패드 비아 및 상기 UTM층은
    상기 금속 패드 폭의 10％를 넘지 않는 범위에서 좁게 형성된 것을 특징으로 하는 반도체 소자용 인덕터.
  10. 기판, 기판 위에 형성된 절연층, 절연층 내부에 형성된 금속 배선을 포함하는 반도체 소자의 제조 공정에 있어서,
    상기 금속 배선이 형성된 절연층 위에 제1절연층이 형성되는 단계;
    상기 제1절연층에 트렌치가 형성되는 단계;
    상기 트렌치 내부에 UTM층, 패드 비아가 순서대로 증착되는 단계;
    상기 제1절연층 위에 패드 비아와 통전되고 상기 제1트렌치와 동일한 폭의 금속 패드 및 상기 금속 패드와 연결된 인덕터 라인이 형성되는 단계를 포함하는 반도체 소자용 인덕터의 제조 방법.
  11. 기판, 기판 위에 형성된 절연층, 절연층 내부에 형성된 금속 배선을 포함하는 반도체 소자의 제조 공정에 있어서,
    상기 금속 배선이 형성된 절연층 위에 제1절연층이 형성되는 단계;
    상기 제1절연층에 제1트렌치가 형성되는 단계;
    상기 제1트렌치 내부에 UTM층이 형성되는 단계;
    상기 제1절연층 위에 제2절연층이 형성되는 단계;
    상기 제2절연층에 상기 제1트렌치보다 폭이 좁은 제2트렌치가 형성되는 단계;
    상기 제2트렌치 내부에 패드 비아가 형성되는 단계;
    상기 제2절연층 위에 패드 비아와 통전되고 상기 UMT층과 동일한 폭의 금속 패드 및 상기 금속 패드와 연결된 인덕터 라인이 형성되는 단계를 포함하는 반도체 소자용 인덕터의 제조 방법.
  12. 기판, 기판 위에 형성된 절연층, 절연층 내부에 형성된 금속 배선을 포함하는 반도체 소자의 제조 공정에 있어서,
    상기 금속 배선이 형성된 절연층 위에 제1절연층이 형성되는 단계;
    상기 제1절연층에 제1트렌치가 형성되는 단계;
    상기 제1트렌치 내부에 UTM층, 패드 비아가 순서대로 증착되는 단계;
    상기 제1절연층 위에 패드 비아와 통전되고 상기 제1트렌치보다 넓은 폭의 금속 패드 및 상기 금속 패드와 연결된 인덕터 라인이 형성되는 단계를 포함하는 반도체 소자용 인덕터의 제조 방법.
  13. 제10항 내지 제12항 중 어느 하나의 항에 있어서, 상기 제1절연층이 형성되는 단계는
    상기 금속 배선 위에 비아홀이 형성되는 단계를 포함하는 반도체 소자용 인덕터의 제조 방법.
  14. 제11항에 있어서, 상기 제2트렌치는
    상기 제1트렌치 폭의 10％를 넘지 않는 범위에서 좁게 형성된 것을 특징으로 하는 반도체 소자용 인덕터의 제조 방법.
  15. 제12항에 있어서, 상기 금속 패드는
    자신이 가지는 폭의 10％를 넘지 않는 범위에서 상기 제1트렌치보다 넓게 형성된 것을 특징으로 하는 반도체 소자용 인덕터의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101924102B (zh) * 2009-06-15 2013-07-31 慧国(上海)软件科技有限公司 半导体装置
US9577023B2 (en) 2013-06-04 2017-02-21 Globalfoundries Inc. Metal wires of a stacked inductor
US9218903B2 (en) 2013-09-26 2015-12-22 International Business Machines Corporation Reconfigurable multi-stack inductor
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990070958A (ko) * 1998-02-26 1999-09-15 윤종용 반도체 집적회로용 유도성 소자
KR100613180B1 (ko) * 2001-06-29 2006-08-17 한국전자통신연구원 다층 금속 인덕터
KR20040060504A (ko) * 2002-12-30 2004-07-06 동부전자 주식회사 가변 인덕터를 갖는 반도체 장치
TWI304261B (en) * 2005-10-12 2008-12-11 Realtek Semiconductor Corp Integrated inductor
US20090002114A1 (en) * 2007-06-26 2009-01-01 Ming-Tzong Yang Integrated inductor

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