KR20090020326A - 메모리 셀의 이진 신호 판정 방법 및 장치 - Google Patents

메모리 셀의 이진 신호 판정 방법 및 장치 Download PDF

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Abstract

본 발명은 인접 셀의 영향 및 노이즈로 인해 발생될 수 있는 이진 신호 판정 에러율을 줄일 수 있는 메모리의 셀의 이진 신호 판정 방법 및 장치에 관한 것으로, 본 발명의 일 유형에 따른 장치는, 복수의 셀을 갖는 메모리에서 목적 셀에 저장된 데이터와 목적 셀에 인접한 적어도 하나의 인접 셀에 저장된 데이터의 이진 데이터를 수집하는 데이터 수집 유니트; 데이터 수집 유니트에 의해 수집된 데이터와 소정의 파라미터를 이용하여 목적 셀로부터 수집한 데이터를 보정하는 데이터 보정 유니트; 및 데이터 보정 유니트로부터 출력되는 보정된 신호에 대한 이진 신호를 판별하는 이진 신호 판별 유니트를 포함한다.

Description

메모리 셀의 이진 신호 판정 방법 및 장치{Method for determining binary signal of memory cell and apparatus thereof}
본 발명은 메모리 셀(cell)의 이진 신호(binary signal) 판정 방법 및 장치에 관한 것으로, 특히, 메모리 셀에 저장된 이진 신호에 대한 판정 에러율(error rate)을 줄일 수 있는 메모리 셀의 이진 신호 판정 방법 및 장치에 관한 것이다.
메모리는 하나의 셀(cell)에 1비트의 이진 신호를 저장할 수 있는 SLC(Single Level Cell)타입 메모리와 하나의 셀에 복수 비트의 이진 신호를 저장할 수 있는 MLC(Multi Level Cell) 타입 메모리로 구분할 수 있다.
이러한 메모리들은 기준 전압(reference voltage)에 따라 동작하는 기준 셀(reference cell)에서 생성되는 기준 전류(reference current)와 선택된 셀(selected cell)에서 생성되는 셀 전류를 비교하여 선택된 셀에 저장된 이진 신호를 판정한다.
도 1은 SLC 타입의 메모리에서 하나의 메모리 셀의 이진 신호를 판정하는 예 이다. 도 1을 참조하면, 선택된 셀(101)에서 생성되는 셀 전류(Icell)는 드레인-소스(drain-source) 전류이고, WL은 워드 라인(word line)이다. 기준 셀(102)은 기준 전압(VREF)으로 바이어스되어 기준 전류(IREF)를 생성한다. 비교기(103)는 선택된 셀(101)로부터 출력되는 셀 전류와 기준 셀(102)로부터 출력되는 기준 전류를 비교하고, 비교 결과를 선택된 셀(101)의 셀 상태로 출력한다. 비교기(103)로부터 출력되는 셀 상태는 '1' 또는 '0'이 될 수 있다. 만약 메모리가 셀에 전자가 저장되면 1이고, 셀에 전자가 저장되지 않으면 0으로 설계된 경우에, 비교기(103)에서 출력되는 셀 상태가 '1'이면, 선택된 셀(101)에 전자가 저장되어 있는 것을 의미하고, 비교기(103)에서 출력되는 셀 상태가 '0'이면, 선택된 셀(101)에 전자가 저장되어 있지 않은 것을 의미한다.
도 2는 MLC타입의 메모리에서 하나의 메모리 셀의 이진 신호를 판정하는 예이다. 도 2에 도시된 MLC타입의 메모리는 하나의 메모리 셀에 2비트의 이진 신호를 저장한 예이다. 따라서 도 2에 도시된 예는 선택된 셀(201)에서 출력되는 셀 전류(Icell)를 4단계로 나누어 판단한다. 즉, 기준 전압을 V1, V2, V3으로 나누고, V1이 바이어스 되는 제 1 기준 셀(202)로부터 출력되는 기준 전류(I1)보다 선택된 셀(201)에서 생성되는 셀 전류(Icell)가 작은 것을 나타내도록 비교기들(205, 206, 207)에서 출력되는 셀 상태 1, 2, 및 3이 모두 0인 경우에, 선택된 셀(201)에 저장된 비트는 "11"로 인식된다. 셀 전류가 기준 전류(I1)와 제 2 기준 전류(I2)사이에 존재하면, 비교기들(205, 206, 207)에서 출력되는 셀 상태 1, 2, 및 3은 "100"이 되어 선택된 셀에 저장된 비트는 "10"으로 인식된다. 셀 전류가 기준 전류(I2)와 기준 전류 (I3)사이에 존재하면, 비교기들(205, 206, 207)에서 출력되는 셀 상태 1, 2, 및 3은 "110"이 되어 선택된 셀에 저장된 비트는 "01"로 인식된다. 셀 전류가 기준 전류(I3)이상이면, 비교기들(205, 206, 207)에서 출력되는 셀 상태 1, 2, 및 3은 "111"이 되어 선택된 셀(201)에 저장된 비트는 "11"로 인식된다.
이와 같이 기존의 메모리들은 메모리 셀에 저장된 이진 신호를 판정할 때, 메모리 셀에 저장되는 비트 수를 토대로 결정된 기준 셀에서 발생되는 기준 전류와 선택된 셀에서 출력되는 셀 전류를 비교하여 얻은 셀 상태를 토대로 각 메모리 셀에 저장된 이진 신호를 판정하고 있다.
그러나, 선택된 셀로부터 이진 신호를 읽는 도중에 여러 가지 원인으로 노이즈가 첨부될 경우에 선택된 셀로부터 리드되는 이진 신호에 오류가 발생될 확률이 있다. 이러한 오류의 발생을 방지하기 위하여 에러 정정 기법이 제안되고 있다. 그 일 예로 패리티 정보를 부가하는 방법이 있다. 그러나 패리티 정보를 부가할 경우메모리에 저장 가능한 데이터 영역중 일부 영역을 할당해야 하므로 사용 가능한 사용자 데이터 영역이 감소하게 된다.
본 발명은 인접 셀의 영향 및 노이즈로 인해 발생될 수 있는 이진 신호 판정 에러율을 줄일 수 있는 메모리의 셀의 이진 신호 판정 방법 및 장치를 제공하는데 그 목적이 있다.
상술한 기술적 과제를 달성하기 위하여 본 발명에 따른 장치는, 복수의 셀을 갖는 메모리의 상기 셀의 이진 신호 판정 장치에 있어서, 상기 메모리에서 목적 셀에 저장된 데이터와 상기 목적 셀에 인접한 적어도 하나의 인접 셀에 저장된 데이터의 이진 데이터를 수집하는 데이터 수집 유니트; 상기 데이터 수집 유니트에 의해 수집된 데이터와 소정의 파라미터를 이용하여 상기 목적 셀로부터 수집한 데이터를 보정하는 데이터 보정 유니트; 및 상기 데이터 보정 유니트로부터 출력되는 보정된 신호에 대한 이진 신호를 판별하는 이진 신호 판별 유니트를 포함하는 메모리 셀의 이진 신호 판정 장치를 제공한다.
상기 소정의 파라미터는 상기 목적 셀에 저장된 데이터와 상기 인접 셀에 저장된 데이터간의 연관성을 나타내는 파라미터와 상기 목적 셀에 기록된 데이터와 상기 목적 셀로부터 재생되는 데이터간의 연관성을 나타내는 파라미터를 포함하는 것이 바람직하다.
상기 셀에 저장된 데이터는 1비트이상인 것이 바람직하다.
상기 메모리 셀의 이진 신호 판정 장치는, 상기 목적 셀과 상기 적어도 하나의 인접 셀에 저장된 데이터가 상기 데이터 수집 유니트로 동시에 전송되도록, 어드레스에 대해 상기 메모리에 대한 복수의 행 선택 신호를 생성하는 행 디코더와 상기 어드레스에 대해 상기 메모리에 대한 복수의 열 선택 신호를 생성하는 열 디 코더를 더 포함하는 것이 바람직하다.
상기 메모리 셀의 이진 신호 판정 장치는 상기 메모리가 동작할 때마다 상기 메모리의 특정 영역을 대상으로 상기 소정의 파라미터를 구하는 파라미터 연산 유니트를 더 포함하거나 메모리의 특정 영역에 소정의 파라미터를 저장하고, 이를 이용하는 것이 바람직하다.
상술한 기술적 과제를 달성하기 위하여 본 발명에 따른 방법은, 복수의 셀을 갖는 메모리의 상기 셀의 이진 신호 판정 방법에 있어서, 목적 셀에 저장된 데이터와 상기 목적 셀에 인접한 적어도 하나의 인접 셀에 저장된 데이터의 이진 데이터를 수집하는 단계; 상기 수집된 데이터와 소정의 파라미터를 이용하여 상기 목적 셀로부터 수집한 데이터를 보정하는 단계; 상기 보정된 데이터에 대한 이진 신호를 판별하는 단계를 포함하는 메모리 셀의 이진 신호 판정 방법을 제공한다.
본 발명에 따른 메모리 셀의 이진 신호 판정 방법 및 장치는 목적 셀에 저장된 데이터, 목적 셀에 인접한 적어도 하나의 인접 셀에 저장된 데이터 및 목적 셀과 인접 셀간의 연관성을 나타내는 파라미터와 목적 셀에 기록된 데이터와 재생되는 데이터간의 연관성을 나타내는 파라미터를 이용하여 목적 셀에 저장된 데이터에 대한 이진 신호를 판정함으로써, 인접 셀의 영향 및 노이즈로 인한 목적 셀의 비트 에러율을 줄일 수 있다. 이에 따라 비트 에러율을 줄이기 위해 메모리에 별도로 저장되는 정보(예를 들어 패리티 정보)량을 줄일 수 있어 사용자 데이터를 저장할 수 있는 메모리 용량을 늘릴 수 있다.
또한, 비트 에러율을 줄이기 위해 메모리에 별도로 저장되는 정보량을 줄이지 않고, 본 발명에 따라 메모리 셀의 이진 신호를 판정할 경우에, 메모리 셀의 비트 에러율을 더 낮출 수 있으므로 제품의 신뢰성을 높일 수 있다.
더욱이 메모리 셀의 이진 신호를 판정할 때, 인접 셀의 간섭을 보상함으로써, 판정된 메모리 셀의 이진 신호의 분산량이 작아져 하나의 메모리 셀에 2비트보다 많은 비트의 데이터를 저장하는 메모리를 구현할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
본 발명은 플래시 메모리와 같이 하나의 메모리 셀에 1비트 이상의 데이터를 저장할 수 있는 메모리에 있어서 메모리 셀의 이진 신호를 판정할 때, 비트 에러율을 줄일 수 있는 메모리 셀의 이진 신호 판정 방법 및 장치를 제공한다. 특히, 인접 셀에 의한 간섭과 노이즈로 목적 셀의 이진 신호 판정에 에러가 발생되지 않도록, 목적 셀에 저장된 데이터와 목적 셀에 인접한 적어도 하나의 인접 셀에 저장된 데이터의 이진 데이터를 수집하고, 목적 셀과 인접 셀간의 연관성을 나타내는 파라미터와 목적 셀에 기록된 데이터와 재생된 데이터간의 연관성을 나타내는 파라미터 및 상기 수집된 데이터를 이용하여 목적 셀에서 수집한 데이터를 보정한 뒤, 목적 셀의 이진 신호를 판별한다.
도 3은 본 발명에 따른 메모리 셀의 이진 신호 판정 장치(300)의 개략적인 구성도이다. 도 3을 참조하면, 메모리 셀의 이진 신호 판정 장치(300)는 메모 리(310), 행 디코더(320), 열 디코더(330), 데이터 수집 유니트(340), 데이터 보정 유니트(350), 파라미터 연산 유니트(360), 및 이진 신호 판별 유니트(370)를 포함한다.
메모리(310)는 플래시 메모리와 같은 메모리로서, 복수개의 셀(cell)을 갖는다. 셀은 적어도 1 비트(bit)의 정보를 저장하는 것으로 플래시 메모리의 경우에 플로팅 게이트 트랜지스터(floating gate transistors)로 구성될 수 있다. 플로팅 게이트에 한 단계의 전하를 저장한 것은 셀에 1비트의 정보가 저장된 것을 의미한다. 플로팅 게이트에 두 단계의 전하를 저장한 것은 셀에 2비트의 정보가 저장된 것을 의미한다. 따라서, 플로팅 게이트에 복수 단계의 전하를 저장한 것은 셀에 복수비트의 정보가 저장된 것을 의미할 수 있다. 본 실시 예에서는 설명의 편의를 위하여 메모리(310)에 포함되는 셀에 1비트의 정보가 저장된 경우를 예를 들어 설명한다. 그러나, 본 발명은 셀에 복수 비트 정보가 저장된 메모리에도 적용될 수 있다.
이하, 메모리(310)에 포함된 셀중 이진 신호를 판정할 셀은 목적 셀이라 하고, 목적 셀에 물리적으로 인접한 곳에 위치한 셀은 인접 셀이라 한다. 도 3의 경우에 셀(311)이 목적 셀에 해당되고, 셀들(312∼319)이 인접 셀에 해당된다. 이에 따라 도 3은 8개의 인접 셀을 이용한 예임을 알 수 있다. 그러나, 인접 셀은 적어도 하나의 셀을 이용할 수 있다. 예를 들어, 인접 셀(312)만을 이용하거나 인접 셀 (312)과 인접 셀(313)만을 이용하여 목적 셀(311)의 이진 신호를 판정하도록 본 발명을 구현할 수 있다.
행 디코더(320)는 입력되는 어드레스에 대해 메모리(310)에 대한 복수의 행 선택 신호를 생성한다. 열 디코더(320)는 입력되는 어드레스에 대해 메모리(310)에 대한 복수의 열 선택 신호를 생성한다. 도 3의 경우에 행 디코더(320)는 3개의 행 선택 신호를 생성하고, 열 디코더(330)는 3개의 열 선택 신호를 생성한다. 이에 따라 행 디코더(320)에서 생성되는 3개의 행 선택 신호와 열 디코더(330)에서 생성되는 3개의 열 선택 신호를 조합하여 목적 셀(311)과 8개의 인접 셀(312∼319)에 저장된 데이터가 동시에 데이터 수집 유니트(340)로 전송된다.
그러나, 기존과 같이 행 디코더(320)는 입력되는 어드레스에 대해 하나의 행 선택 신호를 생성하고, 열 디코더(330)는 입력되는 어드레스에 대해 하나의 열 선택 신호를 생성하여 목적 셀(311)과 8개의 인접 셀(312∼319)에 저장된 데이터가 순차적으로 데이터 수집 유니트(340)로 전송되도록 본 발명에 따른 장치를 구현할 수 있다.
데이터 수집 유니트(340)는 목적 셀(311)과 인접 셀(312∼319)에 저장된 데이터가 수신되면, 인접 셀(312∼319)에 저장된 데이터의 이진 데이터를 수집한다. 즉, 사전에 설정된 기준 값과 인접 셀(312∼319)로부터 수신된 데이터를 비교한 결과를 토대로 인접 셀(312∼319)에 저장된 데이터의 이진 데이터를 얻을 수 있다. 예를 들어, 상기 사전에 설정된 기준 값이 '0.5'이고, 인접 셀(312∼319)로부터 각각 수신된 데이터가 '0.5'보다 작으면, 데이터 수집 유니트(340)는 '0'에 해당되는 이진 데이터를 얻고, 인접 셀(312∼319)로부터 각각 수신된 데이터가 '0.5'이상이면, 데이터 수집 유니트(340)는 '1'에 해당되는 이진 데이터를 얻는다.
이와 같이 인접 셀(312∼319)에 저장된 데이터에 대해 '0'과 '1'로 표현된 이진 데이터가 수집되면, 데이터 수집 유니트(340)는 목적 셀(311)로부터 수집된 데이터와 인접 셀(312∼319)에 저장된 데이터의 이진 데이터를 라인(L1)을 통해 데이터 보정 유니트(350)로 전송한다.
만약 셀당 1비트의 정보가 저장되고, 고려되는 인접 셀이 도 3에 도시된 바와 같이 8개인 경우에, 라인(L1)을 통해 전송되는 데이터는 9개의 1비트 정보가 전송된다. 그러나, 셀당 2비트의 정보가 저장되고, 고려되는 인접 셀이 도 3에 도시된 바와같이 8개인 경우에 라인(L1)을 통해 전송되는 데이터는 9개의 2비트 정보가 전송된다. 만약 셀당 1비트의 정보가 저장되고, 고려되는 인접 셀이 1개인 경우에 라인(L1)을 통해 전송되는 데이터는 2개의 1비트 정보가 전송된다.
데이터 보정 유니트(350)는 데이터 수집 유니트(340)로부터 제공되는 목적 셀(311)로부터 수집한 데이터, 인접 셀(312∼319)에 저장된 데이터의 이진 데이터와 파라미터를 이용하여 목적 셀(311)로부터 수집한 데이터를 보정한다.
즉, 목적 셀(311)로부터 수집한 데이터를 R(x, y)라 할 때, R(x, y)는 하기 수학식 1과 같이 정의할 수 있다.
R(x, y) = H(-1, -1)P(x-1, y-1) + H(0, -1)P(x, y-1) +
H(+1, -1)P(x+1, y-1) + H(-1, 0)P(x-1, y) +
H(0, 0)P(x, y) + H(+1, 0)P(x+1, y) +
H(-1, +1)P(x-1, y+1) + H(0, +1)P(x, y+1) +
H(+1, +1)P(x+1, y+1) +offset
수학식 1에서 H는 상기 파라미터이다. 파라미터는 목적 셀(311)에 저장된 데이터와 해당되는 인접 셀에 저장된 데이터간의 연관성을 나타내는 파라미터와 목적 셀에 기록된 데이터와 목적 셀로부터 재생되는 데이터간의 연관성을 나타내는 파라미터를 포함한다.
즉, H(-1, -1)은 목적 셀(311)과 인접 셀(312)에 각각 저장된 데이터간의 연관성을 나타내는 파라미터이다. H(0, -1)은 목적 셀(311)과 인접 셀(313)에 각각 저장된 데이터간의 연관성을 나타내는 파라미터이다. H(+1, -1)은 목적 셀(311)과 인접 셀(314)에 각각 저장된 데이터간의 연관성을 나타내는 파라미터이다. H(-1, 0)은 목적 셀(311)과 인접 셀(315)에 각각 저장된 데이터간의 연관성을 나타내는 파라미터이다. H(0,0)는 목적 셀(311)에 기록된 이진 데이터와 목적 셀(311)로부터 재생되는 데이터간의 연관성을 나타내는 파라미터이다. H(+1, 0)은 목적 셀(311)과 인접 셀(316)에 각각 저장된 데이터간의 연관성을 나타내는 파라미터이다. H(-1, +1)은 목적 셀(311)과 인접 셀(317)에 각각 저장된 데이터간의 연관성을 나타내는 파라미터이다. H(0, +1)은 목적 셀(311)과 인접 셀(318)에 각각 저장된 데이터간의 연관성을 나타내는 파라미터이다. H(+1, +1)은 목적 셀(311)과 인접 셀(319)에 각각 저장된 데이터간의 연관성을 나타내는 파라미터이다.
상기 파라미터는 목적 셀(311)에 저장된 데이터가 인접 셀에 저장된 데이터에 의해 영향을 받는 정도를 수치로 표현한 파라미터와 목적 셀(311)에 기록된 이진 데이터와 목적 셀(311)에서 재생되는 데이터간의 연관성 정도를 수치로 표현한 파라미터로 정의할 수 있다. 이러한 파라미터들은 파라미터 연산 유니트(360)로부터 제공된다.
파라미터 연산 유니트(360)는 메모리(310)가 동작할 때마다 메모리(310)의 특정 영역을 대상으로 파라미터들을 구하는 연산을 수행할 수 있다. 상기 특정 영역은 테스트 영역이라 할 수 있다. 파라미터는 셀에 기록한 이진 데이터와 셀로부터 재생되는 이진 데이터간의 관계를 토대로 연산되기 때문에, 파라미터 연산 유니트(360)는 우선 메모리(310)의 특정 영역에 이미 알고 있는 데이터를 기록한다.
예를 들어 파라미터 연산 유니트(360)는 도 4에 도시된 바와 같이 5×5 셀의 이진 데이터 P(x, y)를 메모리(310)의 특정 영역에 기록한다. 도 4는 H 파라미터를 구하기 위하여 메모리(310)의 특정 영역에 기록되는 5×5셀에 대응되는 데이터 P(x, y)의 예이다.
도 4를 참조하면, 파라미터 연산 유니트(360)가 5×5셀에서 P(2,2)셀만 '1'에 해당되는 이진 데이터를 기록하고, 나머지 셀에는 '0'에 해당되는 이진 데이터를 기록하는 것을 알 수 있다. 이와 같이 기록된 데이터를 재생한 결과, 도 5에 도시된 바와 같은 재생 데이터 R(x, y)가 얻어지면, 인접 셀에 의해 영향을 받지 않거나 노이즈의 영향을 받지 않은 셀의 경우에 재생되는 데이터가 0.3이거나 0.9임을 알 수 있다. 도 5는 도 4와 같이 기록된 이진 데이터 P(x, y)에 대응되는 재생 데이터 R(x, y)의 예이다.
도 5를 참조하면, (501)영역에서 R(1,1), R(1,2), R(2,1)위치의 재생 데이터는 0.3보다 조금 더 큰 값을 갖는다. 이는 (501)영역에서 R(1,1), R(1,2), R(2,1) 위치의 재생 데이터가 인접 셀에 의해 영향을 받거나 노이즈의 영향을 받은 것을 의미한다. 도 5의 (501), (502), 및 (503) 영역은 H 파라미터의 구조에 따라 결정된다. 즉, 파라미터 연산 유니트(360)가 3×3셀 구조를 갖는 H 파라미터를 연산하도록 구현됨에 따라 도 5의 (501), (502), 및 (503) 영역이 설정되어 H 파라미터가 연산된다. 만약 4×4셀 구조를 갖는 H 파라미터를 연산하도록 구현된 경우에 도 5에 도시된 (501), (502), (503)은 4×4셀 구조로 변경된다.
도 4에 도시된 바와 같은 데이터를 기록하고, 도 5에 도시된 바와 같은 데이터가 재생될 때, 파라미터 연산 유니트(360)에서 R(+1, +1)에 대응되는 H(+1, +1)를 구하는 과정을 설명하면 다음과 같다.
우선, 도 5에서 R(+1,+1)을 얻기 위한 수학식을 정의하면, 수학식 2와 같다.
R(+1,+1) = H(-1,-1)P(0,0) + H(0,-1)P(1,0) +
H(+1,-1)P(2,0) + H(-1,0)P(0,1) +
H(0,0)P(1,1) + H(+1,0)P(2,1) +
H(-1,+1)P(0,2) + H(0,+1)P(1,2) +
H(+1,+1)P(2,2) + 오프셋(offset)
수학식 2에서 오프셋은 메모리 셀에 아무것도 기록되지 않은 경우에도 기본적으로 검출되는 전압(또는 전류)값이다, 도 5의 경우에 0.3이 기본적으로 존재하는 오프셋 값이 된다. 도 5의 (501)영역에서 R(+1, +1)은 0.35이고, P값들은 도 4에 정의된 바를 토대로 P(2,2)를 제외한 모든 값들이 '0'이다. 이들 값들을 수학식 2에 대입하면, 수학식 2는 수학식 3과 같이 정리된다.
0.35=H(+1, +1)+0.3
수학식 3을 H(+1, +1)기준으로 연산하면, H(+1, +1)는 '0.05'가 구해진다. 따라서, 도 6에 도시된 바와 같이 H(+1, +1)위치에 '0.05'값이 설정된다. 도 6은 도 4와 도 5를 토대로 구해진 H 파라미터이다.
H(-1, -1)위치의 H파라미터는 도 5의 (501) 영역을 (502) 영역으로 이동시켜 얻는다. 도 5의 (501)영역이 (502)영역으로 이동됨에 따라 R(-1, -1)위치에 대응되는 셀을 제외한 나머지 셀에 모두 '0'이 기록되어 있어, 수학식 2는 수학식 4와 같이 정리된다.
0.35=H(-1,-1)+0.3
수학식 4를 H(-1, -1)기준으로 연산하면, H(-1, -1)는 '0.05'가 구해진다. 따라서, 도 6에 도시된 바와 같이 H(-1, -1)위치에 '0.05'값이 설정된다.
H(0, 0)위치의 H 파라미터를 구하려면, 도 5의 (501) 영역을 (503) 영역으로 이동시킨다. 이에 따라 수학식 2는 다음과 같이 정리된다.
0.9=H(0.0)+0,3
수학식 5를 H(0,0) 기준으로 연산하면, H(0, 0)는 0.6이 구해진다. 따라서, 도 6에 도시된 바와 같이 H(0, 0)위치에 '0.6'값이 설정된다.
상술한 파라미터 연산에 의해 3×3셀 구조에 대응되는 H 파라미터는 도 6에 도시된 바와 같이 얻어진다. 파라미터 연산 유니트(360)는 이와 같이 얻어진 파라미터 값을 데이터 보정 유니트(350)로 제공한다. 도 6에 도시된 바와 같이 H 파라미터가 구해진 경우에 라인(L2)을 통해 9개의 H 파라미터가 전송된다.
데이터 보정 유니트(350)는 수학식 1을 토대로 목적 셀(311)로부터 수집한 데이터 R(x, y)를 보정한다. 즉, 수학식 1에 기재된 P(x, y)를 기준으로 수학식 1을 수학식 6과 같이 재정의하고, 기준이 된 P(x, y)를 목적 셀(311)로부터 수집한 데이터 R(x, y)의 보정된 데이터로 정의한다.
P(x,y)=(R(x,y)-(H(-1,-1)P(x-1,y-1)+H(0,-1)P(x,y-1)+
H(+1,-1)P(x+1,y-1)+H(-1,0)P(x-1,y)+
H(+1,0)P(x+1,y)+H(-1,+1)P(x-1,y+1)+
H(0,+1)P(x,y+1)+H(+1,+1)P(x+1,y+1)+offset))/H(0,0)
수학식 6에서 H는 도 6에 도시된 바와 같이 얻어진 파라미터를 대입한다. 즉, H(0,0)은 0.6가 대입되고, 그 이외의 H 파라미터들은 0.05가 대입된다. 수학식 6에서 우측의 P값들은 데이터 수집 유니트(340)에서 수집된 인접한 셀의 이진 데이터들이 대입된다. 예를 들어, P(x-1,y-1)는 인접 셀(312)의 이진 데이터가 대입된다. R(x, y)는 데이터 수집 유니트(340)에 의해 수집된 목적 셀(311)에 저장된 데이터가 대입된다. 오프셋은 메모리 셀에 아무것도 기록되지 않은 경우에도 기본적으로 검출되는 전압(또는 전류)값으로, 도 5에서와 같이 0.3이 기본적으로 존재하 는 오프셋 값이 된다.
이와 같이 데이터 보정 유니트(350)는 목적 셀(311)로부터 수집한 데이터, H 파라미터, 및 데이터 수집 유니트(340)에서 수집한 인접 셀(312∼319)의 이진 데이터, 및 오프셋을 이용하여 목적 셀(311)에 저장된 데이터 R(x, y)를 보정한 데이터 P(x, y)를 얻는다. 얻어진 보정한 데이터 P(x, y)는 라인(L3)을 통해 이진 신호 판별 유니트(370)로 전송된다.
이진 신호 판별 유니트(370)는 목적 셀(311)에 저장된 데이터 R(x, y)를 보정한 데이터 P(x, y)에 대한 이진 신호를 판별한다. 즉, 사전에 설정된 기준 값과 데이터 보정 유니트(350)에서 구해진 P(x, y)를 비교하고, 비교결과를 보정된 데이터 P(x, y)의 이진 신호로서 출력한다.
상술한 도 3 내지 도 6을 토대로 한 구체적인 예를 들면, 도 7a 내지 도 7d에 도시된 바와 같다. 도 7a 내지 도 7d는 도 3에 도시된 메모리 셀의 이진 신호 판정 장치(300)를 이용한 메모리 셀의 이진 신호 판정 과정의 예이다.
도 7a에 도시된 바와 같은 이진 데이터를 메모리(310)에 기록하고, 이와 같이 기록된 데이터에 대해 도 7b에 도시된 바와 같은 데이터가 재생되면, 데이터 수집 유니트(340)는 0.6을 기준 값으로 하여 수학식 6에서 사용되는 인접 셀의 P값을 구한다. 이와 같이 구해진 인접 셀의 P값과 상술한 도 4 내지 도 6에서 설명한 바와 같이 구한 H 파라미터 및 오프셋을 이용하여 목적 셀에서 재생된 R(x, y)에 대한 보정된 데이터 P(x, y)를 구하면, 도 7b의 데이터는 도 7c와 같이 보정된다. 도 7c와 같이 보정된 데이터의 이진 신호를 얻기 위하여 기준 값과 도 7c의 보정 데이 터를 비교하면, 도 7d와 같은 이진 신호를 얻게 된다. 도 7a와 도 7d를 비교하면, 메모리 셀에 기록된 데이터와 동일한 데이터가 재생됨을 알 수 있다. 또한, 도 7b와 도 7c를 비교해 보면, 도 7b의 경우는 인접 셀에 영향을 받아 데이터들의 분포가 상당히 넓게 퍼져 있음을 알 수 있으나 도 7c의 경우에 도 7b에 비해 편차가 작으면서 일관된 분포를 가지고 있음을 알 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 셀의 이진 신호 판정 장치(800)의 기능 블록도이다. 도 8은 도 3과 달리 메모리(310)의 특정 영역에 H 파라미터를 미리 저장하고 사용하는 경우이다. 따라서 도 8에 도시된 메모리 셀의 이진 신호 판정 장치(800)는 도 3에서의 파라미터 연산 유니트(360)가 포함되어 있지 않고, 데이터 보정 유니트(350)로 메모리(310)에 저장된 파라미터가 직접 전송되도록 구성된다. 이것 외에 도 8에 도시된 메모리 셀의 이진 신호 판정 장치(800)는 도 3에 도시된 이진 신호 판정 장치(300)와 동일하게 동작한다.
도 9는 본 발명의 일 실시 예에 따른 메모리 셀의 이진 신호 판정 방법의 동작 흐름도이다. 도 3을 참조하여 도 9의 동작 흐름도를 설명하면 다음과 같다.
우선, 메모리(310)에 포함된 목적 셀(311)에 저장된 데이터와 목적 셀(311)에 인접한 적어도 하나의 인접 셀(312∼319)에 저장된 데이터의 이진 데이터를 수집한다(901). 인접 셀(312∼319)에 저장된 데이터의 이진 데이터 수집은, 도 3의 데이터 수집 유니트(340)에서 설명한 바와 같이 설정된 기준 값과 상기 인접 셀(312∼319)로부터 수집된 데이터를 비교한 결과를 토대로 얻는다.
다음, 수집된 데이터와 소정의 파라미터 및 오프셋을 이용하여 목적 셀(311) 로부터 수집한 데이터를 보정한다(902). 소정의 파라미터는 목적 셀(311)과 인접 셀(312∼319)간의 연관성을 나타내는 파라미터와 목적 셀(311)에 기록된 데이터와 목적 셀(311)로부터 재생되는 데이터간의 연관성을 나타내는 파라미터를 포함한다. 파라미터는 도 3의 파라미터 연산 유니트(360)에서와 같은 방식으로 동작하는 별도의 파라미터 연산 과정을 통해 구해지거나 메모리(310)의 특정 영역에 미리 저장되어 사용될 수 있다. 만약 별도의 파라미터 연산 과정을 통해 파라미터가 구해지는 경우에, 도 9에 도시된 메모리 셀의 이진 신호 판정 방법은 메모리(310)가 동작할 때마다 메모리(310)의 특정 영역을 대상으로 파라미터를 구하는 단계를 더 포함할 수 있다. 상기 파라미터를 구하는 단계는 도 9의 제 901 단계 이전에 수행되도록 도 9는 변형될 수 있다.
제 902 단계에서 수집된 데이터, 소정의 파라미터, 및 오프셋을 이용하여 목적 셀(311)로부터 수집한 데이터를 보정하는 것은 도 3의 데이터 보정 유니트(350)에서 설명한 바와 같은 방식으로 수행된다.
다음, 보정된 데이터에 대한 이진 신호를 판별한다(903). 보정된 데이터에 대한 이진 신호 판별은 도 3의 이진 신호 판별 유니트(370)에서 수행된 것과 같은 방식으로 수행될 수 있다.
도 9에 도시된 메모리 셀의 이진 신호 판정 방법 역시 메모리 셀에 저장된 데이터가 1비트 이상인 메모리에 적용될 수 있다.
본원 발명에 따른 메모리 셀의 이진 신호 판정 방법을 수행하기 위한 프로그램은 컴퓨터로 읽을 수 있는 기록 매체에 컴퓨터가 읽을 수 있는 코드로서 구현하 는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 저장 장치를 포함한다. 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드로서 저장되고 실행될 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
도 1은 SLC 타입의 메모리에서 하나의 메모리 셀의 이진 신호를 판정하는 예이다.
도 2는 MLC 타입의 메모리에서 하나의 메모리 셀의 이진 신호를 판정하는 예이다.
도 3은 본 발명의 일 실시 예에 따른 메모리 셀의 이진 신호 판정 장치의 기능 블록도이다.
도 4는 H 파라미터를 구하기 위하여 메모리의 특정 영역에 기록되는 5×5 셀에 대응되는 데이터 P(x, y)의 예이다.
도 5는 도 4에 대응되는 재생 데이터 R(x, y)의 예이다.
도 6은 도 4와 도 5를 토대로 구해진 H 파라미터이다.
도 7a 내지 도 7d는 도 3에 도시된 메모리 셀의 이진 신호 판정 장치를 이용한 메모리 셀의 이진 신호 판정 과정의 예이다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 셀의 이진 신호 판정 장치의 기능 블록도이다.
도 9는 본 발명의 일 실시 예에 따른 메모리 셀의 이진 신호 판정 방법의 동작 흐름도이다.

Claims (15)

  1. 복수의 셀을 갖는 메모리의 상기 셀의 이진 신호 판정 장치에 있어서,
    상기 메모리에서 목적 셀에 저장된 데이터와 상기 목적 셀에 인접한 적어도 하나의 인접 셀에 저장된 데이터의 이진 데이터를 수집하는 데이터 수집 유니트;
    상기 데이터 수집 유니트에 의해 수집된 데이터와 소정의 파라미터를 이용하여 상기 목적 셀로부터 수집한 데이터를 보정하는 데이터 보정 유니트; 및
    상기 데이터 보정 유니트로부터 출력되는 보정된 신호에 대한 이진 신호를 판별하는 이진 신호 판별 유니트를 포함하는 메모리 셀의 이진 신호 판정 장치.
  2. 제 1 항에 있어서, 상기 소정의 파라미터는 상기 목적 셀에 저장된 데이터와 상기 인접 셀에 저장된 데이터간의 연관성을 나타내는 파라미터와 상기 목적 셀에 기록된 데이터와 상기 목적 셀로부터 재생되는 데이터간의 연관성을 나타내는 파라미터를 포함하는 것을 특징으로 하는 메모리 셀의 이진 신호 판정 장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 셀에 저장된 데이터는 1비트이상인 것을 특징으로 하는 메모리 셀의 이진 신호 판정 장치.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 메모리 셀의 이진 신호 판정 장치는,
    상기 목적 셀과 상기 적어도 하나의 인접 셀에 저장된 데이터가 상기 데이터 수집 유니트로 동시에 전송되도록,
    어드레스에 대해 상기 메모리에 대한 복수의 행 선택 신호를 생성하는 행 디코더와
    상기 어드레스에 대해 상기 메모리에 대한 복수의 열 선택 신호를 생성하는 열 디코더를 더 포함하는 것을 특징으로 하는 메모리 셀의 이진 신호 판정 장치.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 메모리는 특정 영역에 상기 소정의 파라미터를 저장하는 것을 특징으로 하는 메모리 셀의 이진 신호 판정 장치.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 메모리 셀의 이진 신호 판정 장치는 상기 메모리가 동작할 때마다 상기 메모리의 특정 영역을 대상으로 상기 소정의 파라미터를 구하는 파라미터 연산 유니트를 더 포함하는 메모리 셀의 이진 신호 판정 장치.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 데이터 수집 유니트는 사전에 설정된 기준 값과 상기 인접 셀로부터 수집한 데이터를 비교한 결과를 토대로 상기 인접 셀에 저장된 데이터의 이진 데이터를 얻는 것을 특징으로 하는 메모리 셀의 이진 신호 판정 장치.
  8. 제 7 항에 있어서, 상기 데이터 보정 유니트는 오프셋을 더 이용하여 상기 목적 셀로부터 수집한 데이터를 보정하는 것을 특징으로 하는 메모리 셀의 이진 신호 판정 장치.
  9. 복수의 셀을 갖는 메모리의 상기 셀의 이진 신호 판정 방법에 있어서,
    목적 셀에 저장된 데이터와 상기 목적 셀에 인접한 적어도 하나의 인접 셀에 저장된 데이터의 이진 데이터를 수집하는 단계;
    상기 수집된 데이터와 소정의 파라미터를 이용하여 상기 목적 셀로부터 수집한 데이터를 보정하는 단계;
    상기 보정된 데이터에 대한 이진 신호를 판별하는 단계를 포함하는 메모리 셀의 이진 신호 판정 방법.
  10. 제 9 항에 있어서, 상기 소정의 파라미터는 상기 목적 셀과 상기 인접 셀간의 연관성을 나타내는 파라미터와 상기 목적 셀에 기록된 데이터와 상기 목적 셀로부터 재생되는 데이터간의 연관성을 나타내는 파라미터를 포함하는 것을 특징으로 하는 메모리 셀의 이진 신호 판정 방법.
  11. 제 9 항 또는 제 10 항에 있어서, 상기 메모리 셀에 저장된 데이터는 1비트 이상인 것을 특징으로 하는 메모리 셀의 이진 신호 판정 방법.
  12. 제 9 항 또는 제 10 항에 있어서, 상기 파라미터는 메모리의 특정 영역에 저 장되어 사용되는 것을 특징으로 하는 메모리 셀의 이진 신호 판정 방법.
  13. 제 9 항 또는 제 10 항에 있어서, 상기 메모리 셀의 이진 신호 판정 방법은,
    메모리가 동작할 때마다 상기 메모리의 특정 영역을 대상으로 상기 파라미터를 구하는 단계를 더 포함하는 메모리 셀의 이진 신호 판정 방법.
  14. 제 9 항 또는 제 10 항에 있어서, 상기 데이터 수집 단계는,
    사전에 설정된 기준 값과 상기 인접 셀로부터 수집된 데이터를 비교한 결과를 토대로 상기 인접 셀에 저장된 데이터의 이진 데이터를 얻는 것을 특징으로 하는 메모리 셀의 이진 신호 판정 방법.
  15. 제 14 항에 있어서, 상기 목적 셀로부터 수집한 데이터를 보정하는 단계는 오프셋을 더 이용하여 상기 목적 셀로부터 수집한 데이터를 보정하는 것을 특징으로 하는 메모리 셀의 이진 신호 판정 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9099184B2 (en) 2011-10-18 2015-08-04 Samsung Electronics Co., Ltd. Memory device and method of reading data from memory device using element graphs

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9129434B2 (en) * 2008-05-29 2015-09-08 Robert R. Taylor Method and system for 3D surface deformation fitting

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5095452A (en) * 1988-05-30 1992-03-10 Nippondenso Co., Ltd. Device for accurately displaying physical measure by adjusting the outputs from pulse counters
US6839875B2 (en) 1996-10-18 2005-01-04 Micron Technology, Inc. Method and apparatus for performing error correction on data read from a multistate memory
JP3165101B2 (ja) 1998-03-05 2001-05-14 日本電気アイシーマイコンシステム株式会社 多値式半導体メモリ装置およびその不良救済方法
KR100322542B1 (ko) 1999-08-11 2002-03-18 윤종용 파이프 라인상의 고속동작을 구현하는 ｅｃｃ 회로를 구비하는동기식 반도체 메모리장치 및 이 동기식 반도체 메모리장치의 에러 체크 및 정정방법
JP3447638B2 (ja) * 1999-12-24 2003-09-16 日本電気株式会社 半導体装置のテスト方法及びシステム並びに記録媒体
DE10229802B3 (de) * 2002-07-03 2004-01-08 Infineon Technologies Ag Testschaltung und Verfahren zum Testen einer integrierten Speicherschaltung
WO2004040581A1 (ja) 2002-10-15 2004-05-13 Sony Corporation メモリ装置、動きベクトルの検出装置および検出方法
EP1473739A1 (en) 2003-04-29 2004-11-03 Dialog Semiconductor GmbH Flash memory with pre-detection for data loss
JP4270994B2 (ja) 2003-09-29 2009-06-03 株式会社東芝 不揮発性半導体記憶装置
US7139864B2 (en) 2003-12-30 2006-11-21 Sandisk Corporation Non-volatile memory and method with block management system
US7274596B2 (en) 2004-06-30 2007-09-25 Micron Technology, Inc. Reduction of adjacent floating gate data pattern sensitivity
US7613043B2 (en) * 2006-05-15 2009-11-03 Apple Inc. Shifting reference values to account for voltage sag
US7894269B2 (en) * 2006-07-20 2011-02-22 Sandisk Corporation Nonvolatile memory and method for compensating during programming for perturbing charges of neighboring cells

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9099184B2 (en) 2011-10-18 2015-08-04 Samsung Electronics Co., Ltd. Memory device and method of reading data from memory device using element graphs

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