KR20090018399A - 게이트 구동 장치 및 이를 포함한 표시 장치 - Google Patents

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Abstract

다수 게이트선을 동시에 하이 레벨로 구동시, 안정적으로 구동시킬 수 있는 게이트 구동 장치가 제공된다. 게이트 구동 장치는 개시 신호를 제공받아, 게이트 클럭 신호에 동기되어 다수의 프리(pre) 게이트 신호를 순차적으로 제공하는 시프트 레지스터, 다수의 프리 게이트 신호와 게이트 클럭 신호를 각각 연산하여, 다수의 연산 신호를 순차적으로 제공하는 연산부, 및 개시 신호에 응답하여, 다수의 프리 게이트 신호 또는 다수의 연산 신호를 선택적으로 출력하는 선택부를 포함한다.
표시 장치, 게이트 구동 장치

Description

게이트 구동 장치 및 이를 포함한 표시 장치{Gate driving device and display apparatus comprising the same}
본 발명은 게이트 구동 장치에 관한 것으로, 보다 상세하게는 다수의 게이트선을 동시에 하이 레벨로 구동시 안정적으로 동작하는 게이트 구동 장치에 관한 것이다.
최근에 텔레비전 등의 표시 장치의 대형화 추세에 따라 음극선관 표시 장치(Cathode Ray Tube; CRT) 대신에 액정 표시 장치(Liquid Crystal Display; LCD), 플라즈마 표시 장치(Plasma Display Panel; PDP), OLED(Organic Light Emitting Diodes) 표시 장치 등과 같은 평판 패널형 표시 장치가 개발되고 있다.
그 중 액정 표시 장치는 공통 전극, 색필터, 블랙 매트릭스 등이 형성되어 있는 상부 표시판과, 박막 트랜지스터(Thin Film Transister, 이하 TFT라 함), 화소 전극 등이 형성되어 있는 하부 표시판 사이에 이방성 유전율을 갖는 액정 물질을 주입한다. 그리고 화소 전극과 공통 전극에 서로 다른 전위를 인가함으로써 액정 물질에 형성되는 전계의 세기를 조정하여 액정 물질의 배열을 변경시킨다. 이를 통하여 투명 절연 기판에 투과되는 빛의 양을 조절함으로써 원하는 화상을 표현하 는 표시 장치이다.
이러한 표시 장치에 있어 게이트 구동 장치는, 각각의 게이트선들에 게이트 클럭 신호의 한 클럭 주기씩 게이트 온 전압(Von)을 순차적으로 인가하는 구동을 하였다. 그런데 단시간에 패널의 구동 신뢰성을 확인하기 위해, 동시에 모든 게이트 선들에 게이트 온 전압(Von)을 인가할 경우 불안정한 동작을 할 수 있다.
본 발명이 해결하고자 하는 과제는 다수 게이트선을 동시에 하이 레벨로 구동시 안정적인 구동을 하는 게이트 구동 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 다수 게이트선을 동시에 하이 레벨로 구동시 안정적인 구동을 하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 다수 게이트선을 동시에 하이 레벨로 구동시 안정적인 구동을 하는 표시 장치의 구동 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 게이트 구동 장치는 개시 신호를 제공받아, 게이트 클럭 신호에 동기되어 다수의 프리(pre) 게이트 신호를 순차적으로 제공하는 시프트 레지스터, 다수의 프리 게이트 신호와 게이트 클럭 신호를 각각 연산하여, 다수의 연산 신호를 순차적으로 제공하는 연산부, 및 개시 신호에 응답하여, 다수의 프리 게이트 신호 또는 다수의 연산 신호를 선택적으로 출력하는 선택부를 포함한다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 게이트 구동 장치는 개시 신호 및/또는 모드 신호를 제공받아, 게이트 클럭 신호에 동기되어 다수의 프리 게이트 신호를 순차적으로 제공하는 시프트 레지스터, 다수의 프리 게이트 신호와 게이트 클럭 신호를 각각 연산하여, 다수의 연산 신호를 순차적으로 제공하는 연산부, 및 모드 신호에 응답하여, 다수의 프리 게이트 신호 또는 다수의 연산 신호를 선택적으로 출력하는 선택부를 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는 다수 개의 게이트선과 데이터선이 교차된 영역에 정의된 다수 개의 단위 표시 소자를 포함하는 표시 패널, 다수의 표시 패널을 구동하기 위한 다수 개의 제어 신호를 제공하는 타이밍 제어부, 제어 신호를 제공 받아 다수 개의 구동 전압을 생성하는 구동 전압 발생부, 구동 전압을 제공 받아 상기 게이트선에 인가하며, 개시 신호 및/또는 모드 신호를 제공받아, 다수의 프리 게이트 신호를 순차적으로 제공하는 시프트 레지스터와, 다수의 프리 게이트 신호와 게이트 클럭 신호를 각각 연산하여, 다수의 연산 신호를 순차적으로 제공하는 연산부, 및 상기 모드 신호에 응답하여 상기 다수의 프리 게이트 신호 또는 다수의 연산 신호를 선택적으로 출력하는 선택부를 포함하는 게이트 구동부, 및 데이터선에 데이터 전압을 제공하는 데이터 구동부를 포함한다
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치의 구동 방법은 시프트 레지스터가 개시 신호 및/또는 모드 신호를 제공 받아, 게이트 클럭 신호에 동기되어 다수의 프리 게이트 신호를 순차적으로 제공하는 단계, 다수의 프리 게이트 신호와 게이트 클럭 신호를 각각 연산하여 다수의 연산 신호를 순차적으로 제공하는 단계, 모드 신호에 응답하여, 게이트 신호로서 다수의 프리 게 이트 신호 또는 다수의 연산 신호를 선택적으로 출력하는 단계 및 게이트 신호를 제공받아, 온/오프되어 영상을 표시하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 바와 같은 본 발명의 실시예에 따른 게이트 구동 장치 및 이를 포함한 표시 장치에 의하면, 다수 게이트선을 동시에 하이 레벨로 구동시 오작동 없이, 게이트 구동 장치 및 이를 포함한 표시 장치를 구동할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 게이트 구동장치에 대하여 설명한다. 본 발명의 일 실시예에서는 설명의 편의를 위하여, 게이트 구동 장치가 집적 회로 칩의 형태로 된 경우를 설명한다. 다만 게이트 구동 장치가 가요성 인쇄 회로막(flexible printed circuit film) 위에 장착될 수도 있으며, 스위칭 소자(Q) 등과 함께 표시 패널 상에 장착될 수도 있음은, 본 발명이 속하는 기술 분야에 속하는 당업자에게는 자명하다.
도 1은 본 발명의 일 실시예에 따른 게이트 구동 장치의 블록도이다. 도 2는 본 발명의 일 실시예에 따른 게이트 구동 장치의 각 스테이지를 설명하기 위한 도면이다.
도 1과 도 2를 참조하면, 게이트 구동 장치(101)는 시프트 레지스터(110), 연산부(120), 및 선택부(130)를 포함한다.
시프트 레지스터(110)는 개시 신호(STV)를 제공받아, 게이트 클럭 신호(CLK)에 동기되어 프리 게이트 신호(G_PRE1~G_PREn)를 순차적으로 제공할 수 있다. 시프 트 레지스터(110)는 서로 종속적으로 연결되어 있으며, 순차적으로 프리 게이트 신호(G_PRE1~G_PREn)를 제공하는 다수의 시프팅(shifting) 스테이지(ST_SH1~ST_SHn)를 포함할 수 있다. 시프트 레지스터(110)의 구체적인 동작에 대해서는 도 3을 참조하여 후술한다.
연산부(120)는 다수의 프리 게이트 신호(G_PRE1~G_PREn)와 게이트 클럭 신호(CLK)를 각각 연산하여, 다수의 연산 신호(G_CLK1~G_CLKn)를 순차적으로 제공할 수 있다. 연산부(120)는 게이트 클럭 신호(CLK)와 프리 게이트 신호(G_PRE1~G_PREn)를 제공받아, 연산 신호(G_CLK1~G_CLKn)를 제공하는 다수의 연산 스테이지(ST_CLK1~ST_CLKn)를 포함할 수 있다.
선택부(130)는 개시 신호(STV)에 응답하여 다수의 프리 게이트 신호(G_PRE1~G_PREn) 또는 다수의 연산 신호(G_CLK1~G_CLKn)를 선택적으로 출력할 수 있다. 선택부(130)는 연산 신호(G_CLK1~G_CLKn)와 프리 게이트 신호(G_PRE1~G_PREn)를 제공받아, 개시 신호(STV)에 응답하여 연산 신호(G_CLK1~G_CLKn)와 프리 게이트 신호(G_PRE1~G_PREn) 중 하나를 선택하여 게이트 신호(G1~Gn)로 제공하는 다수의 선택 스테이지(ST_SEL1~ST_SELn)를 포함할 수 있다.
또한 도 2를 참조하면 게이트 구동 장치(101)는 서로 종속적으로 연결되어 있으며, 순차적으로 게이트 신호(G1~Gn)를 제공하는 다수의 스테이지(ST1~STn)를 포함할 수 있다. 또한 하나의 스테이지(예를 들어, STn)는 시프팅 스테이지(예를 들어, ST_SHn), 연산 스테이지(예를 들어, ST_CLKn), 선택 스테이지(예를 들어, ST_SELn)를 포함할 수 있다. 각 스테이지(예를 들어, STn)의 회로 및 동작에 관해서는 도 4a 내지 도 5를 참조하여 구체적으로 후술한다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동 장치에서 시프트 레지스터를 나타낸 블록도의 한 예이다.
도 3을 참조하면, 시프트 레지스터(110)는 서로 종속적으로 연결되어 있으며, 순차적으로 프리 게이트 신호(G_PRE1~G_PREn+1)를 출력하는 다수의 시프팅 스테이지(ST_SH1~ST_SHn+1)를 포함할 수 있다. 마지막 시프팅 스테이지(ST_SHn+1)를 제외한 모든 시프팅 스테이지(ST_SH1~ST_SHn)는 연산부(120)의 연산 스테이지(ST_CLK1~ST_CLKn) 및 선택부(130)의 선택 스테이지(ST_SEL1~ST_SELn)와 대응되어 연결되어 있을 수 있다. 마지막 시프팅 스테이지(ST_SHn+1)는 더미(dummy) 프리 게이트 신호(G_PREn+1)를 출력하는 더미 시프팅 스테이지(ST_SHn+1)로, 더미 프리 게이트 신호(G_PREn+1)는 전단 시프팅 스테이지를 비활성화시키는 것으로 특정 시프팅 스테이지뿐만 아니라 전단의 모든 시프팅 스테이지에 더미 프리 게이트 신호(G_PREn+1)를 제공할 수도 있다.
각 시프팅 스테이지(ST_SH1~ST_SHn+1)는 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 게이트 오프 전압 단자(Vss), 및 프리 게이트 신호 출력 단자(OUT)를 가지고 있다.
각 시프팅 스테이지(예를 들어, ST_SH2)의 제1 입력 단자(IN1)에는 전단 시프팅 스테이지(예를 들어, ST_SH1)의 프리 게이트 신호(G_PRE1)가, 제2 입력 단자(IN2)에는 후단 시프팅 스테이지(예를 들어, ST_SH3)의 프리 게이트 신 호(G_PRE3)가 입력될 수 있다. 또한 각 시프팅 스테이지(예를 들어, ST_SH2)의 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)에는 각각 제1 클럭 신호(CLK) 및 제2 클럭 신호(CLKB)가 입력되며, 게이트 오프 전압 단자(Vss)에는 게이트 오프 전압(Voff)이 입력될 수 있다. 단, 첫 번째 시프팅 스테이지(ST_SH1)에는 전단의 프리 게이트 신호 대신 개시 신호(STV)가 입력되며, 마지막 시프팅 스테이지(ST_SHn+1)에는 후단의 프리 게이트 신호 대신 개시 신호(STV)가 입력될 수 있다.
여기서 제1 클럭 신호(CLK)는 게이트 클럭 신호(CLK)이며, 제2 클럭 신호(CLKB)는 제1 클럭 신호(CLK)와 위상차가 180°인 신호이다. 또한 제1 클럭 신호(CLK) 및 제2 클럭 신호(CLKB)는 표시 패널(미도시)의 화소(미도시)를 구성하는 트랜지스터(미도시)를 구동할 수 있도록, 하이 레벨인 경우는 게이트 온 전압(Von)과 같고, 로우 레벨인 경우에는 게이트 오프 전압(Voff)과 같을 수 있다.
구체적으로 도 4a 내지 도 5를 참조하여, i(i는 자연수)번째 스테이지에서의 회로 및 동작에 대하여 설명한다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 게이트 구동 장치에서 하나의 스테이지를 설명하기 위한 도면들이다. 도 5는 본 발명의 일 실시예에 따른 게이트 구동 장치의 동작을 설명하기 위한 신호도이다.
우선 도 4a를 참조하면, 게이트 구동 장치(도 2의 101 참조)에서 하나의 게이트 신호(Gi)를 출력하는 스테이지(STi)는 시프팅 스테이지(ST_SHi), 연산부 스테이지(ST_CLKi), 및 선택 스테이지(ST_SELi)를 포함할 수 있다.
시프팅 스테이지(ST_SHi)는 상술한 것처럼, 게이트 클럭 신호(CLK), 전단 프 리 게이트 신호(G_PREi-1), 후단 프리 게이트 신호(G_PREi+1)를 제공받아, 연산 스테이지(ST_CLKi)와 선택 스테이지(ST_SELi)에 프리 게이트 신호(G_PREi)를 제공할 수 있다. 프리 게이트 신호(G_PREi)는 전단 프리 게이트 신호(G_PREi-1)가 게이트 클럭 신호(CLK)에 응답하여, 제공되는 신호일 수 있다.
연산 스테이지(ST_CLKi)는 프리 게이트 신호(G_PREi)와 게이트 클럭 신호(CLK)를 제공받아 연산 신호(G_CLKi)를 제공할 수 있다. 즉 연산 스테이지(ST_CLKi)는 프리 게이트 신호(G_PREi)와 게이트 클럭 신호(CLK)를 연산하여 선택 스테이지(ST_SELi)에 클럭 신호를 제공할 수 있다. 연산 스테이지(ST_CLKi)는 프리 게이트 신호(G_PREi)와 게이트 클럭 신호(CLK)를 앤드 연산하도록, 도 4b와 같이 앤드 게이트로 구성될 수도 있다.
선택 스테이지(ST_SELi)는 개시 신호(STV)에 따라 연산 신호(G_CLKi)와 프리 게이트 신호(G_PREi) 중 하나를 게이트 신호(Gi)로 제공할 수 있다. 예를 들어, 개시 신호(STV)가 하이 레벨일 경우에는 프리 게이트 신호(G_PREi)를 게이트 신호(Gi)로 제공하고, 로우 레벨일 경우에는 연산 신호(G_CLKi)를 게이트 신호(Gi)로 제공할 수 있다. 여기서 선택 스테이지(ST_SELi)는 개시 신호(STV)에 따라 프리 게이트 신호(G_PREi) 또는 연산 신호(G_CLKi) 중 하나를 선택하여 제공할 수 있는 회로이면 제한은 없으나, 도 4c와 같이 멀티플렉서(multiplexer)로 구성될 수도 있다.
이하에서 도 4a 내지 도 5를 참조하여, 하이 레벨의 개시 신호(STV)가 지속적으로 제공되는 경우, 본 발명의 일 실시예에 따른 게이트 구동 장치의 동작을 설 명한다. 다만, 본 발명의 일 실시예에 따른 게이트 구동 장치에서는 게이트 클럭 신호(CLK)가 로우 레벨에서 하이 레벨로 변하는 라이징 에지(rising edge)에 응답하여, 각 스테이지들(STi, ST_CLKi, ST_SELi)에서의 동작이 일어나나, 이에 한정하는 것은 아니다.
도 5를 참조하면, 시간 t1에서 지속적으로 하이 레벨을 유지하는 개시 신호(STV)가 제공될 수 있다. 시간 t2에서 게이트 클럭 신호(CLK)에 동기되어, 첫번째 시프팅 스테이지(ST_SH1)에서 하이 레벨의 프리 게이트 신호(G_PRE1)를 제공할 수 있다. 또한 첫번째 연산 스테이지(ST_CLK1)에서 프리 게이트 신호(G_PRE1)와 게이트 클럭 신호(CLK)를 연산한 연산 신호(G_CLK1)를 제공할 수 있다. 첫번째 선택 스테이지(ST_SEL1)에서는 개시 신호(STV)가 하이 레벨을 유지하고 있으므로, 프리 게이트 신호(G_PRE1)를 게이트 신호(G1)로 제공할 수 있다.
유사하게 시간 t3, 시간 t4에서, 2번째 및 i번째 시프팅 스테이지(ST_SH2, ST_SHi)와 연산 스테이지(ST_CLK2, ST_CLKi)에서 각각 하이 레벨의 프리 게이트 신호(G_PRE2, G_PREi) 및 연산 신호(G_CLK2, G_CLKi)를 제공할 수 있다. 그리고 선택 스테이지(ST_SEL2, ST_SELi)에서는 개시 신호(STV)가 하이 레벨을 유지하고 있으므로, 하이 레벨을 유지하는 프리 게이트 신호(G_PRE2, G_PREi)를 게이트 신호(G2, Gi)로 제공할 수 있다.
도 2, 도 3, 도 6 내지 도 7d를 참조하여 본 발명의 다른 실시예에 따른 게이트 구동 장치에 대하여 설명한다.
도 6은 본 발명의 다른 실시예에 따른 게이트 구동 장치의 블록도이다. 도 7a 내지 도 7d는 도 6의 모드 선택부를 설명하기 위한 도면들이다. 도 2, 도 3과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 6을 참조하면, 게이트 구동 장치(104)는 모드 선택부(140), 시프트 레지스터(110), 연산부(120), 및 선택부(130)를 포함한다. 모드 선택부(140)는 개시 신호(STV)와 게이트 클럭 신호(CLK)에 응답하여, 모드 신호(MODE_SEL)를 제공할 수 있다.
도 7a를 참조하면, 모드 선택부(140)는 카운터(142), 모드 신호 발생부(146), 비활성화부(148) 및 리셋부(144)를 포함할 수 있다.
카운터(142)는 개시 신호(STV)와 게이트 클럭 신호(CLK)를 제공받아, 활성화된 개시 신호(STV)가 제공되는 동안 게이트 클럭 신호(CLK)의 클럭 수를 카운팅(counting)한 결과(Q1~Qn)를 제공할 수 있다. 게이트 클럭 신호(CLK)의 클럭 수를 카운팅하는 것은 게이트 클럭 신호(CLK)의 라이징 에지 또는 폴링 에지(falling edge)에 응답하여 할 수 있다. 여기서 카운터(142)는 동기식 카운터 또는 비동기식 카운터일 수 있다. 특히 비동기식 카운터의 경우 동기식 카운터에 비해 사이즈(size) 측면에서 유리할 수 있다.
모드 신호 발생부(146)는 카운터(142)에서 제공되는 카운팅 결과(Q1~Qn)에 응답하여 모드 신호(MODE_SEL)를 제공할 수 있다. 예컨대 하이 레벨의 개시 신호(STV)와 같이 활성화된 개시 신호(STV)가 제공되는 동안, 게이트 클럭 신호(CLK)의 클럭 수를 카운팅한 결과(Q1~Qn)가 m(m은 자연수)이 되었을 때, 활성화된 모드 신호(MODE_SEL)를 제공할 수 있다. 여기서 m은 임의로 선택할 수 있으며, 예를 들어 게이트 구동 장치에서 오작동 없이, 동시에 게이트선(미도시)에 게이트 온 전압(Von)을 인가할 수 있는 게이트선의 수일 수도 있다.
비활성화부(148)는 카운터(142)에 비활성화 신호(COUNT_DIS)를 제공할 수 있다. 즉 모드 신호 발생부(146)에서 제공되는 활성화된 모드 신호(MODE_SEL)에 응답하여 카운터(142)를 비활성화시켜서 활성화된 모드 신호(MODE_SEL)를 유지시킬 수 있다. 여기서 활성화된 모드 신호(MODE_SEL)는 예컨데 하이 레벨의 모드 신호일 수 있다. 구체적으로 카운터(142)는 활성화된 개시 신호(STV) 및 게이트 클럭 신호(CLK)에 응답하여, 게이트 클럭 신호(CLK)의 클럭 수를 지속적으로 카운팅할 수 있다. 이에 의해, 예컨데, 카운팅한 결과가 m+1이 되었을 때, 모드 신호 발생부(146)에서 비활성화된 모드 신호(MODE_SEL)를 제공할 수 있다. 따라서 카운팅한 결과가 m이 된 후, 지속적으로 활성화된 모드 신호(MODE_SEL)를 제공하기 위해, 카운터(142)를 비활성화시킬 수 있다.
리셋부(144)는 개시 신호(STV)와 모드 신호(MODE_SEL)에 응답하여 카운터(142)를 리셋시키는 역할을 할 수 있다. 활성화된 개시 신호(STV)가 제공되는 동안 게이트 클럭 신호(CLK)의 클럭 수가 m이 되지 않을 경우, 카운터(142)를 리셋시킬 수 있다. 이는 예를 들어, 게이트 클럭 신호(CLK)의 m-j(j는 자연수)개 클럭 동안 활성화된 개시 신호(STV)가 제공되고, 불연속적으로 게이트 클럭 신호(CLK)의 j개 클럭 동안 활성화된 개시 신호(STV)가 제공된 경우에도 활성화된 모드 신호(MODE_SEL)가 제공되는 것을 방지하기 위함이다.
구체적으로 도 7b를 참조하여, 모드 선택부(140)의 동작을 설명한다. 시간 t1에서 지속적인 하이 레벨의 개시 신호(STV)가 제공된 후, 시간 t2에서 게이트 클럭 신호(CLK)의 m번째 클럭에 응답하여, 하이 레벨의 모드 신호(MODE_SEL)가 제공될 수 있다. 도면에서는 게이트 클럭 신호(CLK)의 폴링 에지에 응답하여 카운팅이 이루어졌으나, 라이징 에지에 응답하여 카운팅이 일어날 수도 있다.
도 7c와 도 7d를 참조하여, 본 발명의 다른 실시예에 따른 게이트 구동 장치에 있어 모드 선택부의 구체적인 회로의 일 예를 설명한다.
카운터(142)는 낸드 게이트(141)와 세개의 플립 플랍(FF1, FF2, FF3)을 포함할 수 있다. 낸드 게이트(141)는 개시 신호(STV)와 게이트 클럭 신호(CLK)를 제공받아, 첫번째 플립 플랍(FF1)에 클럭을 제공한다. 즉 낸드 게이트(141)는 하이 레벨의 개시 신호(STV)가 제공되는 동안, 게이트 클럭 신호(CLK)의 폴링 에지에 응답하여 카운터(142)에서 카운팅이 일어나게 할 수 있다. 세 개의 플립 플랍(FF1, FF2, FF3)은 낸드 게이트(141)로부터 받은 신호(ND)에 응답하여 카운팅한 결과(Q1, Q2, Q3)와 이를 반전한 결과(/Q1, /Q2, /Q3)를 제공할 수 있다. 여기서 플립 플랍(FF1, FF2, FF3)은 예컨데, S-R 플립 플랍, D 플립 플랍, J-K 플립 플랍 등일 수 있다.
모드 신호 발생부(146)는 카운터(142)로부터 제공되는 카운팅한 결과(Q1, Q2, Q3) 및/또는 이를 반전한 결과(/Q1, /Q2, /Q3)에 응답하여, 모드 신호(MODE_SEL)를 제공할 수 있다. 예를 들어, 도면에서는 카운팅된 게이트 클럭 신호(CLK)의 클럭 수, 즉 m이 5일 경우, 하이 레벨의 모드 신호를 제공하도록 회로가 구성되어 있으나, m 값에 따라서 회로는 적절히 변할 수 있다.
비활성화부(148)는 모드 신호(MODE_SEL)를 반전시킨 비활성화 신호(COUNT_DIS)를 각 플립 플랍(FF1, FF2, FF3)의 활성화 단자(ENA)에 제공하여, 카운터(142)가 클럭 수를 카운팅하는 것을 중단시킬 수 있다. 여기서 하이 레벨의 모드 신호(MODE_SEL)에 응답하여 카운터(142)를 비활성화시킬 수 있으면, 인버터뿐만 아니라 다른 연산 소자 등을 사용할 수도 있다.
리셋부(144)는 개시 신호(STV)와 모드 신호(MODE_SEL)의 오어 연산에 응답하여 리셋 신호(COUNT_RES)를 각 플립 플랍(FF1, FF2, FF3)의 리셋 단자(CLR)에 제공할 수 있다. 리셋부(144)는 앞에서 언급하였듯이, 예를 들어 게이트 클럭 신호(CLK)의 5개 클럭 동안 연속적으로 하이 레벨의 개시 신호(STV)가 제공되지 않는 경우에도 하이 레벨의 모드 신호(MODE_SEL)가 제공되는 것을 방지할 수 있다. 예를 들어 게이트 클럭 신호(CLK)의 3개 클럭 동안 하이 레벨의 개시 신호(STV)가 제공된 후, 다시 로우 레벨의 개시 신호(STV)가 제공되는 경우에 각 플립 플랍(FF1, FF2, FF3)을 리셋시켜서 처음부터 다시 카운팅을 하게 할 수 있다.
이하에서 도 7d를 참조하여, 구체적인 회로의 동작을 설명한다. 게이트 구동 장치는 모드 신호(MODE_SEL)에 따라 제1 모드 동작과 제2 모드 동작을 포함하는 동작을 할 수 있다. 예컨대 게이트 구동 장치의 제1 모드 동작은, 로우 레벨의 모드 신호(MODE_SEL)에 응답하여 게이트 클럭 신호(CKL)의 한 주기의 하이 레벨 이하 동안 하이 레벨의 게이트 신호를 제공하는 것일 수 있다. 또한 게이트 구동 장치의 제2 모드 동작은, 하이 레벨의 모드 신호(MODE_SEL)에 응답하여 게이트 클럭 신 호(CKL)의 한 주기의 하이 레벨 이상 동안 하이 레벨의 게이트 신호를 제공하는 것일 수도 있다.
시간 t1에서 하이 레벨의 개시 신호(STV)가 제공된 후, 게이트 클럭 신호(CLK)의 폴링 에지에 응답하여 시간 t2, t4, t6, t7, t8에서 플립 플랍(FF1, FF2, FF3)의 출력값(Q1, Q2, Q3)과 이를 반전한 결과(/Q1, /Q2, /Q3)가 제공될 수 있다. 모드 선택부(146)에서 Q1, /Q2, Q3를 앤드 연산하여 모드 신호(MODE_SEL)를 제공할 수 있다. 시간 t8에서 Q1, /Q2, Q3가 하이 레벨이 되어, 하이 레벨의 모드 신호(MODE_SEL)가 제공될 수 있다. 비활성화부(148)에서 모드 신호(MODE_SEL)를 반전시켜 로우 레벨의 비활성화 신호(COUNT_DIS)를 플립 플랍(FF1, FF2, FF3)의 활성화 단자(ENA)에 제공하여, 플립 플랍(FF1, FF2, FF3)을 비활성화시킬 수 있다..
시간 t3에서 첫번째 스테이지(ST1)에서는 게이트 클럭 신호(CLK)에 응답하여 프리 게이트 신호(G_PRE1) 및 연산 신호(G_CLK1)를 제공할 수 있다. 그리고 선택부에서는 모드 신호(MODE_SEL)가 로우 레벨이므로 연산 신호(G1)를 게이트 신호(G1)로 제공하다가, 시간 t8에서 모드 신호(MODE_SEL)가 하이 레벨로 변하면, 프리 게이트(G_PRE1)를 게이트 신호(G1)로 제공할 수 있다.
유사하게 두번째 스테이지(ST2)에서는 시간 t5에서 게이트 클럭 신호(CLK)에 응답하여 프리 게이트 신호(G_PRE2) 및 연산 신호(G_CLK2)를 제공할 수 있다. 그리고 선택부에서는 모드 신호(MODE_SEL)가 로우 레벨이므로 연산 신호(G2)를 게이트 신호(G2)로 제공하다가, 시간 t8에서 모드 신호(MODE_SEL)가 하이 레벨로 변하면, 프리 게이트 신호(G_PRE2)를 게이트 신호(G2)로 제공할 수 있다. 그리고 모드 신 호(MODE_SEL)가 하이 레벨로 변한 뒤(예를 들어 시간 t9)에 게이트 클럭 신호(CLK)에 응답하여 프리 게이트 신호(G_PREi) 및 연산 신호(G_CLKi)를 제공하는 i번째 스테이지(STi, 예를 들어 i는 5)에서는, 프리 게이트 신호(G_PREi)를 게이트 신호(Gi)로 제공할 수 있다.
따라서, 하이 레벨의 모드 신호(MODE_SEL)가 제공되는 경우에, 게이트 신호를 예컨대 게이트 클럭 신호와 같은 클럭 형태의 신호가 아니라, 하이 레벨을 유지하는 신호로 제공할 수 있다.
시프트 레지스터(110)는 개시 신호(STV) 및/또는 모드 신호(MODE_SEL)를 제공받아, 게이트 클럭 신호(CKL)에 동기되어 다수의 프리 게이트 신호(G_PRE)를 순차적으로 제공할 수 있다. 즉, 본 발명의 다른 실시예에서는 본 발명의 일 실시예와 달리, 시프트 레지스터(110)가 개시 신호(STV) 및/또는 모드 신호(MODE_SEL)에 응답하여 프리 게이트 신호(G_PRE)를 제공할 수 있다.
구체적으로 시프트 레지스트(110)에는 예컨데, 오어 게이트를 통하여 개시 신호(STV)와 모드 신호(MODE_SEL)의 오어 연산된 값이 제공될 수 있다. 즉, 지속적으로 하이 레벨을 유지하는 개시 신호(STV) 또는 모드 신호(MODE_SEL)가 제공되는 경우, 시프트 레지스터(110)는 하이 레벨을 유지하는 프리 게이트 신호(G_PRE1~G_PREn)를 제공할 수 있다. 이는 앞에서 언급한 모드 선택부(140)에서 게이트 클럭 신호(CKL)의 일정 클럭 동안 하이 레벨의 개시 신호(STV)가 제공되어서 하이 레벨의 모드 신호(MODE_SEL)가 제공되는 경우, 이후에 개시 신호(STV)가 로우 레벨로 변해도 하이 레벨을 유지하는 프리 게이트 신호(G_PRE1~G_PREn)를 제 공(도 7d의 t10 참조)할 수 있다. 또한 이에 의해, 선택부(130)에서는 하이 레벨의 모드 신호(MODE_SEL)에 응답하여 하이 레벨을 유지하는 게이트 신호(G1~Gn)를 제공할 수 있다.
또한 도면으로 표시하지는 않았지만, 본 발명의 또 다른 실시예들에서는 모드 신호(MODE_SEL)가 게이트 구동 장치 외부로부터 제공될 수도 있다. 예를 들어, 개시 신호, 게이트 클럭 신호, 데이터 클럭 신호, 영상 신호 등 표시 장치를 제어하는 신호를 제공하는 타이밍 컨트롤러 등으로부터 게이트 구동 장치에 제공될 수도 있다.
또한 본 발명의 또 다른 실시예들에서는, 모드 신호(MODE_SEL)가 시프트 레지스트에 제공되지 않고, 선택부에만 제공될 수도 있다. 예를 들어, 시프트 레지스트에 하이 레벨의 개시 신호가 계속 제공될 경우, 선택부에 제공되는 모드 신호에 따라, 하이 레벨을 유지하는 게이트 신호 또는 클럭 형태의 게이트 신호가 제공될 수 있다.
도 1 내지 도 9를 참조하여, 본 발명의 또 다른 실시예에 따른 표시 장치에 대하여 설명한다.
이하, 본 발명의 또 다른 실시예는 액정 표시 장치를 이용하여 설명할 것이다. 그러나, 본 발명은 OLED 표시 장치와 같이 단위 표시 소자를 포함하는 표시 패널을 가지고, 다수 개의 데이터선 및 다수 개의 게이트선에 표시신호를 인가하는 표시 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 8은 본 발명의 실시예들에 따른 표시 장치를 설명하기 위한 블록도이다. 도 9는 도 8의 한 화소의 등가 회로도이다.
도 8과 도 9를 참조하면, 본 발명의 또 다른 실시예들에 따른 표시 장치는 표시 패널(300), 타이밍 제어부(600), 구동 전압 발생부(200), 계조 전압 발생부(400), 게이트 구동부(100), 및 데이터 구동부(500)를 포함한다.
표시 패널(300)은 등가 회로로 볼 때 다수의 표시 신호선(G1~Gn, D1~Dm)과 이에 연결되어 있으며, 매트릭스(matrix) 형태로 배열된 다수의 단위 화소(pixel)를 포함한다.
여기서, 표시 신호선(G1~Gn, D1~Dm)은 게이트 신호를 전달하는 다수의 게이트선(G1~Gn)과 데이터 신호를 전달하는 데이터선(D1~Dm)을 포함한다. 게이트선(G1~Gn)은 행방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D1~Dm)은 열방향으로 뻗어 있으며 서로가 거의 평행하다. 여기서 상기에서 설명한 게이트 구동장치에서 제공되는 게이트 신호(G1~Gn)가, 대응되는 게이트선(G1~Gn)에 제공되는바 같은 부호를 사용하였다.
각 단위 화소는 표시 신호선(G1~Gn, D1~Dm)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 커패시터(liquid crystal capacitor)(Clc) 및 유지 커패시터(storage capacitor; Cst)를 포함한다. 유지 커패시터(Cst)는 필요에 따라 생략할 수 있다.
구동 전압 발생부(200)는 다수의 구동 전압을 생성한다. 예를 들어, 구동 전압 발생부(200)는 게이트 온 전압(Von)과 게이트 오프 전압(Voff) 및 공통 전압(Vcom)을 생성한다.
데이터 구동부(500)는 표시 패널(300)의 데이터선(D1~Dm)에 연결되어 있으며, 계조 전압 발생부(400)로부터 제공된 다수의 계조 전압을 선택하여 데이터 신호로서 단위 화소에 인가하며 통상 다수의 집적 회로로 이루어진다.
게이트 구동부(100)는 표시 패널(300)의 게이트선(G1~Gn)에 연결되어 외부로부터의 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1~Gn)에 인가한다. 게이트 구동부(100)는 타이밍 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 Von 또는 Voff을 게이트선(G1~Gn)에 인가하여 이 게이트선(G1~Gn)에 연결된 스위칭 소자(Q)를 턴온/턴오프시킨다. 다만 도면에서는 표시 장치가 하나의 게이트 구동부에 의해 구동되는 것으로 표시되어 있으나, 듀얼(dual) 게이트 구동방식 등에 의해 구동될 수도 있으므로 이에 한정하지 않는다.
구체적으로, 게이트 구동부(100)는 개시 신호(STV)에 응답하여, n개의 프리 게이트 신호를 순차적으로 제공하는 시프트 레지스터와, 프리 게이트 신호를 다수의 게이트 클럭 신호와 프리 게이트 신호를 각각 연산하여, 다수의 연산 신호를 순차적으로 제공하는 연산부, 및 개시 신호에 따라 다수의 프리 게이트 신호 또는 다수의 연산 신호를 선택적으로 출력하는 선택부를 포함한다. 이에 대해서는 상기에서 상술하였는바 설명을 생략한다. 또한 게이트 구동부(100)는 앞에서 언급한 실시예들에 의한 게이트 구동 장치 형태로 구성될 수 있다.
하나의 게이트선(G1~Gn)에 게이트 온 전압(Von)이 인가되어 이에 연결된 한 행의 스위칭 소자(Q)가 턴온되어 있는 동안, 데이터 구동부(500)는 각 데이터 전압 을 해당 데이터선(D1~Dm)에 공급한다. 데이터선(D1~Dm)에 공급된 데이터 전압은 턴온된 스위칭 소자(Q)를 통해 해당 단위 화소에 인가된다.
계조 전압 발생부(400)는 단위 화소의 투과율과 관련된 두 벌의 복수 계조 전압을 생성할 수 있다. 즉, 두 벌 중 한 벌은 정극성 데이터 전압이고, 다른 한 벌은 부극성 데이터 전압이 된다. 정극성 데이터 전압과 부극성 데이터 전압은 공통 전압(Vcom)에 대해 데이터 전압의 극성이 반대인 전압을 의미하며, 반전 구동시 교대하여 표시 패널(300)에 각각 제공된다.
게이트 구동부(100) 또는 데이터 구동부(500)는 다수의 구동 집적 회로 칩의 형태로 표시 패널(300) 위에 직접 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film)(미도시) 위에 장착되어 테이프 캐리어 패키지(tape carrier package)의 형태로 표시 패널(300)에 부착될 수도 있다. 이와는 달리, 게이트 구동부(100) 또는 데이터 구동부(500)는 표시 신호선(G1~Gn, D1~Dm), 제1 스위칭 소자(Q) 등과 함께 표시 패널(300)에 집적될 수도 있다
타이밍 제어부(600)는 게이트 구동부(100) 및 데이터 구동부(500) 등의 동작을 제어하는 제어 신호를 생성하여, 각 해당하는 제어 신호를 게이트 구동부(100) 및 데이터 구동부(500)에 제공한다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예를 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
<실험예>
시뮬레이션을 통하여 종래와 본 발명에 의한 게이트 구동부에 하이 레벨의 개시 신호(STV)를 지속적으로 제공하여, 동시에 게이트 온 전압(Von)으로 인가되는 게이트선의 수가 증가할 경우, 각 게이트선의 전압을 측정하였다. 이의 결과는 도 10a와 도 10b에 나타나있다.
동시에 게이트 온 전압(Von)으로 인가되는 게이트선의 수가 10개가 되었을 때, 게이트선의 전압을 측정하였으며, 여기서 CLK, STV, VG는 각각 게이트 클럭 신호, 개시 신호, 게이트선의 전압을 나타낸다.
도 10a과 도 10b를 참조하면, 종래의 게이트 구동부에서는 게이트선에 게이트 온 전압(Von)이 제대로 인가되지 않는 반면, 본 발명에 따른 게이트 구동부에서는 게이트선에 게이트 온 전압(Von)이 오작동 없이 인가되는 것을 볼 수 있다. 게이트 구동부에서, 게이트선이 게이트 오프 전압(Voff)에서 게이트 온 전압(Von)으로 변할 때 흐르는 다이나믹 전류(dynamic current)는 그 양이 많은 반면에, 게이트 온 전압(Von) 상태에서 흐르는 스태이틱 전류(static current)의 양은 미미하다. 따라서, 종래의 게이트 구동부에서는 동시에 게이트 온 전압(Von)으로 인가되는 게이트선의 수가 증가할수록 전류의 소모가 증가하여 오작동이 일어난다. 반면에 본 발명에 따른 게이트 구동부에서는 게이트선이 하나씩 게이트 온 전압(Von)으로 인가되므로 전류의 소모가 많지 않아서, 게이트 구동부가 정상적으로 동작하게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 게이트 구동 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 게이트 구동 장치의 각 스테이지를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동 장치에서 시프트 레지스터를 나타낸 블록도의 한 예이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 게이트 구동 장치에서 하나의 스테이지를 설명하기 위한 도면들이다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동 장치의 동작을 설명하기 위한 신호도이다.
도 6은 본 발명의 다른 실시예에 따른 게이트 구동 장치의 블록도이다
도 7a 내지 도 7d는 도 6의 모드 선택부를 설명하기 위한 도면들이다.
도 8은 본 발명의 실시예들에 따른 표시 장치를 설명하기 위한 블록도이다.
도 9는 도 8의 한 화소의 등가 회로도이다.
도 10a와 도 10b는 본 발명에 따른 게이트 구동 장치의 동작을 보여주는 시뮬레이션 결과이다.
(도면의 주요부분에 대한 부호의 설명)
100: 게이트 구동부 110, 111: 시프트 레지스터
115: 시프팅 스테이지 120: 연산부
125: 연산 스테이지 130: 선택부
135: 선택 스테이지 140: 모드 선택부
200: 구동 전압 발생부 300: 표시 패널
400: 계조 전압 발생부 500: 데이터 구동부
600: 타이밍 제어부

Claims (17)

  1. 개시 신호를 제공받아, 게이트 클럭 신호에 동기되어 다수의 프리(pre) 게이트 신호를 순차적으로 제공하는 시프트 레지스터;
    상기 다수의 프리 게이트 신호와 상기 게이트 클럭 신호를 각각 연산하여, 다수의 연산 신호를 순차적으로 제공하는 연산부; 및
    상기 개시 신호에 응답하여, 상기 다수의 프리 게이트 신호 또는 상기 다수의 연산 신호를 선택적으로 출력하는 선택부를 포함하는 게이트 구동 장치.
  2. 개시 신호 및/또는 모드 신호를 제공받아, 게이트 클럭 신호에 동기되어 다수의 프리(pre) 게이트 신호를 순차적으로 제공하는 시프트 레지스터;
    상기 다수의 프리 게이트 신호와 상기 게이트 클럭 신호를 각각 연산하여, 다수의 연산 신호를 순차적으로 제공하는 연산부; 및
    상기 모드 신호에 응답하여, 상기 다수의 프리 게이트 신호 또는 상기 다수의 연산 신호를 선택적으로 출력하는 선택부를 포함하는 게이트 구동 장치.
  3. 제 2항에 있어서,
    상기 개시 신호의 하이 레벨에 응답하여 상기 프리 게이트 신호는 로우 레벨에서 하이 레벨로 출력되며, 상기 개시 신호가 하이 레벨인 동안은 상기 프리 게이트 신호는 하이 레벨을 계속 출력하는 게이트 구동 장치.
  4. 제 2항에 있어서,
    상기 개시 신호와 상기 게이트 클럭 신호에 응답하여, 상기 모드 신호를 제공하는 모드 선택부를 더 포함하는 게이트 구동 장치.
  5. 제 4항에 있어서,
    상기 모드 선택부는 상기 활성화된 개시 신호가 제공되는 동안, 게이트 클럭 신호의 클럭 수를 카운팅하는 카운터와,
    상기 카운팅된 수가 m(m은 자연수) 이상일 경우 활성화된 모드 신호를 제공하는 모드 신호 발생부를 포함하는 게이트 구동 장치.
  6. 제 5항에 있어서,
    상기 카운터는 다수의 플립 플랍으로 구성되고, 상기 모드 신호 발생부는 상기 플립 플랍의 출력 신호 및/또는 반전된 출력 신호를 앤드 연산을 하여 모드 신호를 출력하는 게이트 구동 장치.
  7. 제 5항에 있어서,
    상기 모드 선택부는 상기 모드 신호에 응답하여 카운터 비활성화 신호를 제공하는 비활성화부와,
    상기 개시 신호와 상기 모드 신호에 응답하여 상기 카운터를 리셋 시키는 리셋 신호를 제공하는 리셋부를 더 포함하는 게이트 구동장치.
  8. 제 7항에 있어서,
    상기 리셋부는 상기 모드 신호를 반전시켜 상기 리셋 신호를 출력하고, 상기 비활성화부는 상기 개시 신호와 상기 모드 신호를 오어 연산한 비활성화 신호를 상기 다수의 플립 플랍에 제공하는 게이트 구동 장치.
  9. 제 2항에 있어서,
    상기 모드 신호에 응답하여, 제1 모드 동작시에는 상기 게이트 신호를 상기 게이트 클럭 신호의 한 주기의 하이 레벨 이하 동안 하이 레벨로 유지하고, 제2 모드 동작시에는 상기 게이트 신호를 상기 게이트 클럭 신호의 한 주기의 하이 레벨 이상 동안 하이 레벨로 유지하는 게이트 구동 장치.
  10. 다수 개의 게이트선과 데이터선이 교차된 영역에 정의된 다수 개의 단위 표시 소자를 포함하는 표시 패널;
    상기 다수의 표시 패널을 구동하기 위한 다수 개의 제어 신호를 제공하는 타이밍 제어부;
    상기 제어 신호를 제공받아 다수 개의 구동 전압을 생성하는 구동 전압 발생부;
    상기 구동 전압을 제공받아 상기 게이트선에 인가하며, 개시 신호 및/또는 모드 신호를 제공받아 다수의 프리 게이트 신호를 순차적으로 제공하는 시프트 레지스터와, 상기 다수의 프리 게이트 신호와 게이트 클럭 신호를 각각 연산하여 다수의 연산 신호를 순차적으로 제공하는 연산부와, 상기 모드 신호에 응답하여 상기 다수의 프리 게이트 신호 또는 상기 다수의 연산 신호를 선택적으로 출력하는 선택부를 포함하는 게이트 구동부; 및
    상기 데이터선에 데이터 전압을 제공하는 데이터 구동부를 포함하는 표시 장치.
  11. 제 10항에 있어서,
    상기 게이트 구동부에 개시 신호와 상기 게이트 클럭 신호에 응답하여, 상기 모드 신호를 제공하는 모드 선택부를 더 포함하는 표시 장치.
  12. 제 11항에 있어서,
    상기 모드 선택부는 상기 활성화된 개시 신호가 제공되는 동안, 제공되는 게이트 클럭 신호의 클럭의 수를 카운팅하는 카운터와,
    상기 카운팅된 수가 m 이상일 경우 활성화된 모드 신호를 제공하는 모드 신호 발생부를 포함하는 표시 장치
  13. 제 12항에 있어서,
    상기 카운터는 다수의 플립 플랍으로 구성되고, 상기 모드 신호 발생부는 상 기 플립 플랍의 출력 신호 및/또는 반전된 출력 신호를 앤드 연산을 하여 모드 선택 신호를 출력하는 표시 장치.
  14. 제 12항에 있어서,
    상기 모드 선택부는 상기 모드 신호에 응답하여 카운터 비활성화 신호를 제공하는 비활성화부와,
    상기 개시 신호와 상기 모드 신호에 응답하여 상기 카운터를 리셋시키는 리셋 신호를 제공하는 리셋부를 더 포함하는 표시 장치.
  15. 제 14항에 있어서,
    상기 리셋부는 상기 모드 신호를 반전시켜 상기 리셋 신호를 출력하고, 상기 비활성화부는 상기 개시 신호와 상기 모드 신호를 오어 연산한 비활성화 신호를 상기 다수의 플립 플랍에 제공하는 게이트 구동 장치.
  16. 시프트 레지스터가 개시 신호 및/또는 모드 신호를 제공 받아, 게이트 클럭 신호에 동기되어 다수의 프리 게이트 신호를 순차적으로 제공하는 단계;
    상기 다수의 프리 게이트 신호와 상기 게이트 클럭 신호를 각각 연산하여 다수의 연산 신호를 순차적으로 제공하는 단계;
    상기 모드 신호에 응답하여, 게이트 신호로서 상기 다수의 프리 게이트 신호 또는 상기 다수의 연산 신호를 선택적으로 출력하는 단계; 및
    상기 게이트 신호를 제공받아, 온/오프되어 영상을 표시하는 단계를 포함하는 표시 장치의 구동 방법.
  17. 제 16항에 있어서,
    상기 모드 신호는 상기 개시 신호와 상기 게이트 클럭 신호에 응답하여 제공되는 표시 장치의 구동 방법.
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