KR20090016410A - Circuit for detecting source voltage lowering - Google Patents

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KR20090016410A
KR20090016410A KR1020080077490A KR20080077490A KR20090016410A KR 20090016410 A KR20090016410 A KR 20090016410A KR 1020080077490 A KR1020080077490 A KR 1020080077490A KR 20080077490 A KR20080077490 A KR 20080077490A KR 20090016410 A KR20090016410 A KR 20090016410A
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Abstract

A supply voltage-lowering detection circuit is provided to reduce a size of circuits and current consumption by removing a reference voltage circuit, a voltage-dividing circuit, and a differential amplifier circuit. A first transistor(12) outputs a source voltage based on an absolute value of a threshold voltage and a subtracted voltage of an over-drive voltage. A second transistor(17) is turned on/off on the basis of the source voltage of the first transistor. A third transistor(15) outputs a source voltage based on a voltage obtained by adding the absolute value of the threshold voltage and the over-drive voltage to a ground voltage. A fourth transistor(19) is turned on/off on the basis of the source voltage of the third transistor. A first constant current circuit(4) supplies the current to the first transistor. A second constant current circuit(5) supplies the current to the second and third transistors. A third constant current circuit(6) supplies the current to the fourth transistor.

Description

전원 전압 저하 검출 회로{CIRCUIT FOR DETECTING SOURCE VOLTAGE LOWERING}Supply voltage drop detection circuit {CIRCUIT FOR DETECTING SOURCE VOLTAGE LOWERING}

본 발명은, 전원 전압의 저하를 검출하는 전원 전압 저하 검출 회로에 관한 것이다.The present invention relates to a power supply voltage drop detection circuit for detecting a drop in power supply voltage.

일반적으로, 반도체 장치는, 전원 전압의 저하를 검출하는 전원 전압 저하 검출 회로를 탑재하고 있다. 이 전원 전압 저하 검출 회로가, 전원 전압이 최저 동작 전압 미만이 된 것을 검출하면, 반도체 장치는, 오동작하는 회로 또는 전원 전압 저하 검출 회로 이외의 모든 회로를 셧다운함으로써 오동작 하지 않게 된다.Generally, a semiconductor device is equipped with the power supply voltage drop detection circuit which detects the fall of a power supply voltage. When the power supply voltage drop detection circuit detects that the power supply voltage has fallen below the minimum operating voltage, the semiconductor device does not malfunction by shutting down all the circuits other than the malfunctioning circuit or the power supply voltage drop detection circuit.

여기서, 반도체 장치의 최저 동작 전압에 대해 설명한다.Here, the lowest operating voltage of the semiconductor device will be described.

도 5는, 반도체 장치의 요소 회로의 예를 나타내는 회로도이다. 도 5의 회로, NMOS 트랜지스터(31~34)에 의해서 구성되는 NMOS 캐스코드 타입의 커런트 미러 회로이다. 이 회로의 최저 동작 전압은, NMOS 트랜지스터(31)의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계와 NMOS 트랜지스터(32)의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계의 합전압이다.5 is a circuit diagram illustrating an example of an element circuit of a semiconductor device. It is a current mirror circuit of the NMOS cascode type comprised by the circuit of FIG. 5 and NMOS transistors 31-34. The minimum operating voltage of this circuit is the sum of the sum of the absolute value of the threshold voltage and the overdrive voltage of the NMOS transistor 31 and the sum of the absolute value of the threshold voltage of the NMOS transistor 32 and the overdrive voltage.

도 6은, 반도체 장치의 다른 요소 회로예를 나타내는 회로도이다. 도 6의 회로는, PMOS 트랜지스터(41~44)에 의해서 구성되는 PMOS 캐스코드 타입의 커런트 미러 회로이다. 이 회로의 최저 동작 전압은, PMOS 트랜지스터(41)의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계와 PMOS 트랜지스터(42)의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계의 합전압이다.6 is a circuit diagram showing another example of the element circuit of the semiconductor device. The circuit of FIG. 6 is a current mirror circuit of the PMOS cascode type comprised by PMOS transistors 41-44. The minimum operating voltage of this circuit is the sum of the sum of the absolute value of the threshold voltage and the overdrive voltage of the PMOS transistor 41 and the sum of the absolute value of the threshold voltage of the PMOS transistor 42 and the overdrive voltage.

도 7은, 반도체 장치의 다른 요소 회로의 예를 나타내는 회로도이다. 도 7의 회로는, PMOS 트랜지스터(51), PMOS 트랜지스터(55~56), NMOS 트랜지스터(52), NMOS 트랜지스터(54) 및 저항(53)에 의해서 구성되는 정전류 회로이다. 이 회로를 동작시키는 신호가 PMOS 트랜지스터(55)의 게이트에 입력하고, PMOS 트랜지스터(55)가 온하면, 이 회로는 동작한다. 이 회로의 최저 동작 전압은, NMOS 트랜지스터(52)의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계와 NMOS 트랜지스터(54)의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계의 합전압 및 PMOS 트랜지스터(55)의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계와 PMOS 트랜지스터(56)의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계의 합전압에서의 높은 쪽의 전압이다.7 is a circuit diagram illustrating an example of another element circuit of the semiconductor device. The circuit of FIG. 7 is a constant current circuit constituted by the PMOS transistor 51, the PMOS transistors 55 to 56, the NMOS transistor 52, the NMOS transistor 54, and the resistor 53. When a signal for operating this circuit is input to the gate of the PMOS transistor 55 and the PMOS transistor 55 is turned on, this circuit operates. The minimum operating voltage of this circuit is the sum of the absolute value of the threshold voltage and the overdrive voltage of the NMOS transistor 52 and the sum of the absolute value of the threshold voltage and the overdrive voltage of the NMOS transistor 54 and the PMOS. The higher voltage is the sum of the sum of the absolute value of the threshold voltage and the overdrive voltage of the transistor 55 and the sum of the absolute value of the threshold voltage and the overdrive voltage of the PMOS transistor 56.

반도체 장치는, 일반적으로, 상기의 요소 회로를 이용하는 것이 많기 때문에, 반도체 장치의 최저 동작 전압은, 반도체 장치 내의 가장 합전압이 높은 2개의 NMOS 트랜지스터에서의, 하나의 NMOS 트랜지스터의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계와 다른 NMOS 트랜지스터의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계의 합전압 및 반도체 장치 내의 가장 합전압이 높은 2개의 PMOS 트랜지스터에서의, 하나의 PMOS 트랜지스터의 임계값 전압의 절대값 및 오버 드라이브 장치의 합계와 다른 PMOS 트랜지스터의 임계값 전압의 절대값 및 오버 드라이 브 전압의 합계의 합전압에서의 높은 쪽의 전압이다.Since the semiconductor device generally uses the above-described element circuit, the minimum operating voltage of the semiconductor device is the absolute value of the threshold voltage of one NMOS transistor in the two NMOS transistors with the highest sum voltages in the semiconductor device. The threshold of one PMOS transistor in two PMOS transistors with the highest sum of the value and the sum of the overdrive voltage and the sum of the absolute voltage of the NMOS transistor and the sum of the overdrive voltage and the highest sum voltage in the semiconductor device. The higher voltage is the sum of the absolute value of the absolute value of the voltage and the sum of the overdrive device and the sum of the absolute value of the threshold voltage of the other PMOS transistor and the sum of the overdrive voltage.

종래의 전원 전압 저하 검출 회로에 대해 설명한다. 도 8은, 종래의 전원 전압 저하 검출 회로를 나타내는 도면이다.A conventional power supply voltage drop detection circuit will be described. 8 is a diagram illustrating a conventional power supply voltage drop detection circuit.

종래의 전원 전압 저하 검출 회로는, 기준 전압을 출력하는 기준 전압 회로(72)와, 전원(71)의 전원 전압을 저항(75)과 저항(76)으로 분압하여 분압 전압을 출력하는 분압 회로(73)와, 기준 전압과 분압 전압을 비교하여 전원 전압의 저하를 검출하는 차동 증폭 회로(74)와, 차동 증폭 회로(74)의 출력 단자를 풀업하는 풀업 저항(77)을 구비하고 있다(예를 들어, 특허 문헌 1 참조).The conventional power supply voltage drop detection circuit includes a reference voltage circuit 72 for outputting a reference voltage, and a voltage dividing circuit for dividing the power supply voltage of the power supply 71 into the resistors 75 and 76 and outputting a divided voltage ( 73, a differential amplifier circuit 74 for comparing the reference voltage and the divided voltage to detect a drop in the power supply voltage, and a pull-up resistor 77 for pulling up the output terminal of the differential amplifier circuit 74 (example). See, for example, Patent Document 1).

[특허 문헌 1] 일본 공개특허공보 2005－278056호(도 4),[Patent Document 1] Japanese Unexamined Patent Publication No. 2005-278056 (Fig. 4),

그러나, 특허 문헌 1에 의해서 개시된 회로에서는, 기준 전압 회로, 분압 회로 및 차동 증폭 회로가 필요하게 되고, 회로 규모가 커진다. 따라서, 그만큼 소비 전류가 많아진다. However, in the circuit disclosed by Patent Document 1, a reference voltage circuit, a voltage divider circuit, and a differential amplifier circuit are required, and the circuit scale becomes large. Therefore, the consumption current increases by that much.

본 발명은, 상기 과제를 감안하여 이루어져 회로 규모가 작은 전원 전압 저하 검출 회로를 제공한다.This invention is made | formed in view of the said subject, and provides the power supply voltage drop detection circuit with a small circuit scale.

본 발명은, 상기 과제를 해결하기 위해서, 전원 전압의 저하를 검출하는 전원 전압 저하 검출 회로에 있어서, 제1 도전형이고, 상기 전원 전압에 의거하여, 상기 전원 전압으로부터 임계값 전압의 절대값 및 오버 드라이브 전압을 감산한 전압에 의거한 소스 전압을 출력하는 제1 트랜지스터와, 상기 제1 도전형이고, 상기 제1 트랜지스터의 소스 전압에 의거하여 온 오프하는 제2 트랜지스터와, 제2 도전형이고, 접지 전압에 의거하여 상기 접지 전압에 임계값 전압의 절대값 및 오버 드라이브 전압을 가산한 전압에 의거한 소스 전압을 출력하는 제3 트랜지스터와, 상기 제2 도전형이고, 상기 제3 트랜지스터의 소스 전압에 의거하여 온 오프하는 제4 트랜지스터와, 상기 제1 트랜지스터에 전류를 공급하는 제1 정전류 회로와, 상기 제2 트랜지스터 및 상기 제3 트랜지스터에 전류를 공급하는 제2 정전류 회로와, 상기 제4트랜지스터에 전류를 공급하는 제3 정전류 회로를 구비하고 있는 것을 특징으로 하는 전원 전압 저하 검출 회로를 제공한다.In order to solve the said subject, this invention is a 1st conductivity type in the power supply voltage drop detection circuit which detects the fall of a power supply voltage, and based on the said power supply voltage, the absolute value of the threshold voltage from the said power supply voltage, and A first transistor for outputting a source voltage based on a voltage subtracted from an overdrive voltage, a second transistor of the first conductivity type and on / off based on a source voltage of the first transistor, and a second conductivity type And a third transistor configured to output a source voltage based on a voltage obtained by adding an absolute value of a threshold voltage and an overdrive voltage to the ground voltage based on a ground voltage, the second conductivity type, and a source of the third transistor. A fourth transistor that is turned on or off based on a voltage, a first constant current circuit that supplies current to the first transistor, the second transistor, and the third transistor A second constant current circuit for supplying current to a transistor and a third constant current circuit for supplying current to the fourth transistor are provided.

본 발명의 전원 전압 저하 검출 회로는, 기준 전압 회로, 분압 회로 및 차동 증폭 회로가 불필요하게 되고 회로 규모가 작아진다. 따라서, 그만큼 소비 전류가 적어진다. In the power supply voltage drop detection circuit of the present invention, the reference voltage circuit, the voltage divider circuit, and the differential amplifier circuit are unnecessary, and the circuit scale becomes small. Therefore, the current consumption is reduced by that much.

이하, 본 발명의 전원 전압 저하 검출 회로의 실시 형태를, 도면을 참조하여 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of the power supply voltage fall detection circuit of this invention is described with reference to drawings.

도 1은, 본 발명의 전원 전압 저하 검출 회로를 나타내는 회로도이다. 1 is a circuit diagram showing a power supply voltage drop detection circuit of the present invention.

본 발명의 전원 전압 저하 검출 회로는, 전원 단자(1), 접지 단자(2) 및 출력 단자(3)를 구비하고 있다. 또, 전원 전압 저하 검출 회로는, 정전류 회로(4~6)를 구비하고 있다. 또, 전원 전압 저하 검출 회로는, NMOS 트랜지스터(12), NMOS 트랜지스터(17), PMOS 트랜지스터(15) 및 PMOS 트랜지스터(19)를 구비하고 있다.The power supply voltage drop detection circuit of the present invention includes a power supply terminal 1, a ground terminal 2, and an output terminal 3. Moreover, the power supply voltage fall detection circuit is provided with the constant current circuits 4-6. In addition, the power supply voltage drop detection circuit includes an NMOS transistor 12, an NMOS transistor 17, a PMOS transistor 15, and a PMOS transistor 19.

정전류 회로(4)가 NMOS 트랜지스터(12)의 소스와 접지 단자(2)의 사이에 설치되어 있다. 정전류 회로(5)가 전원 단자(1)와 PMOS 트랜지스터(15)의 소스의 사이에 설치되어 있다. 정전류 회로(6)가 출력 단자(3)와 접지 단자(2)의 사이에 설치되어 있다. NMOS 트랜지스터(12)의 게이트 및 드레인은 전원 단자(1)에 접속되고, 백 게이트는 접지 단자(2)에 접속되어 있다. NMOS 트랜지스터(17)의 게이트는 NMOS 트랜지스터(12)의 소스에 접속되고, 소스 및 백 게이트는 접지 단자(2)에 접속되며, 드레인은 PMOS 트랜지스터(15)의 드레인에 접속되어 있다. PMOS 트랜지스터(15)의 게이트는 접지 단자(2)에 접속되고, 백 게이트는 전원 단자(1)에 접속되 어 있다. PMOS 트랜지스터(19)의 게이트는 PMOS 트랜지스터(15)의 소스에 접속되고, 소스 및 백 게이트는 전원 단자(1)에 접속되며, 드레인은 출력 단자(3)에 접속되어 있다.The constant current circuit 4 is provided between the source of the NMOS transistor 12 and the ground terminal 2. The constant current circuit 5 is provided between the power supply terminal 1 and the source of the PMOS transistor 15. The constant current circuit 6 is provided between the output terminal 3 and the ground terminal 2. The gate and the drain of the NMOS transistor 12 are connected to the power supply terminal 1, and the back gate is connected to the ground terminal 2. The gate of the NMOS transistor 17 is connected to the source of the NMOS transistor 12, the source and the back gate are connected to the ground terminal 2, and the drain is connected to the drain of the PMOS transistor 15. The gate of the PMOS transistor 15 is connected to the ground terminal 2 and the back gate is connected to the power supply terminal 1. The gate of the PMOS transistor 19 is connected to the source of the PMOS transistor 15, the source and the back gate are connected to the power supply terminal 1, and the drain is connected to the output terminal 3.

NMOS 트랜지스터(12) 및 NMOS 트랜지스터(17)에 대해서, NMOS 트랜지스터(12)의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계와 NMOS 트랜지스터(17)의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계의 합전압은, 반도체 장치 내의 소정의 2개의 NMOS 트랜지스터에서의 하나의 NMOS 트랜지스터의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계와 다른 NMOS 트랜지스터의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계의 합전압보다도 높아지고 있다. PMOS 트랜지스터(15) 및 PMOS 트랜지스터(19)에 대해서도, 동일하다. For the NMOS transistor 12 and the NMOS transistor 17, the sum of the absolute value of the threshold voltage and the overdrive voltage of the NMOS transistor 12 and the absolute value of the threshold voltage of the NMOS transistor 17 and the overdrive voltage The sum voltage of the sum is the sum of the absolute value of the threshold voltage and the overdrive voltage of one NMOS transistor in two predetermined NMOS transistors in the semiconductor device and the absolute value of the threshold voltage and the overdrive voltage of the other NMOS transistor. It is higher than the sum voltage of a sum. The same applies to the PMOS transistor 15 and the PMOS transistor 19.

또, 정전류 회로(4)는, NMOS 트랜지스터(12)에 전류를 공급한다. 정전류 회로(5)는 NMOS 트랜지스터(17) 및 PMOS 트랜지스터(15)에 전류를 공급한다. 정전류 회로(6)는, PMOS 트랜지스터(19)에 전류를 공급한다. NMOS 트랜지스터(12)는, 전원 전압에 의거하여, 전원 전압으로부터 임계값 전압의 절대값 및 오버 드라이브 전압을 감산한 전압에 의거한 소스 전입을 출력한다. 이 소스 전압에 의거하여, NMOS 트랜지스터(17)는 온 오프한다. PMOS 트랜지스터(15)는, 접지 전압에 의거하여 접지 전압에 임계값 전압의 절대값 및 오버 드라이브 전압을 가산한 전압에 의거한 소스 전압을 출력한다. 이 소스 전압에 의거하여, PMOS 트랜지스터(19)는 온 오프한다.In addition, the constant current circuit 4 supplies a current to the NMOS transistor 12. The constant current circuit 5 supplies current to the NMOS transistor 17 and the PMOS transistor 15. The constant current circuit 6 supplies a current to the PMOS transistor 19. The NMOS transistor 12 outputs the source input based on the voltage obtained by subtracting the absolute value of the threshold voltage and the overdrive voltage from the power supply voltage based on the power supply voltage. Based on this source voltage, the NMOS transistor 17 is turned on and off. The PMOS transistor 15 outputs a source voltage based on a voltage obtained by adding the absolute value of the threshold voltage and the overdrive voltage to the ground voltage based on the ground voltage. Based on this source voltage, the PMOS transistor 19 is turned on and off.

다음에, 본 발명의 전원 전압 저하 검출 회로의 동작에 대해 설명한다.Next, the operation of the power supply voltage drop detection circuit of the present invention will be described.

여기서, NMOS 트랜지스터의 임계값 전압의 절대값을 Vtn으로 하고, PMOS 트랜지스터의 임계값 전압의 절대값을 Vtp로 한다.Here, the absolute value of the threshold voltage of an NMOS transistor is set to Vtn, and the absolute value of the threshold voltage of a PMOS transistor is set to Vtp.

［Vtp＞Vtn일 때(NMOS 트랜지스터가 PMOS 트랜지스터보다도 오프하기 어려울 때)에서의 전원 전압의 저하 검출 동작］ [Vtp> Vtn (When the NMOS Transistor is Harder to Turn Off Than the PMOS Transistor) Degradation Detection Operation of Supply Voltage

전원 전압이 낮아져 가면, NMOS 트랜지스터(12)의 게이트 전압이 낮아져 가고, NMOS 트랜지스터(12)가 오프해 가며, NMOS 트랜지스터(17)의 게이트 전압도 낮아져 가고 NMOS 트랜지스터(17)도 오프해 간다. 따라서, PMOS 트랜지스터(19)의 게이트 전압이 높아져 가고, PMOS 트랜지스터(19)는 오프해 간다. 전원 전압이 2Vtp 미만이 되면, NMOS 트랜지스터(12) 및 NMOS 트랜지스터(17)는 아직 온하고 있지만, PMOS 트랜지스터(15)에 의해서 PMOS 트랜지스터(19)의 게이트 전압이 완전히 로가 되지 않고, PMOS 트랜지스터(19)는 오프한다. 따라서, 전원 전압이 2Vtp 미만이 되면, 즉, 전원 전압이 반도체 장치의 최저 동작 전압 미만이 되면, 전원 전압 저하 검출 회로는 로우 신호를 검출 신호로서 출력 단자(3)로부터 외부에 출력한다.When the power supply voltage decreases, the gate voltage of the NMOS transistor 12 decreases, the NMOS transistor 12 turns off, the gate voltage of the NMOS transistor 17 decreases, and the NMOS transistor 17 also turns off. Therefore, the gate voltage of the PMOS transistor 19 increases and the PMOS transistor 19 turns off. When the power supply voltage is less than 2 Vtp, the NMOS transistor 12 and the NMOS transistor 17 are still on, but the gate voltage of the PMOS transistor 19 is not completely low by the PMOS transistor 15, and the PMOS transistor ( 19) turn off. Therefore, when the power supply voltage is less than 2Vtp, that is, when the power supply voltage is less than the minimum operating voltage of the semiconductor device, the power supply voltage drop detection circuit outputs a low signal from the output terminal 3 to the outside as a detection signal.

［Vtp＜Vtn일 때(PMOS 트랜지스터가 NMOS 트랜지스터보다도 오프하기 어려울 때)에서의 전원 전압의 저하 검출 동작］ [Operation voltage drop detection operation when Vtp <Vtn (when the PMOS transistor is harder to turn off than the NMOS transistor)

전원 전압이 낮아져 가고, 전원 전압이 2Vtn 미만이 되면, NMOS 트랜지스터(12)는 아직 온하고 있지만, 정전류 회로(4)에 의해 NMOS 트랜지스터(17)의 게이트 전압이 완전히 하이가 되지 않고 NMOS 트랜지스터(17)는 오프하며, PMOS 트랜지스터(19)의 게이트 전압이 하이가 되고 PMOS 트랜지스터(19)도 오프한다. 따라서, 전원 전압이 2Vtn 미만이 되면, 즉, 전원 전압이 반도체 장치의 최저 동작 전압 미만이 되면, 전원 전압 저하 검출 회로는 로우 신호를 검출 신호로서 출력 단자(3)로부터 외부에 출력한다.When the power supply voltage is lowered and the power supply voltage is less than 2Vtn, the NMOS transistor 12 is still on, but the gate voltage of the NMOS transistor 17 is not completely high by the constant current circuit 4, and the NMOS transistor 17 ) Is turned off, the gate voltage of the PMOS transistor 19 becomes high and the PMOS transistor 19 is also turned off. Therefore, when the power supply voltage is less than 2Vtn, that is, when the power supply voltage is less than the minimum operating voltage of the semiconductor device, the power supply voltage drop detection circuit outputs a low signal from the output terminal 3 to the outside as a detection signal.

［Vtp＞Vtn(NMOS 트랜지스터가 PMOS 트랜지스터보다도 온하기 쉬울 때)일 때에서의 전원 전압의 저하 검출 해제 동작］ [Vtp> Vtn (When the NMOS Transistor is Easier to Turn On Than the PMOS Transistor) Decreased Detection Release Operation of the Power Supply Voltage]

전원 전압이 2Vtp 및 2Vtn의 양쪽보다도 낮아져 가고, 그 후, 전원 전압이 높아져 가면, NMOS 트랜지스터(12)의 게이트 전압이 높아져 가고, NMOS 트랜지스터(12)가 온해 가며, NMOS 트랜지스터(17)의 게이트 전압도 높아져 가고, NMOS 트랜지스터(17)도 온해 간다. 따라서, PMOS 트랜지스터(19)의 게이트 전압이 낮아져 가고, PMOS 트랜지스터(19)도 온해 간다. 전원 전압이 2Vtn 이상이 되면, NMOS 트랜지스터(12) 및 NMOS 트랜지스터(17)는 온하지만, PMOS 트랜지스터(15)에 의해서 PMOS 트랜지스터(19)의 게이트 전압이 완전히 로우가 되지 않고, PMOS 트랜지스터(19)는 아직 오프하고 있다. 전원 전압이 2Vtp 이상이 되면, NMOS 트랜지스터(12) 및 NMOS 트랜지스터(17)는 이미 온하고 있고, PMOS 트랜지스터(19)의 게이트 전압이 로우가 되고, PMOS 트랜지스터(19)도 온한다. 따라서, 전원 전압이 2Vtp 이상이 되면, 즉, 전원 전압이 반도체 장치의 최저 동작 전압 이상이 되면, 전원 전압 저하 검출 회로는 하이 신호를 검출 신호로 하여 출력 단자(3)로부터 외부에 출력한다.When the power supply voltage becomes lower than both of 2Vtp and 2Vtn, and then the power supply voltage becomes high, the gate voltage of the NMOS transistor 12 increases, the NMOS transistor 12 turns on, and the gate voltage of the NMOS transistor 17. Also, the NMOS transistor 17 is also turned on. Therefore, the gate voltage of the PMOS transistor 19 becomes low and the PMOS transistor 19 also turns on. When the power supply voltage is 2 Vtn or more, the NMOS transistor 12 and the NMOS transistor 17 are turned on, but the gate voltage of the PMOS transistor 19 is not completely lowered by the PMOS transistor 15, and the PMOS transistor 19 Is still off. When the power supply voltage becomes 2 Vtp or more, the NMOS transistor 12 and the NMOS transistor 17 are already on, the gate voltage of the PMOS transistor 19 goes low, and the PMOS transistor 19 also turns on. Therefore, when the power supply voltage becomes 2 Vtp or more, that is, when the power supply voltage becomes more than the minimum operating voltage of the semiconductor device, the power supply voltage drop detection circuit outputs the high signal as a detection signal to the outside from the output terminal 3.

［Vtp＜Vtn일 때(PMOS 트랜지스터가 NMOS 트랜지스터보다도 온하기 쉬울 때)에서의 전원 전압의 저하 검출 해제 동작］[Drop Detection Release Operation of Supply Voltage when Vtp <Vtn (When PMOS Transistor is Easier to Turn On Than NMOS Transistor)

전원 전압이 2Vtp 및 2Vtn의 양쪽보다도 낮아져 가고, 그 후, 전원 전압이 높아져 가고, 전원 전압이 2Vtn 이상이 되면, NMOS 트랜지스터(12) 및 NMOS 트랜지스터(17)는 온하고, PMOS 트랜지스터(19)의 게이트 전압이 로우가 되고, PMOS 트랜지스터(19)도 온한다. 따라서, 전원 전압이 2Vtn 이상이 되면, 즉, 전원 전압이 반도체 장치의 최저 동작 전압 이상이 되면, 전원 전압 저하 검출 회로는 하이 신호를 검출 신호로서 출력 단자(3)로부터 외부에 출력한다.When the power supply voltage becomes lower than both of 2Vtp and 2Vtn, and then the power supply voltage becomes high and the power supply voltage becomes 2Vtn or more, the NMOS transistor 12 and the NMOS transistor 17 are turned on and the PMOS transistor 19 The gate voltage goes low, and the PMOS transistor 19 also turns on. Therefore, when the power supply voltage becomes 2 Vtn or more, that is, when the power supply voltage becomes more than the minimum operating voltage of the semiconductor device, the power supply voltage drop detection circuit outputs a high signal from the output terminal 3 to the outside as a detection signal.

다음에, 본 발명의 전원 전압 저하 검출 회로의 정전류 회로에 대해 설명한다. 도 2는, 본 발명의 전원 전압 저하 검출 회로의 정전류 회로의 일 구체예를 나타내는 회로도이다.Next, the constant current circuit of the power supply voltage drop detection circuit of the present invention will be described. Fig. 2 is a circuit diagram showing one specific example of the constant current circuit of the power supply voltage drop detection circuit of the present invention.

정전류 회로(4)는, 예를 들어, 디플레이션 NMOS 트랜지스터(11)에 의해서 실현된다. 디플레이션 NMOS 트랜지스터(11)의 게이트, 소스 및 백 게이트는 접지 단자(2)에 접속되고, 드레인은 NMOS 트랜지스터(11)의 소스에 접속되어 있다. 디플레이션 NMOS 트랜지스터(11)의 드레인은, 전류를 NMOS 트랜지스터(12)의 소스로부터 뽑아낸다.The constant current circuit 4 is realized by, for example, the deflation NMOS transistor 11. The gate, the source, and the back gate of the deflation NMOS transistor 11 are connected to the ground terminal 2, and the drain thereof is connected to the source of the NMOS transistor 11. The drain of the deflation NMOS transistor 11 draws current from the source of the NMOS transistor 12.

정전류 회로(5)는, 예를 들어, 디플레이션 NMOS 트랜지스터(11) 및 PMOS 트랜지스터(13~14)에 의해서 실현된다. PMOS 트랜지스터(13)의 게이트 및 드레인은 NMOS 트랜지스터(12)의 드레인에 접속되고, 소스 및 백 게이트는 전원 단자(1)에 접속되어 있다. PMOS 트랜지스터(14)의 게이트는 PMOS 트랜지스터(13)의 게이트에 접속되고, 소스 및 백 게이트는 전원 단자(1)에 접속되며, 드레인은 PMOS 트랜지스터(15)의 소스에 접속되어 있다. PMOS 트랜지스터(14)의 드레인은, 정전류 회 로(4)의 전류에 의거한 전류를 PMOS 트랜지스터(15)의 소스에 흘린다. The constant current circuit 5 is realized by, for example, the deflation NMOS transistor 11 and the PMOS transistors 13 to 14. The gate and the drain of the PMOS transistor 13 are connected to the drain of the NMOS transistor 12, and the source and the back gate are connected to the power supply terminal 1. The gate of the PMOS transistor 14 is connected to the gate of the PMOS transistor 13, the source and the back gate are connected to the power supply terminal 1, and the drain is connected to the source of the PMOS transistor 15. The drain of the PMOS transistor 14 flows the current based on the current of the constant current circuit 4 to the source of the PMOS transistor 15.

정전류 회로(6)는, 예를 들어 디플레이션 NMOS 트랜지스터(11), PMOS 트랜지스터(13~14), NMOS 트랜지스터(16) 및 NMOS 트랜지스터(18)에 의해서 실현된다. NMOS 트랜지스터(16)의 게이트 및 드레인은 PMOS 트랜지스터(15)의 드레인에 접속되고, 소스는 NMOS 트랜지스터(17)의 드레인에 접속되며, 백 게이트는 접지 단자(2)에 접속되어 있다. NMOS 트랜지스터(18)의 게이트는 NMOS 트랜지스터(16)의 게이트에 접속되고, 소스 및 백 게이트는 접지 단자(2)에 접속되며, 드레인은 PMOS 트랜지스터(19)의 드레인에 접속되어 있다. NMOS 트랜지스터(18)의 드레인은, 정전류 회로(4)의 전류에 의거한 전류를 PMOS 트랜지스터(19)의 드레인으로부터 뽑아낸다.The constant current circuit 6 is realized by, for example, the deflation NMOS transistor 11, the PMOS transistors 13 to 14, the NMOS transistor 16, and the NMOS transistor 18. The gate and the drain of the NMOS transistor 16 are connected to the drain of the PMOS transistor 15, the source is connected to the drain of the NMOS transistor 17, and the back gate is connected to the ground terminal 2. The gate of the NMOS transistor 18 is connected to the gate of the NMOS transistor 16, the source and the back gate are connected to the ground terminal 2, and the drain is connected to the drain of the PMOS transistor 19. The drain of the NMOS transistor 18 extracts the current based on the current of the constant current circuit 4 from the drain of the PMOS transistor 19.

이상 설명한 바와 같이, 본 발명의 전원 전압 저하 검출 회로는, 기준 전압 회로, 분압 회로 및 차동 증폭 회로가 불필요해지고, 회로 규모가 작아진다. 따라서, 소비 전류도 적어진다.As described above, in the power supply voltage drop detection circuit of the present invention, the reference voltage circuit, the voltage divider circuit, and the differential amplifier circuit are unnecessary, and the circuit scale becomes small. Therefore, the current consumption also decreases.

또, 기준 전압의 불균일을 보상하기 위해서, 분압 회로의 저항 트리밍이 필요했지만, 트리밍이 불필요해진다. 따라서, 제조 공정이 줄어들기 때문에 제조 비용이 저렴해진다. In addition, although the resistance trimming of the voltage divider circuit was necessary to compensate for the nonuniformity of the reference voltage, the trimming is unnecessary. Therefore, the manufacturing cost is reduced because the manufacturing process is reduced.

또, PMOS 트랜지스터와 NMOS 트랜지스터의 동작의 관계가 모두, 전원 전압이 반도체 장치의 최저 동작 전압 미만이 되면, 전원 전압 저하 검출 회로는 로우 신호를 검출 신호로서 출력 단자(3)로부터 외부에 출력하므로, 반도체 장치는 오동작하지 않게 된다.Further, when the relationship between the operation of the PMOS transistor and the NMOS transistor is both lower than the minimum operating voltage of the semiconductor device, the power supply voltage drop detection circuit outputs a low signal from the output terminal 3 to the outside as a detection signal. The semiconductor device does not malfunction.

또한, 도 1 및 도 2에서의 NMOS 트랜지스터를 PMOS 트랜지스터로 변경하여 PMOS 트랜지스터를 NMOS 트랜지스터로 변경해도 된다.Further, the NMOS transistors in FIGS. 1 and 2 may be changed to PMOS transistors, and the PMOS transistors may be changed to NMOS transistors.

다음에, 본 발명의 다른 실시예의 전원 전압 저하 검출 회로를, 도면을 참조하여 설명한다.Next, a power supply voltage drop detection circuit according to another embodiment of the present invention will be described with reference to the drawings.

도 3은, 본 발명의 다른 실시예의 전원 전압 저하 검출 회로를 나타내는 회로도이다. 도 1의 전원 전압 저하 검출 회로와의 차이에 있어서, 정전류 회로(4)는 정전류 회로(7)로 변경되고, 정전류 회로(5)는 정전류 회로(8)로 변경되며, 정전류 회로(6)는 정전류 회로(9)로 변경되고 있다.3 is a circuit diagram showing a power supply voltage drop detection circuit according to another embodiment of the present invention. In the difference from the power supply voltage drop detection circuit of FIG. 1, the constant current circuit 4 is changed to the constant current circuit 7, the constant current circuit 5 is changed to the constant current circuit 8, and the constant current circuit 6 is The current is changed to the constant current circuit 9.

도 4는, 본 발명의 다른 실시예의 전원 전압 저하 검출 회로의 정전류 회로의 일 구체예를 나타내는 회로도이다. 도 2의 전원 전압 저하 검출 회로와의 차이에 있어서, NMOS 트랜지스터(12)는 PMOS 트랜지스터(22)로 변경되고, NMOS 트랜지스터(17)는 PMOS 트랜지스터(27)로 변경되며, PMOS 트랜지스터(15)는 NMOS 트랜지스터(25)로 변경되고, PMOS 트랜지스터(19)는 NMOS 트랜지스터(29)로 변경되고 있다. 여기서, 디플레이션 NMOS 트랜지스터(11)는 디플레이션 NMOS 트랜지스터(21)로 변경되고, PMOS 트랜지스터(13)는 NMOS 트랜지스터(23)로 변경되며, PMOS 트랜지스터(14)는 NMOS 트랜지스터(24)로 변경되고, NMOS 트랜지스터(16)는 PMOS 트랜지스터(26)로 변경되며, NMOS 트랜지스터(18)는 PMOS 트랜지스터(28)로 변경되고 있다.4 is a circuit diagram showing one specific example of the constant current circuit of the power supply voltage drop detection circuit according to another embodiment of the present invention. 2, the NMOS transistor 12 is changed to the PMOS transistor 22, the NMOS transistor 17 is changed to the PMOS transistor 27, and the PMOS transistor 15 is different from the power supply voltage drop detection circuit of FIG. The NMOS transistor 25 is replaced with the PMOS transistor 19 being replaced with the NMOS transistor 29. Here, the deflation NMOS transistor 11 is changed to the deflation NMOS transistor 21, the PMOS transistor 13 is changed to the NMOS transistor 23, the PMOS transistor 14 is changed to the NMOS transistor 24, and the NMOS Transistor 16 is changed to PMOS transistor 26, and NMOS transistor 18 is changed to PMOS transistor 28.

도 3 및 도 4와 같이 전원 전압 저하 검출 회로를 구성해도, 도 1 및 도 2와 같은 전원 전압 저하 검출 회로와 동일한 효과가 얻어지는 것은 명백하다.Even if the power supply voltage drop detection circuit is configured as shown in Figs. 3 and 4, it is clear that the same effects as the power supply voltage drop detection circuits as shown in Figs.

도 1은 본 발명의 전원 전압 저하 검출 회로를 나타내는 회로도이다.1 is a circuit diagram showing a power supply voltage drop detection circuit of the present invention.

도 2는 본 발명의 전원 전압 저하 검출 회로의 정전류 회로의 일 구체예를 나타내는 회로도이다.Fig. 2 is a circuit diagram showing one specific example of the constant current circuit of the power supply voltage drop detection circuit of the present invention.

도 3은 본 발명의 다른 실시예의 전원 전압 저하 검출 회로를 나타내는 회로도이다.3 is a circuit diagram showing a power supply voltage drop detection circuit according to another embodiment of the present invention.

도 4는 본 발명의 다른 실시예의 전원 전압 저하 검출 회로의 정전류 회로의 일 구체예를 나타내는 회로도이다.4 is a circuit diagram showing one specific example of a constant current circuit of a power supply voltage drop detection circuit according to another embodiment of the present invention.

도 5는 반도체 장치의 요소 회로의 예를 나타내는 회로도이다.5 is a circuit diagram illustrating an example of an element circuit of a semiconductor device.

도 6은 반도체 장치의 요소 회로의 다른 예를 나타내는 회로도이다.6 is a circuit diagram illustrating another example of the element circuit of the semiconductor device.

도 7은 반도체 장치의 요소 회로의 다른 예를 나타내는 회로도이다.7 is a circuit diagram illustrating another example of the element circuit of the semiconductor device.

도 8은 종래의 전원 전압 저하 검출 회로를 나타내는 회로도이다.8 is a circuit diagram showing a conventional power supply voltage drop detection circuit.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

1 : 전원 단자1: power terminal

2 : 접지 단자2: ground terminal

3 : 출력 단자3: output terminal

4~6 : 정전류 회로 4 ~ 6: constant current circuit

11 : 디플레이션 NMOS 트랜지스터11: Deflation NMOS Transistor

13~15, 19 : PMOS 트랜지스터13 ~ 15, 19: PMOS transistor

12, 16~18 : NMOS 트랜지스터12, 16-18: NMOS transistor

Claims (1)

전원 전압의 저하를 검출하는 전원 전압 저하 검출 회로에 있어서, In a power supply voltage drop detection circuit for detecting a drop in power supply voltage, 제1 도전형이고, 상기 전원 전압에 의거하여 상기 전원 전압으로부터 임계값 전압의 절대값 및 오버 드라이브 전압을 감산한 전압에 의거한 소스 전압을 출력하는 제1 트랜지스터와,A first transistor having a first conductivity type and outputting a source voltage based on a voltage obtained by subtracting an absolute value and an overdrive voltage of a threshold voltage from the power supply voltage based on the power supply voltage; 상기 제1 도전형이고, 상기 제1 트랜지스터의 소스 전압에 의거하여, 온 오프하는 제2 트랜지스터와,A second transistor of the first conductivity type and turned on and off based on a source voltage of the first transistor; 제2 도전형이고, 접지 전압에 의거하여, 상기 접지 전압에 임계값 전압의 절대값 및 오버 드라이브 전압을 가산한 전압에 의거한 소스 전압을 출력하는 제3 트랜지스터와,A third transistor having a second conductivity type and outputting a source voltage based on a voltage obtained by adding an absolute value of a threshold voltage and an overdrive voltage to the ground voltage based on a ground voltage; 상기 제2 도전형이고, 상기 제3 트랜지스터의 소스 전압에 의거하여 온 오프하는 제4 트랜지스터와,A fourth transistor of the second conductivity type and turned on and off based on the source voltage of the third transistor; 상기 제1 트랜지스터에 전류를 공급하는 제1 정전류 회로와,A first constant current circuit for supplying current to the first transistor; 상기 제2 트랜지스터 및 상기 제3 트랜지스터에 전류를 공급하는 제2 정전류 회로와,A second constant current circuit for supplying current to the second transistor and the third transistor; 상기 제4 트랜지스터에 전류를 공급하는 제3 정전류 회로를 구비하고 있는 것을 특징으로 하는 전원 전압 저하 검출 회로.And a third constant current circuit for supplying current to the fourth transistor.
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