Claims (4)
제1전원전압단(VDD)과 제2전원전압단(VSS) 사이의 전압을 분할하여 분할전압(VD)을 출력하는 전압분할수단(12)과; 외부로부터 인가되는 1개 이상의 제어신호(bit0∼bitn-1)를 입력받아 상기 분할전압(VD)의 레벨을 결정하는 분할전압레벨조정수단(50)과; 상기 분할전압레벨조정수단(50)에 의해 전압레벨이 결정된 상기 분할전압(VD)과 기준전압(Vref)을 비교하여 상기 분할전압(VD)이 상기 기준전압(Vref) 이하로 저하되는 것을 비교검출하여 저전압검출신호(DS)를 출력하는 비교검출수단(20)을 포함하는 프로그램어블 저전압검출회로.A voltage dividing means (12) for dividing a voltage between a first power supply voltage terminal (V DD ) and a second power supply voltage terminal (V SS ) to output a divided voltage (V D ); Dividing voltage level adjusting means (50) for receiving at least one control signal (bit 0 to bit n-1 ) applied from outside and determining the level of the divided voltage (VD); The divided voltage V D determined by the divided voltage level adjusting means 50 is compared with the reference voltage V ref so that the divided voltage VD falls below the reference voltage V ref And outputting a low voltage detection signal (DS).
제1항에 있어서, 상기 전압분할수단(12)은 직렬로 연결된 적어도 3개의 분할저항(Ra, Rb, R0∼Rn-1)을 포함하는 프로그램어블 저전압검출회로.The programmable low-voltage detection circuit according to claim 1, wherein the voltage dividing means (12) includes at least three divided resistors (R a , R b , R 0 to R n-1 ) connected in series.
제1항에 있어서, 상기 분할전압레벨조정수단(50)은 상기 적어도 3개의 분할저항(Ra, Rb, R0∼Rn-1)의 각 접속점에 연결되고, 상기 제어신호(bit|0∼bitn-1)의 레벨에 따라 상기 접속점이 접지 되게 하는 1개 이상의 단위 레벨조정수단(MC0∼MCn-1)을 포함하는 프로그램어블 저전압검출회로.The semiconductor memory device according to claim 1, wherein the divided voltage level adjusting means (50) is connected to each connection point of the at least three divided resistors (R a , R b , R 0 to R n-1 ) 0 ~bit n-1) in accordance with the level programmable low voltage detection circuit, including at least one unit of the level adjusting means (MC 0 ~MC n-1) in which the connection point to be ground.
제3항에 있어서, 상기 단위레벨조정수단(MC0∼MCn-1)은 베이스단자에 상기 제어신호(bit0∼bitn-1)가 입력되고 에미터단자에 상기 제2전원전압단(VSS)이 인가되는 트랜지스터(Qa0∼Qan-1)와; 상기 트랜지스터(Qa0∼Qan-1)의 컬렉터단자와 상기 제1전원전압단(VDD) 사이에 구성되는 제1정전류원(Ia0∼Ian-1)과; 베이스단자가 상기 트랜지스터(Qa0∼Qan-1)의 컬렉터단자에 연결되고 컬렉터단자가 상기 분할저항(Ra, Rb, R0∼Rn-1)의 각 접속점에 연결되는 트랜지스터(Qb0∼Qbn-1)와; 상기 트랜지스터(Qb0∼Qbn-1)의 에미터단자와 상기 제2전원전압단(VSS) 사이에 구성되는 제2정전류원(Ib0∼Ibn-1)을 포함하는 프로그램어블 저전압검출회로.4. The semiconductor memory device according to claim 3, wherein the unit level adjusting means (MC 0 to MC n-1 ) are arranged such that the control signals (bit 0 to bit n-1 ) Transistors Qa 0 to Qa -1 to which V SS is applied; A first constant current source (Ia 0 to Ia n-1 ) configured between a collector terminal of the transistor (Qa 0 to Qa n-1 ) and the first power voltage terminal (V DD ); A base terminal is connected to a collector terminal of the transistors Qa 0 to Q n-1 and a collector terminal is connected to each connection point of the division resistors R a , R b , R 0 to R n-1 . 0 to Qb n-1 ); And a second constant current source (Ib 0 to Ib n-1 ) configured between the emitter terminal of the transistors (Qb 0 to Qb n-1 ) and the second power voltage terminal (V SS ) Circuit.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.