KR20090011939A - Method for manufacturing of bit line contact of semiconductor device - Google Patents

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Abstract

A bit line contact formation method of a semiconductor device is provided to improve the contact resistance of the bit line contact of peripheral area of the semiconductor device having a poly gate structure. The first mask pattern is formed on the peripheral area of semiconductor substrate(200) having N-type and P-type bit line contact area. N-type impurity is ion-implanted within the N-type bit line contact area of the exposed semiconductor substrate. An oxide film is formed on the P-type bit line contact area by thermal-treating the semiconductor substrate. The semiconductor board is washed so that the first mask pattern and the oxide film are removed from the thermally treated semiconductor substrate. The second mask pattern is formed on the peripheral area of the washed semiconductor substrate. The P-type impurity is ion-implanted within the P-type bit line contact area of the exposed semiconductor substrate.

Description

반도체 소자의 비트라인 콘택 형성 방법{Method for manufacturing of Bit line contact of semiconductor device}Method for forming bit line contact of semiconductor device

본 발명은 반도체 소자의 비트라인 콘택 형성 방법에 관한 것으로서, 보다 상세하게는, 폴리 게이트 구조를 갖는 반도체 소자의 주변 영역 비트라인 콘택의 접촉 저항을 개선할 수 있는 반도체 소자의 비트라인 콘택 형성 방법에 관한 것이다. The present invention relates to a method of forming a bit line contact of a semiconductor device, and more particularly, to a method of forming a bit line contact of a semiconductor device capable of improving contact resistance of a bit line contact in a peripheral region of a semiconductor device having a poly gate structure. It is about.

반도체 소자가 고집적화, 고속화, 저전력화되고 디자인 룰(Design rule)이 감소함에 따라 반도체 소자를 구성하는 트랜지스터들의 크기도 급속도로 감소하고 있다. 이에 따라, 트랜지스터의 단채널(Short channel) 마진이 줄어들어 트랜지스터의 고속 및 저전압 구동에 많은 문제점이 노출하고 있다.As semiconductor devices become more integrated, faster, and lower in power, and design rules decrease, the size of transistors constituting the semiconductor device is also rapidly decreasing. Accordingly, short channel margins of the transistors are reduced, and many problems are exposed to high speed and low voltage driving of the transistors.

이에, 반도체 소자의 마진 개선을 확보하기 위한 방안 중의 하나로, 미세 선폭을 가지는 모스펫(MOSFET) 소자에서 단채널 효과(short channel effect)에 관련된 문제를 해결할 수 있는 듀얼 폴리 게이트를 적용하는 반도체 소자가 제안되었다.Accordingly, as one of the methods for securing margin improvement of the semiconductor device, a semiconductor device applying a dual poly gate that can solve a problem related to a short channel effect in a MOSFET having a fine line width is proposed. It became.

한편, 반도체 소자의 고집적화로 듀얼 폴리 게이트를 적용하는 반도체 소자 의 주변 영역 비트라인 콘택의 선폭이 감소하고 있고, 디바이스 설계 측면에서는 접촉 저항을 유지하기 위하여 비트라인 콘택의 선폭이 감소되어야 하나, 비트라인 콘택 CD(Critical dimension)의 감소로 인해 접촉 저항은 증가하고 있다. On the other hand, due to the high integration of semiconductor devices, the line width of the bit line contacts in the peripheral region of the semiconductor device to which the dual poly gate is applied is reduced. Contact resistance is increasing due to a decrease in the contact CD (critical dimension).

이에 따라, 상기 비트라인 콘택의 접촉 저항을 감소시키기 위해 주변 영역의 비트라인 콘택 형성 후, 요구되는 영역에 N형 및 P형 불순물을 각각 이온주입을 수행하는 공정을 추가적으로 진행하여 비트라인 콘택을 제조하고 있다.Accordingly, after the bit line contact is formed in the peripheral region to reduce the contact resistance of the bit line contact, a process of performing ion implantation with N-type and P-type impurities in the required region is further performed to manufacture the bit line contact. Doing.

도 1a 내지 도 1e는 종래 듀얼 폴리 게이 트구조를 갖는 반도체 소자의 주변 영역 비트라인 콘택 형성 방법을 설명하기 위한 공정별 단면도이다.1A to 1E are cross-sectional views illustrating processes of forming a peripheral region bit line contact of a semiconductor device having a conventional dual poly gate structure.

도 1a를 참조하면, 반도체 기판(100) 주변 영역의 비트라인 콘택 형성 영역 중 N형 불순물 이온주입 영역을 노출시키는 포토레지스트(Photoresist)로 이루어진 제1마스크패턴(104)을 형성한 후, 상기 노출된 N형 불순물이 이온주입된 영역에 N형 불순물을 이온주입한다. Referring to FIG. 1A, after forming a first mask pattern 104 formed of a photoresist exposing an N-type impurity ion implantation region in a bit line contact formation region of a region around the semiconductor substrate 100, the exposure is performed. The N-type impurity is ion-implanted in the region where the N-type impurity is ion implanted.

도 1b를 참조하면, 상기 제1마스크패턴을 제거한다. 이때, 상기 건식 식각 공정으로 상기 N형 불순물이 이온주입된 영역에는 일정 높이의 제1자연산화막(Native oxide : 106a)이 형성된다. Referring to FIG. 1B, the first mask pattern is removed. In this case, a first native oxide layer 106a having a predetermined height is formed in a region where the N-type impurity is ion-implanted by the dry etching process.

도 1c를 참조하면, 상기 반도체 기판(100)에 잔류하는 제1마스크패턴을 완전히 제거하기 위하여 상기 반도체 기판(100)에 BOE(Buffered oxide etch) 용액을 이용한 습식 식각 공정을 추가적으로 진행한다. 이때, 상기 습식 식각 공정으로 상기 제1자연산화막(106)의 일부 두께가 제거된다. Referring to FIG. 1C, a wet etching process using a buffered oxide etch (BOE) solution is additionally performed on the semiconductor substrate 100 to completely remove the first mask pattern remaining on the semiconductor substrate 100. In this case, a portion of the thickness of the first natural oxide layer 106 is removed by the wet etching process.

도 1d를 참조하면, 상기 반도체 기판(100) 상에 P형 불순물 이온주입 영역을 노출시키는 포토레지스트(Photoresist)로 이루어진 제2마스크패턴(108)을 형성한다. 그런 다음, 상기 노출된 P형 불순물이 이온주입된 영역에 P형 불순물을 이온주입한다. Referring to FIG. 1D, a second mask pattern 108 including photoresist exposing a P-type impurity ion implantation region is formed on the semiconductor substrate 100. Then, the P-type impurity is implanted into the region where the exposed P-type impurity is ion implanted.

도 1e를 참조하면, 상기 제2마스크패턴을 건식 식각하여 제거한다. 이때, 상기 건식 식각으로 상기 N형 불순물이 이온주입된 영역에는 제2자연산화막(110)이 형성되고, 상기 제2자연산화막(110)은 상기 일정 두께로 제거된 제1자연산화막(106) 보다 높은 높이로 형성된다.Referring to FIG. 1E, the second mask pattern is removed by dry etching. In this case, a second natural oxide film 110 is formed in a region where the N-type impurity is ion-implanted by the dry etching, and the second natural oxide film 110 is smaller than the first natural oxide film 106 removed to the predetermined thickness. It is formed at a high height.

그런 다음, 상기 각 영역에 주입된 N형 및 P형 불순물이 상기 반도체 기판100) 내부로 균일하게 분포하도록 상기 반도체 기판(100)에 열공정을 수행한다. Then, a thermal process is performed on the semiconductor substrate 100 so that the N-type and P-type impurities implanted in the respective regions are uniformly distributed in the semiconductor substrate 100.

상기 제1 및 제2자연산화막(106, 108)은 상기 열공정에 의해 상기 N형 및 P형 불순물이 외부로 반도체 기판(100)의 계면으로 외부 확산되는 것을 억제시키는 역할을 한다.The first and second natural oxide films 106 and 108 serve to suppress external diffusion of the N-type and P-type impurities to the interface of the semiconductor substrate 100 by the thermal process.

그러나, N형 불순물이 주입된 영역의 제1자연산화막(106)은 습식 식각 공정으로 열공정에 의한 확산 이전에 두께가 줄어들어 오히려 상기 N형 불순물의 농도를 감소시키고 접촉 저항을 증가시키는 결과가 초래하며, 줄어든 제1자연산화막(106)의 두께로 인하여 N형 불순물의 외부확산이 발생한다. However, the first natural oxide film 106 in the region into which the N-type impurity is implanted is reduced in thickness before the diffusion by the thermal process by the wet etching process, resulting in a decrease in the concentration of the N-type impurity and an increase in contact resistance. In addition, external diffusion of N-type impurities occurs due to the reduced thickness of the first natural oxide film 106.

본 발명은 폴리 게이트 구조를 갖는 반도체 소자의 주변 영역 비트라인 콘택의 접촉 저항을 개선할 수 있는 반도체 소자의 비트라인 콘택 형성 방법을 제공한 다.The present invention provides a method of forming a bit line contact of a semiconductor device capable of improving the contact resistance of the bit line contact in the peripheral region of the semiconductor device having a poly gate structure.

본 발명에 따른 반도체 소자의 비트라인 콘택 형성 방법은, N형 및 P형 비트라인 콘택 영역을 갖는 반도체 기판의 주변 영역 상에 상기 N형 비트라인 콘택 영역을 노출시키는 제1마스크패턴을 형성하는 단계; 상기 노출된 반도체 기판의 N형 비트라인 콘택 영역 내에 N형 불순물을 이온주입하는 단계; 상기 제1마스크패턴을 제거하는 단계; 상기 제1마스크패턴이 제거된 반도체 기판을 열처리하여 상기 제1마스크패턴 제거시 발생된 N형 비트라인 콘택 영역 상의 제1자연산화막과 P형 비트라인 콘택 영역 상에 산화막을 형성하는 단계; 상기 열처리된 반도체 기판에 대해 잔류된 제1마스크패턴 및 산화막이 제거되도록 상기 반도체 기판을 세정하는 단계; 상기 세정된 반도체 기판의 주변 영역 상에 상기 P형 비트라인 콘택 영역을 노출시키는 제2마스크패턴을 형성하는 단계; 상기 노출된 반도체 기판의 P형 비트라인 콘택 영역 내에 P형 불순물을 이온주입하는 단계; 및 상기 제2마스크패턴을 제거하는 단계;를 포함하며, 상기 제2마스크패턴의 제거시, 상기 P형 비트라인 콘택 영역 상에 제2자연산화막이 형성되는 것을 특징으로 한다.A method of forming a bit line contact in a semiconductor device according to the present invention includes forming a first mask pattern exposing the N-type bit line contact region on a peripheral region of a semiconductor substrate having N-type and P-type bit line contact regions. ; Implanting N-type impurities into the N-type bit line contact region of the exposed semiconductor substrate; Removing the first mask pattern; Heat-treating the semiconductor substrate from which the first mask pattern has been removed to form an oxide film on the first natural oxide film on the N-type bit line contact region and the P-type bit line contact region generated when the first mask pattern is removed; Cleaning the semiconductor substrate such that the first mask pattern and the oxide layer remaining on the heat treated semiconductor substrate are removed; Forming a second mask pattern exposing the P-type bit line contact region on a peripheral region of the cleaned semiconductor substrate; Implanting P-type impurities into the P-type bit line contact region of the exposed semiconductor substrate; And removing the second mask pattern, wherein the second natural oxide layer is formed on the P-type bit line contact region when the second mask pattern is removed.

상기 산화막 형성 공정은 산소(O2) 또는 수증기(H2O)가 10∼1000Pa의 부분 압력을 갖도록 공급되는 조건으로 수행하는 것을 특징으로 한다.The oxide film forming process is characterized in that the oxygen (O 2 ) or water vapor (H 2 O) is carried out under the condition that is supplied to have a partial pressure of 10 to 1000Pa.

상기 산화막 형성 공정은 200∼500℃ 온도로 수행하는 것을 특징으로 한다.The oxide film forming process is characterized in that carried out at a temperature of 200 ~ 500 ℃.

상기 제1 및 제2마스크패턴은 건식 식각으로 제거하는 것을 특징으로 한다.The first and second mask patterns may be removed by dry etching.

상기 습식 세정은 BOE용액으로 수행하는 것을 특징으로 한다.The wet cleaning is characterized in that it is carried out with a BOE solution.

상기 제2자연산화막을 형성하는 단계 후, 상기 주입된 N형 및 P형 불순물이 상기 반도체 기판 내부로 균일하게 분포하도록 상기 반도체 기판에 열공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.After the forming of the second natural oxide film, further comprising the step of performing a thermal process on the semiconductor substrate to uniformly distribute the implanted N-type and P-type impurities into the semiconductor substrate.

상기 제2자연산화막은 상기 제1자연산화막과 동일 높이를 갖도록 형성되는 것을 특징으로 한다.The second natural oxide film is formed to have the same height as the first natural oxide film.

또한, 본 발명에 따른 반도체 소자의 비트라인 콘택 형성 방법은, N형 비트라인 콘택 영역을 갖는 반도체 기판의 주변 영역 상에 상기 N형 비트라인 콘택 영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 노출된 반도체 기판의 N형 비트라인 콘택 영역 내에 N형 불순물을 이온주입하는 단계; 상기 마스크패턴을 제거하는 단계; 상기 마스크패턴이 제거된 반도체 기판을 열처리하여 상기 제1마스크패턴 제거시 발생된 N형 비트라인 콘택 영역 상의 자연산화막 상에 산화막을 형성하는 단계; 및 상기 열처리된 반도체 기판에 대해 잔류된 제1마스크패턴 및 산화막이 제거되도록 상기 반도체 기판을 세정하는 단계;를 포함하는 것을 특징으로 한다.In addition, a method of forming a bit line contact in a semiconductor device according to the present invention may include forming a mask pattern exposing the N-type bit line contact region on a peripheral region of a semiconductor substrate having an N-type bit line contact region; Implanting N-type impurities into the N-type bit line contact region of the exposed semiconductor substrate; Removing the mask pattern; Heat-treating the semiconductor substrate from which the mask pattern has been removed to form an oxide film on the native oxide film on the N-type bit line contact region generated when the first mask pattern is removed; And cleaning the semiconductor substrate such that the first mask pattern and the oxide layer remaining on the heat treated semiconductor substrate are removed.

본 발명은 듀얼 폴리 게이트 구조를 갖는 반도체 소자의 주변영역 비트라인 콘택 형성 공정 중 N형 및 P형 불순물의 확산을 위한 열 공정시 산화막 두께의 감소로 N형 불순물이 외부로 확산되는 것을 방지하기 위하여 반도체 소자의 제조 공정 중 발생하는 N형 불순물 이온 주입 영역 상의 산화막 손실을 방지한다.The present invention is to prevent the diffusion of the N-type impurities to the outside due to the reduction of the thickness of the oxide film during the thermal process for the diffusion of the N-type and P-type impurities during the peripheral region bit line contact forming process of the semiconductor device having a dual poly gate structure Oxide film loss on the N-type impurity ion implantation region generated during the manufacturing process of the semiconductor device is prevented.

자세하게, N형 불순물 이온주입을 위한 마스크패턴의 제거시 N형 불순물 이 온 주입 영역 상에 형성되는 산화막에 열산화 공정을 추가적으로 수행하여 상기 산화막의 높이를 높인다. In detail, when the mask pattern for N-type impurity ion implantation is removed, a thermal oxidation process is additionally performed on the oxide film formed on the N-type impurity ion implantation region to increase the height of the oxide film.

따라서, 이후 수행되는 습식 세정 공정에서 상기 산화막의 일부 두께로 제거되더라도 후속 열공정시 N형 불순물이 외부로 확산되는 것을 방지할 수 있을 정도의 두께로 산화막이 잔류되어 N형 불순물의 확산을 방지할 수 있어 비트라인 콘택의 접촉 저항을 개선할 수 있다. Therefore, even if the thickness of the oxide film is removed in a subsequent wet cleaning process, the oxide film remains to a thickness sufficient to prevent the diffusion of the N-type impurities to the outside during the subsequent thermal process, thereby preventing the diffusion of the N-type impurities. This improves the contact resistance of the bitline contacts.

이하에서는, 본 발명의 실시예에 따른 반도체 소자의 비트라인 콘택 형성 방법을 도 2a 내지 도 2e를 참조하여 상세히 설명하도록 한다.Hereinafter, a method of forming a bit line contact of a semiconductor device according to an embodiment of the present invention will be described in detail with reference to FIGS. 2A to 2E.

도 2a를 참조하면, 듀얼 폴리 게이트 구조를 갖는 반도체 기판(200) 상에 주변 영역의 비트라인 콘택 형성 영역 중 N형 불순물 이온주입 영역을 노출시키는 포토레지스트(Photoresist)로 이루어진 제1마스크패턴(204)을 형성한다. 그런 다음, 상기 노출된 영역에 비소(As)와 같은 N형 불순물을 이온주입 한다. Referring to FIG. 2A, a first mask pattern 204 including a photoresist exposing an N-type impurity ion implantation region in a bit line contact formation region of a peripheral region on a semiconductor substrate 200 having a dual poly gate structure ). Then, an ion implantation of an N-type impurity such as arsenic (As) is performed in the exposed region.

도 2b를 참조하면, 상기 반도체 기판(200)에 건식 식각 공정을 수행하여 상기 제1마스크패턴을 제거한다. 이때, 상기 건식 식각 공정으로 상기 N형 불순물이 이온주입된 영역에는 일정 높이를 갖는 제1자연산화막(206a)이 형성된다. Referring to FIG. 2B, the first mask pattern may be removed by performing a dry etching process on the semiconductor substrate 200. In this case, a first natural oxide film 206a having a predetermined height is formed in a region where the N-type impurity is ion-implanted by the dry etching process.

도 2c를 참조하면, 상기 반도체 기판(200)에 산소(O2) 또는 수증기(H2O)를 미량 공급하는 조건하에서 열공정을 진행하는 열산화 공정을 수행하여 상기 제1자연산화막(206b)의 높이를 증가시킨다. 이때, 상기 P형 불순물이 주입되는 영역에도 산화막(206c)이 형성된다. 상기 열산화 공정은 상기 산소(O2) 또는 수증기가 10∼ 1000Pa의 부분 압력을 갖도록 공급되는 조건하에서 200 ∼ 500℃ 온도로 수행한다. Referring to FIG. 2C, the first natural oxide layer 206b is formed by performing a thermal oxidation process to perform a thermal process under a condition of supplying a small amount of oxygen (O 2 ) or water vapor (H 2 O) to the semiconductor substrate 200. To increase the height. At this time, the oxide film 206c is also formed in the region where the P-type impurity is injected. The thermal oxidation process is performed at a temperature of 200 to 500 ° C. under the condition that the oxygen (O 2 ) or water vapor is supplied to have a partial pressure of 10 to 1000 Pa.

도 2d를 참조하면, 상기 N형 불순물 이온주입을 위하여 형성된 상기 제1마스크패턴은 상기 건식 식각 공정으로 완전히 제거되지 않기 때문에, 상기 반도체 기판(200)에 BOE(Buffered oxide etch) 용액을 이용한 습식 식각 공정을 추가적으로 수행하여 상기 잔류하는 제1마스크패턴을 완전히 제거한다. Referring to FIG. 2D, since the first mask pattern formed for the N-type impurity ion implantation is not completely removed by the dry etching process, wet etching using a buffered oxide etch (BOE) solution on the semiconductor substrate 200 is performed. The process may be further performed to completely remove the remaining first mask pattern.

이때, 상기 습식 식각 공정으로 상기 제1자연산화막(206)은 후속 열공정시 N형 불순물이 외부로 확산되지 않는 정도의 두께로 감소되고, 상기 P형 불순물 이온 주입 영역 상에 형성된 산화막은 제거된다.In this case, the wet etching process may reduce the thickness of the first natural oxide layer 206 to the extent that N-type impurities do not diffuse to the outside during the subsequent thermal process, and the oxide layer formed on the P-type impurity ion implantation region is removed.

도 2e를 참조하면, 상기 반도체 기판(200) 상에 P형 불순물 이온주입 영역을 노출시키는 포토레지스트(Photoresist)로 이루어진 제2마스크패턴(208)을 형성한다. 그런 다음, 상기 노출된 P형 불순물이 이온주입된 영역에 P형 불순물을 이온주입 한다.Referring to FIG. 2E, a second mask pattern 208 made of photoresist exposing a P-type impurity ion implantation region is formed on the semiconductor substrate 200. Then, the P-type impurity is implanted into the region where the exposed P-type impurity is ion implanted.

도 2f를 참조하면, 상기 제2마스크패턴을 건식 식각 공정으로 제거한다. 이때, 상기 건식 식각 공정으로 상기 P형 불순물이 이온주입된 영역에는 제2자연산화막(210)이 형성된다. Referring to FIG. 2F, the second mask pattern is removed by a dry etching process. In this case, a second natural oxide film 210 is formed in the region where the P-type impurity is ion implanted by the dry etching process.

상기 제2마스크패턴은 상기 건식 식각 공정만으로도 완전히 제거되기 때문에 별도의 습식 식각 공정은 필요하지 않으며, 따라서, 상기 제1 및 제2자연산화막(206, 210)은 N형 및 P형 불순물이 후속 열공정에서 외부로 확산되지 않는 정도로 유사한 높이를 갖는다. Since the second mask pattern is completely removed only by the dry etching process, a separate wet etching process is not necessary. Accordingly, the first and second natural oxide layers 206 and 210 may be formed by subsequent heat of N-type and P-type impurities. It has a similar height to the extent that it does not diffuse out of the process.

그런 다음, 상기 각 영역에 주입된 N형 및 P형 불순물이 상기 반도체 기 판(200) 내부로 균일하게 분포하도록 상기 반도체 기판(200)에 열공정을 수행한다. Thereafter, a thermal process is performed on the semiconductor substrate 200 to uniformly distribute the N-type and P-type impurities injected into the respective regions of the semiconductor substrate 200.

이상에서와 같이, 본 발명은 N형 불순물 이온주입을 위한 마스크패턴의 제거시 N형 불순물 이온 주입 영역 상에 형성되는 산화막에 열산화 공정을 추가적으로 수행하여 상기 산화막의 높임으로써 후속에서 수행되는 습식 세정 공정시 상기 산화막의 일부 두께로 제거되더라도 후속 열공정시 N형 불순물이 외부로 확산되는 것을 방지할 수 있어 주입된 이온의 농도의 안정성을 확보할 수 있고, 비트라인 콘택의 접촉 저항을 개선할 수 있다. As described above, the present invention is a wet cleaning that is performed subsequently by raising a temperature of the oxide film by additionally performing a thermal oxidation process on the oxide film formed on the N-type impurity ion implantation region when removing the mask pattern for N-type impurity ion implantation. Even if the thickness of the oxide film is removed during the process, it is possible to prevent the N-type impurities from diffusing to the outside during the subsequent thermal process, thereby ensuring stability of the concentration of the implanted ions and improving the contact resistance of the bit line contact. .

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1a 내지 도 1e는 종래 듀얼 폴리 게이 트구조를 갖는 반도체 소자의 주변 영역 비트라인 콘택 형성 방법을 설명하기 위한 공정별 단면도.1A to 1E are cross-sectional views illustrating processes for forming bit line contacts in a peripheral region of a semiconductor device having a conventional dual poly gate structure.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 듀얼 폴리 게이트 구조를 갖는 반도체 소자의 주변 영역 비트라인 콘택 형성 방법을 설명하기 위한 공정별 단면도.2A through 2E are cross-sectional views illustrating processes of forming a peripheral region bit line contact of a semiconductor device having a dual poly gate structure according to an exemplary embodiment of the present invention.

Claims (8)

N형 및 P형 비트라인 콘택 영역을 갖는 반도체 기판의 주변 영역 상에 상기 N형 비트라인 콘택 영역을 노출시키는 제1마스크패턴을 형성하는 단계;Forming a first mask pattern exposing the N-type bitline contact region on a peripheral region of the semiconductor substrate having N-type and P-type bitline contact regions; 상기 노출된 반도체 기판의 N형 비트라인 콘택 영역 내에 N형 불순물을 이온주입하는 단계; Implanting N-type impurities into the N-type bit line contact region of the exposed semiconductor substrate; 상기 제1마스크패턴을 제거하는 단계; Removing the first mask pattern; 상기 제1마스크패턴이 제거된 반도체 기판을 열처리하여 상기 제1마스크패턴 제거시 발생된 N형 비트라인 콘택 영역 상의 제1자연산화막과 P형 비트라인 콘택 영역 상에 산화막을 형성하는 단계; Heat-treating the semiconductor substrate from which the first mask pattern has been removed to form an oxide film on the first natural oxide film on the N-type bit line contact region and the P-type bit line contact region generated when the first mask pattern is removed; 상기 열처리된 반도체 기판에 대해 잔류된 제1마스크패턴 및 산화막이 제거되도록 상기 반도체 기판을 세정하는 단계; Cleaning the semiconductor substrate such that the first mask pattern and the oxide layer remaining on the heat treated semiconductor substrate are removed; 상기 세정된 반도체 기판의 주변 영역 상에 상기 P형 비트라인 콘택 영역을 노출시키는 제2마스크패턴을 형성하는 단계; Forming a second mask pattern exposing the P-type bit line contact region on a peripheral region of the cleaned semiconductor substrate; 상기 노출된 반도체 기판의 P형 비트라인 콘택 영역 내에 P형 불순물을 이온주입하는 단계; 및 Implanting P-type impurities into the P-type bit line contact region of the exposed semiconductor substrate; And 상기 제2마스크패턴을 제거하는 단계;를 포함하며, Removing the second mask pattern; 상기 제2마스크패턴의 제거시, 상기 P형 비트라인 콘택 영역 상에 제2자연산화막이 형성되는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성 방법.And removing the second mask pattern, wherein a second natural oxide film is formed on the P-type bit line contact region. 제 1 항에 있어서,The method of claim 1, 상기 산화막 형성 공정은 산소(O2) 또는 수증기(H2O)가 10∼1000Pa의 부분 압력을 갖도록 공급되는 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성 방법.Wherein the oxide film forming process is performed under a condition that oxygen (O 2 ) or water vapor (H 2 O) is supplied to have a partial pressure of 10 to 1000 Pa. 제 1 항에 있어서,The method of claim 1, 상기 산화막 형성 공정은 200∼500℃ 온도로 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성 방법.The oxide film forming process is performed at a temperature of 200 ~ 500 ℃ bit line contact forming method of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2마스크패턴은 건식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성 방법.And removing the first and second mask patterns by dry etching. 제 1 항에 있어서,The method of claim 1, 상기 습식 세정은 BOE용액으로 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성 방법.The wet cleaning method of forming a bit line contact of a semiconductor device, characterized in that performed with a BOE solution. 제 1 항에 있어서, The method of claim 1, 상기 제2자연산화막을 형성하는 단계 후, 상기 주입된 N형 및 P형 불순물이 상기 반도체 기판 내부로 균일하게 분포하도록 상기 반도체 기판에 열공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성 방법.After forming the second natural oxide film, further comprising performing a thermal process on the semiconductor substrate such that the implanted N-type and P-type impurities are uniformly distributed into the semiconductor substrate. Method of forming a bitline contact. 제 1 항에 있어서, The method of claim 1, 상기 제2자연산화막은 상기 제1자연산화막과 동일 높이를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성 방법.And the second natural oxide layer is formed to have the same height as the first natural oxide layer. N형 비트라인 콘택 영역을 갖는 반도체 기판의 주변 영역 상에 상기 N형 비트라인 콘택 영역을 노출시키는 마스크패턴을 형성하는 단계;Forming a mask pattern exposing the N-type bit line contact region on a peripheral region of the semiconductor substrate having an N-type bit line contact region; 상기 노출된 반도체 기판의 N형 비트라인 콘택 영역 내에 N형 불순물을 이온주입하는 단계; Implanting N-type impurities into the N-type bit line contact region of the exposed semiconductor substrate; 상기 마스크패턴을 제거하는 단계; Removing the mask pattern; 상기 마스크패턴이 제거된 반도체 기판을 열처리하여 상기 제1마스크패턴 제거시 발생된 N형 비트라인 콘택 영역 상의 자연산화막 상에 산화막을 형성하는 단계; 및Heat-treating the semiconductor substrate from which the mask pattern has been removed to form an oxide film on the native oxide film on the N-type bit line contact region generated when the first mask pattern is removed; And 상기 열처리된 반도체 기판에 대해 잔류된 제1마스크패턴 및 산화막이 제거되도록 상기 반도체 기판을 세정하는 단계;를Cleaning the semiconductor substrate such that the first mask pattern and the oxide layer remaining on the heat-treated semiconductor substrate are removed; 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성 방법.And forming a bit line contact in the semiconductor device.
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