KR20090010638A - 반도체 소자 및 그의 제조방법 - Google Patents

반도체 소자 및 그의 제조방법 Download PDF

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Abstract

본 발명은 다중 하드마스크 적용시 필링 현상을 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공하기 위한 것으로, 본 발명은 도전패턴에 있어서, 제1막 및 상기 제1막과 동일한 성질의 응력을 갖는 제2막이 접촉된 하드마스크를 포함하고, 도전패턴을 형성함에 있어서, 제1막 및 상기 제1막과 동일한 성질의 응력을 갖는 제2막이 적층된 하드마스크를 포함하여 질화막과 텅스텐막의 서로 다른 응력 차이를 완충시키는 완충막을 형성함으로써 자기정렬콘택 마진을 확보하면서 필링현상을 방지하여 공정을 안정화 시킬 수 있는 효과가 있다.
응력, 스트레스, 완충막, 필링

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 다중하드마스크를 포함하는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 경우 각 층(Layer) 간의 공정 마진(Margin) 감소로 인한 페일(Fail) 등을 방지하고자 여러 가지 공정을 진행하고 있고, 그 중 콘택홀 정의(Contact hole define) 시의 자기정렬콘택(Self Aligned Contact, SAC) 마진을 증가시키고자 하부 패턴, 예컨대 게이트라인, 비트라인은 다중 막(Multi film) 구조를 사용하고 있다.
이러한 다중 막 구조의 사용에 따른 문제점 중의 하나는 각 막 사이의 응력(Stress) 차이와 이후 진행되는 각종 열공정에 따라 변화되는 막 사이의 응력 심화로 적층된 막 중 일부가 떨어져 나가는 즉, 필링(Peeling) 또는 리프팅(Lifting)현상이 발생된다.
도 1은 종래기술에 따른 패턴의 구조를 도시한 도면이다.
도 1에 도시된 바와 같이, 텅스텐막(Ｗ, 11) 상에 하드마스크질화막(HM Nit, 12)이 증착되고, 하드마스크질화막(12) 상에 하드마스크텅스텐막(HM Ｗ, 13)이 증착된다. 여기서, 텅스텐막(11)은 비트라인으로 사용되는 물질이다.
위와 같이, 증착 후의 초기 응력(Initial stress)은 텅스텐막(11)과 하드마스크텅스텐막(13)이 인장 응력(Tensile stress, 'Ten'), 하드마스크질화막(12)이 압축 응력(Compressive stress, 'Comp')을 갖는다. 통상적으로, 질화막과 텅스텐막이 접촉하는 경우, 서로 반대되는 성질의 응력을 갖는 것으로 알려져 있다.
이러한 초기 응력은 후속 열공정(100)에서 받은 열(Thermal)에 의해 성질이 변화하여 최종 응력(Final stress)이 다르게 된다. 예컨대, 열을 수반하는 후속 공정인 스페이서(BL Spacer, 14) 공정에 의해 텅스텐막(11)과 하드마스크텅스텐막(13)은 압축 응력(Comp)을 갖게 되고, 하드마스크질화막(12)은 인장 응력을 갖게 된다. 위와 같이, 후속 열공정에 의해 초기 응력과 최종 응력은 서로 반대의 성질을 갖게 된다.
그러나, 종래기술은 후속 열공정에 의해 하드마스크질화막(12)이 약한 인장 응력을 갖고, 하드마스크텅스텐막(13)은 최상부에 위치함에 따른 보다 강한 압축 응력 성질을 갖게 되어 두 막간 접촉 불량으로 필링 현상('Ｐ')이 발생하게 된다. 즉, 하드마스크질화막(12)과 하드마스크텅스텐막(13)간의 응력 차이가 매우 커짐에 따라 계면이 취약해지고, 이로써 후속 식각공정 및 세정공정 등에 의해 하드마스크텅스텐막(13)이 쉽게 탈리되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 다중 하드마스크 적용시 필링 현상을 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자는 질화막, 상기 질화막과 동일한 성질의 응력을 갖는 금속성막을 포함하는 하드마스크를 포함하는 것을 특징으로 한다.
또한, 본 발명에 의한 반도체 소자의 제조방법은 질화막을 형성하는 단계, 상기 질화막과 동일한 성질의 응력을 갖는 금속성막을 포함하는 하드마스크를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 기판 상에 텡스텐전극, 제1하드마스크 및 상기 제1하드마스크와 동일한 성질의 응력을 갖는 제2하드마스크가 적층된 비트라인패턴을 형성하는 단계; 상기 비트라인패턴의 측벽에 측벽보호막을 형성하는 단계; 상기 비트라인패턴 사이를 채우도록 절연층을 형성하는 단계; 자기정렬콘택식각으로 상기 절연층을 식각하여 상기 비트라인패턴 사이의 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 제2하드마스크를 선택적으로 제거하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명에 의한 반도체 소자의 제조방법은 질화막과 텅스텐막의 서로 다른 응력 차이를 완충시키는 완충막을 형성함으로써 자기정렬콘택 마진을 확보하면서 필링현상을 방지하여 공정을 안정화시킬 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 콘택홀 형성시에 충분한 자기정렬콘택 마진을 얻으면서 동시에 응력차이가 완화된 막을 적층하거나 또는 중간에 완충막을 형성하여 후속 열공정 등에 의한 필링을 방지할 수 있고, 자기정렬콘택 공정 후에는 쉽게 제거할 수 있는 하드마스크를 형성하고자 하는 것이다.
((실시예 1))
도 2는 본 발명의 제1실시예에 따른 패턴의 구조를 도시한 단면도이다.
도 2에 도시된 바와 같이, 텅스텐막(Ｗ, 21) 상에 하드마스크질화막(HM Nit, 22)을 형성하고, 하드마스크질화막(22) 상에 완충막(23)을 형성하고, 완충막(23) 상에 하드마스크텅스텐막(HM Ｗ, 24)을 증착한다. 여기서, 텅스텐막(21)은 게이트전극 또는 비트라인으로 사용되는 물질이고, 완충막(23)은 금속성막으로 하드마스크질화막(22)과 하드마스크텅스텐막(24) 사이의 스트레스 완충역할을 하기 위한 것 이다.
증착 후의 초기 응력(Initial stress)은 텅스텐막(21)과 하드마스크텅스텐막(24)이 인장 응력(Tensile stress, 'Ten'), 하드마스크질화막(22)과 완충막(23)이 압축 응력(Compressive stress, 'Comp')을 갖는다. 특히, 완충막(23)은 하드마스크질화막(22)과 동일한 성질의 압축 응력을 갖지만 후속 열공정에 의해 하드마스크텅스텐막(24)과 스트레스 완충을 위해 하드마스크질화막(22)보다 약한 압축 응력을 갖는 물질로 형성한다. 이를 위해, 완충막(23)은 약한 압축 응력을 갖는 금속성막으로 형성하되, 티타늄막(Ti), 티타늄질화막(TiN) 및 텅스텐질화막(ＷxNy, x,y는 조성비)으로 이루어진 그룹 중에서 선택된 어느 하나로 형성할 수 있다.
이와 같이, 하드마스크질화막(22)보다 약한 압축 응력을 갖는 완충막(23)을 하드마스크텅스텐막(24) 전에 형성함으로써 후속 열공정(200) 후 최종응력차이가 작아진다. 이때, 하드마스크질화막(22)의 압축 응력은 -3＋E10dyne/㎠, 완충막(23)의 압축 응력은 -3＋E9dyne/㎠∼-3＋E7dyne/㎠가 된다.
예컨대, 열을 수반하는 후속 공정인 스페이서(25) 공정에 의해 하드마스크질화막(22)이 약한 인장 응력을 갖고, 하드마스크텅스텐막(24)은 강한 압축 응력을 갖는다. 이때, 하드마스크질화막(22)과 하드마스크텅스텐막(24) 사이에 형성된 완충막(23)이 하드마스크질화막(22)과 동일한 성질의 인장 응력을 갖되, 하드마스크질화막(22)보다 강한 인장 응력을 갖기 때문에 상부 하드마스크텅스텐막(24)과의 응력차이가 작아져서 하드마스크텅스텐막(24)의 필링 현상을 방지할 수 있다.
이때, 하드마스크질화막(22)의 인장 응력은 +3＋E10dyne/㎠, 완충막(23)의 인장 응력은 +3＋E9dyne/㎠∼+3＋E7dyne/㎠, 하드마스크텅스텐막(24)의 압축 응력은 -3＋E7dyne/㎠∼-3＋E3dyne/㎠가 된다.
((실시예 2))
도 3은 본 발명의 제2실시예에 따른 패턴의 구조를 도시한 단면도이다.
도 3에 도시된 바와 같이, 텅스텐막(Ｗ, 31) 상에 하드마스크질화막(HM Nit, 32)을 형성하고, 하드마스크질화막(32) 상에 완충막(33)을 형성한다. 여기서, 텅스텐막(31)은 게이트전극 또는 비트라인으로 사용되는 물질이고, 완충막(33)은 하드마스크질화막(32)과 함께 하드마스크역할을 하기 위한 것으로, 하드마스크질화막(32)과 동일한 성질의 응력을 갖는 금속성막으로 형성하되, 티타늄막(Ti), 티타늄질화막(TiN) 및 텅스텐질화막(ＷxNy, x,y는 조성비)으로 이루어진 그룹 중에서 선택된 어느 하나로 형성할 수 있다.
증착 후의 초기 응력(Initial stress)은 텅스텐막(31)이 인장 응력(Tensile stress, 'Ten'), 하드마스크질화막(32)과 완충막(33)이 압축 응력(Compressive stress, 'Comp')을 갖는다.
완충막(33)은 하드마스크질화막(32)과 동일한 성질의 압축 응력을 갖기 때문에 후속 열공정(300) 후 최종응력(Final Stress)이 변화된다고 하여도 필링 현상은 나타나지 않는다.
예컨대, 열을 수반하는 후속 공정인 스페이서(34) 공정에 의해 최종응력은 텅스텐막(31)이 압축 응력, 하드마스크질화막(32)과 완충막(33)이 인장 응력을 갖는다. 따라서, 하드마스크질화막(32)과 완충막(33)은 동일한 성질의 응력이기 때문에 응력 차이에 의한 필링 현상이 나타나지 않는다.
위의 제1 및 제2실시예를 비트라인패턴 형성시 적용한 예는 다음과 같다.
도 4a 내지 도 4d는 도 2 및 도 3을 적용한 반도체 소자의 비트라인패턴 제조방법을 설명하기 위한 공정 단면도이다.
도 4a에 도시된 바와 같이, 기판(40) 상에 제1절연층(41)을 형성한다. 제1절연층(41)은 산화막일 수 있고, 제1절연층(41)을 형성하기 전에 게이트패턴을 형성할 수 있다. 또한, 제1절연층(41)을 관통하는 콘택플러그(도시생략)를 생략할 수 있다.
이어서, 제1절연층(41) 상에 비트라인패턴을 형성한다. 비트라인패턴은 전극과 다중하드마스크의 적층구조로 형성할 수 있다. 예컨대, 비트라인패턴은 텅스텐전극(42), 하드마스크질화막(43), 완충막(44A)과 하드마스크텅스텐막(45)의 적층구조로 형성할 수 있고 또는, 텅스텐전극(42), 하드마스크질화막(43)과 완충막(44B)의 적층구조로 형성할 수 있다.
도 4b에 도시된 바와 같이, 비트라인패턴의 측벽에 스페이서(46)를 형성한다. 스페이서(46)는 질화막으로 형성할 수 있고 열공정을 수반할 수 있다. 스페이서(46)를 형성하는데 수반되는 열공정에 의해 비트라인패턴의 각 막의 응력이 바뀐다.
열공정에 의해 비트라인패턴의 각 막의 최종응력이 바뀌지만, 도 2 및 도 3 의 실시예에 도시된 바와 같이, 완충막(44A, 44B)을 형성함으로써 응력차이에 의한 필링현상을 방지하여 공정을 안정화시킬 수 있다.
도 4c에 도시된 바와 같이, 비트라인패턴 사이를 채우도록 제2절연층(47)을 형성한다. 제2절연층(47)은 비트라인패턴 간의 절연역할 및 비트라인패턴과 후속 캐패시터와의 절연역할을 위한 것으로 산화막으로 형성할 수 있다.
이어서, 자기정렬콘택식각으로 제2절연층(47)을 식각하여 콘택홀(49)을 형성한다. 이를 위해 제2절연층(47) 상에 마스크패턴(48)을 형성하고, 자기정렬콘택식각으로 제2절연층(47)을 식각하여 비트라인패턴 사이의 콘택플러그(도시생략)를 노출시키는 콘택홀(49)을 형성할 수 있다. 자기정렬콘택식각시 하드마스크질화막(43)과 함께 하드마스크텅스텐막(45) 또는 완충막(44A, 44B)이 하드마스크역할을 함으로써 자기정렬콘택마진이 증가된다.
도 4d에 도시된 바와 같이, 마스크패턴(48)을 제거한다. 마스크패턴(48)이 감광막인 경우 산소스트립으로 제거할 수 있다.
이어서, 완충막(44A, 44B) 및 하드마스크텅스텐막(45)을 제거한다. 이는, 완충막(44A, 44B) 및 하드마스크텅스텐막(45)은 자기정렬콘택식각시 비트라인패턴을 보고하기 위한 것으로, 식각이 완료된 시점에서 불필요한 물질일 뿐 아니라, 도전물질이기 때문에 잔류하는 경우 여러가지 문제를 야기할 수 있기 때문이다.
완충막(44A, 44B) 및 하드마스크텅스텐막(45)의 제거는 습식식각공정으로 실시할 수 있고, 습식식각은 과산화수소(H2O2)용액으로 실시할 수 있다. 통상 하드마 스크텅스텐막(45)을 제거하기 위해 과산화수소(H2O2)용액을 사용하였는데 완충막(44A, 44B) 역시 과산화수소용액으로 쉽게 제거가 가능하여 공정변화없이 불필요한 완충막(44A, 44B) 및 하드마스크텅스텐막(45)를 제거할 수 있다.
도 5는 과산화수소용액에서 막간 식각율을 나타내는 표이다.
도 5를 참조하면, 과산화수소용액에서의 막간 식각율을 알 수 있다. 60℃ 온도의 과산화소수용액을 사용하여 습식식각을 실시할 때 티타늄막의 경우 1308Å/min의 식각율을 갖고, 티타늄질화막은 566Å/min의 식각율을 갖고, 텅스텐막은 1961Å/min의 식각율을 갖고, 텅스텐질화막은 8087Å/min의 식각율을 갖고 식각이 되기 때문에 공정의 변동없이 텅스텐막을 제거하기 위해 사용되었던 과산화수소용액으로 쉽게 제거할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 패턴의 구조를 도시한 단면도,
도 2는 본 발명의 제1실시예에 따른 패턴의 구조를 도시한 단면도,
도 3은 본 발명의 제2실시예에 따른 패턴의 구조를 도시한 단면도,
도 4a 내지 도 4d는 도 2 및 도 3을 적용한 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 5는 과산화수소용액에서 막간 식각율을 나타내는 표.
* 도면의 중요한 부분에 대한 부호의 설명
21 : 텅스텐막 22 : 하드마스크질화막
23 : 완충막 24 : 하드마스크텅스텐막

Claims (16)

  1. 질화막; 및
    상기 질화막과 동일한 성질의 응력을 갖는 금속성막을 포함하는 하드마스크를 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 질화막과 금속성막은 압축 응력을 갖는 반도체 소자.
  3. 제1항에 있어서,
    상기 금속성막은 티타늄막(Ti), 티타늄질화막(TiN) 및 텅스텐질화막(ＷN)으로 이루어진 그룹 중에서 선택된 어느 하나인 반도체 소자.
  4. 제1항에 있어서,
    상기 금속성막 상에 하드마스크텅스텐막을 더 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 질화막 아래에 텅스텐전극을 더 포함하는 반도체 소자.
  6. 질화막을 형성하는 단계; 및
    상기 질화막과 동일한 성질의 응력을 갖는 금속성막을 포함하는 하드마스크를 형성하는 단계
    을 포함하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 질화막과 금속성막은 압축 응력을 갖는 반도체 소자의 제조방법.
  8. 제6항에 있어서,
    상기 금속성막은 티타늄막(Ti), 티타늄질화막(TiN) 및 텅스텐질화막(ＷN)으로 이루어진 그룹 중에서 선택된 어느 하나인 반도체 소자의 제조방법.
  9. 제6항에 있어서,
    상기 금속성막 상에 하드마스크텅스텐막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  10. 제6항에 있어서,
    상기 질화막 아래에 텅스텐전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  11. 기판 상에 텡스텐전극, 하드마스크질화막 및 상기 하드마스크질화막과 동일한 성질의 응력을 갖는 금속성막이 적층된 비트라인패턴을 형성하는 단계;
    상기 비트라인패턴의 측벽에 측벽보호막을 형성하는 단계;
    상기 비트라인패턴 사이를 채우도록 절연층을 형성하는 단계;
    자기정렬콘택식각으로 상기 절연층을 식각하여 상기 비트라인패턴 사이의 기판을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 금속성막을 선택적으로 제거하는 단계
    를 포함하는 반도체 소자의 제조방법.
  12. 제11항에 있어서,
    상기 하드마스크질화막과 금속성막은 압축 응력을 갖는 반도체 소자의 제조방법.
  13. 제11항에 있어서,
    상기 금속성막은 티타늄막(Ti), 티타늄질화막(TiN) 및 텅스텐질화막(ＷN)으로 이루어진 그룹 중에서 선택된 어느 하나인 반도체 소자의 제조방법.
  14. 제11항에 있어서,
    상기 금속성막 상에 하드마스크텅스텐막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  15. 제14항에 있어서,
    상기 하드마스크텅스텐막은 상기 금속성막 제거하는 단계에서 함께 제거되는 반도체 소자의 제조방법.
  16. 제11항에 있어서,
    상기 금속성막을 제거하는 단계는 과산화수소(H2O2)용액으로 실시하는 반도체 소자의 제조방법.
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KR20180133539A (ko) * 2010-11-22 2018-12-14 어플라이드 머티어리얼스, 인코포레이티드 합성의 제거가능한 하드마스크

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