KR20090005824A

KR20090005824A - 액정표시장치 및 그 암점화 방법

Info

Publication number: KR20090005824A
Application number: KR1020070069177A
Authority: KR
Inventors: 윤상필
Original assignee: 엘지디스플레이 주식회사
Priority date: 2007-07-10
Filing date: 2007-07-10
Publication date: 2009-01-14

Abstract

본 발명은 불량 셀을 안정적으로 암점화시킬 수 있도록 한 액정표시장치 및 그 암점화 방법에 관한 것이다.

본 발명의 실시 예에 따른 액정표시장치의 암점화 방법은 기판상에 게이트 라인들, 및 상기 게이트 라인에 연결된 게이트 전극을 포함하는 게이트 도전 패턴을 형성하는 단계; 상기 게이트 도전 패턴을 덮은 게이트 절연막을 형성하는 단계; 상기 게이트 전극과 중첩된 반도체 패턴과, 상기 게이트 라인들과 교차하여 다수의 화소 셀을 정의하는 데이터 라인들, 상기 데이터 라인에 연결되고 상기 반도체 패턴에 접속된 소스 전극, 상기 반도체 패턴이 노출되도록 상기 소스 전극과 분리되고 상기 반도체 패턴에 접속된 드레인 전극 및 상기 게이트 라인에 중첩된 암점화 유도 패턴을 포함하는 소스/드레인 도전 패턴을 형성하는 단계; 상기 소스/드레인 도전 패턴을 덮는 보호막을 형성하는 단계; 상기 보호막을 관통하여 상기 드레인 전극을 노출시키는 화소 접촉홀을 형성하는 단계; 및 상기 보호막 상에 형성되며, 상기 화소 접촉홀을 통해 상기 드레인 전극에 접속됨과 아울러 상기 암점화 유도 패턴에 중첩된 화소 전극을 형성하는 단계; 상기 화소 셀들 중 불량 셀을 검출하는 단계; 및 상기 불량 셀에 포함된 상기 드레인 전극이 단선되고, 상기 불량 셀에 포함된 상기 화소 전극이 상기 암점화 패턴에 접속되도록 상기 불량 셀에 레이저를 조사하는 단계를 포함한다.

Description

액정표시장치 및 그 암점화 방법{Liquid Crystal Display Device and Blackening method thereof}

본 발명은 액정표시장치 및 그 암점화 방법에 관한 것이다. 특히 본 발명은 불량 셀을 안정적으로 암점화 시킬 수 있도록 한 액정표시장치 및 그 암점화 방법에 관한 것이다.

액정표시장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀 매트릭스를 통해 화상을 표시하는 액정표시패널(이하, 액정패널), 액정패널을 구동하는 구동 회로, 액정패널에 광을 조사하는 백라이트 유닛, 액정패널의 상하 외부면에 부착된 편광필름을 구비한다.

도 1을 참조하면, 액정패널은 서로 대향하여 합착된 상부 기판(2) 및 하부 기판(12)과, 두 기판(2, 12) 사이에 마련되는 셀 갭에 채워진 액정(9)으로 구성된다. 상부 기판(2)과 하부 기판(12)은 액정(9)을 구동하여 화상을 구현하기 위한 컬러 필터 어레이(1)와 박막 트랜지스터 어레이(10)를 구비한다.

컬러 필터 어레이(1)는 상부 기판(2) 상에 순차적으로 형성된 블랙 매트릭스(4)와 칼라 필터(6) 및 공통 전극(8)을 구비한다. 블랙 매트릭스(4)는 상부 기판(2)에 매트릭스 형태로 형성된다. 이러한 블랙 매트릭스(4)는 상부 기판(2)의 영역을 컬러 필터(6)가 형성될 다수의 셀 영역들로 나누고, 인접한 셀 간의 광 간섭 및 외부 광 반사를 방지한다. 컬러 필터(6)는 블랙 매트릭스(4)에 의해 구분된 셀 영역에 적(R), 녹(G), 청(B)으로 구분되게 형성되어 적, 녹, 청색 광을 각각 투과시킨다. 공통 전극(8)은 컬러 필터(6) 위에 전면 도포 된 투명 도전층으로 액정(9) 구동시 기준이 되는 공통 전압(Vcom)을 인가받는다. 그리고, 컬러 필터(6)의 평탄화를 위하여 컬러 필터(6)와 공통 전극(8) 사이에는 오버코트층(Overcoat Layer)(미도시)이 추가로 형성되기도 한다.

박막 트랜지스터 어레이(10)는 하부 기판(12)에서 게이트 라인(14)과 데이터 라인(16)의 교차로 정의된 셀 영역마다 형성된 박막 트랜지스터(TFT) 및 화소 전극(18)을 구비한다. 박막 트랜지스터(TFT)는 게이트 라인(14)으로부터의 게이트 신호에 응답하여 데이터 라인(16)으로부터의 데이터 신호를 화소 전극(18)으로 공급한다. 투명 도전층으로 형성된 화소 전극(18)은 박막 트랜지스터(TFT)로부터의 데이터 신호를 공급하여 액정(9)이 구동되게 한다.

유전 이방성을 갖는 액정(9)은 화소 전극(18)의 데이터 신호와 공통 전극(8)의 공통 전압(Vcom)에 의해 형성된 전계에 따라 회전하여 광 투과율을 조절함으로써 다양한 계조를 구현한다.

상술한 바와 같은 액정패널의 박막 트랜지스터 어레이(10)는 박막을 증착하고 패터닝하는 공정을 반복함으로써 형성된다. 이러한 제조 공정 중 이물질이 박막에 부착되는 등의 공정 불량으로 인해 일부 화소 셀이 구동하지 않을 수 있다.

불량 셀을 포함하는 액정패널은 리페어(repair)를 통해 양품으로 전환된다.리페어 방법으로는 불량 셀을 암점화시키는 방법이 주로 이용된다. 특히, 화소 셀에 형성된 최대의 전압차로 액정(9)을 구동하여 빛을 차단시킴으로써 블랙 계조를 표시하는 노말리 화이트 모드 경우, 불량 셀에의 화소 전극(18)에는 액정(9)이 블랙 계조를 표시하도록 구동하는 전압이 지속적으로 인가되어야 한다. 이를 위하여 종래에는 화소 전극(18)을 박막 트랜지스터 어레이의 신호라인과 접속시키는 방법이 제안된 바 있다. 그러나 화소 전극(18)이 박막 트랜지스터 어레이의 신호라인에 접속되는 경우, 그 신호라인에 접속된 다른 정상적인 셀들의 구동에 영향을 주어 정상적인 셀들의 구동을 불안정하게 할 수 있다.

본 발명의 목적은 불량 셀을 안정적으로 암점화시킬 수 있도록 한 액정표시장치 및 그 암점화 방법에 있다.

상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 액정표시장치는 기판상에 형성된 게이트 라인들, 및 상기 게이트 라인에 연결된 게이트 전극을 포함하는 게이트 도전 패턴; 상기 게이트 도전 패턴을 덮은 게이트 절연막; 상기 게이트 전극과 중첩되도록 게이트 절연막 상에 형성된 반도체 패턴; 상기 게이트 라인들과 교차하여 다수의 화소 셀을 정의하는 데이터 라인들, 상기 데이터 라인에 연결되고 상기 반도체 패턴에 접속된 소스 전극, 상기 반도체 패턴이 노출되도록 상기 소스 전극과 분리되고 상기 반도체 패턴에 접속된 드레인 전극 및 상기 게이트 라인에 중첩된 암점화 유도 패턴을 포함하는 소스/드레인 도전 패턴; 상기 소스/드레인 도전 패턴을 덮는 보호막; 상기 보호막을 관통하여 상기 드레인 전극을 노출시키는 화소 접촉홀; 및 상기 보호막 상에 형성되며, 상기 화소 접촉홀을 통해 상기 드레인 전극에 접속됨과 아울러 상기 암점화 유도 패턴에 중첩된 화소 전극을 구비한다. 또한 상기 화소 셀들 중 불량 셀에서 상기 드레인 전극은 단선되고, 상기 화소 전극은 상기 암점화 유도 패턴에 접속된다.

상기 레이저를 조사하는 단계에서 상기 불량 셀의 상기 드레인 전극은 상기 게이트 절연막을 노출시키는 제1 레이저 웰딩부에 의해 단선되고, 상기 불량 셀의 상기 화소 전극은 상기 화소 전극과 상기 암점화 유도 패턴의 중첩부에 형성된 제2 레이저 웰딩부에 의해 상기 암점화 유도 패턴에 접속된다.

상기 레이저를 조사하는 단계에서 상기 화소 전극에 접속된 암점화 유도 패턴, 및 상기 게이트 절연막을 사이에 두고 상기 화소 전극에 접속된 암점화 유도 패턴과 중첩된 상기 게이트 라인으로 이루어진 암점화 유도 캐패시터가 형성된다.

상기 게이트 도전 패턴은 상기 게이트 라인과 나란하게 형성된 스토리지 라인; 및 상기 스토리지 라인에 연결되어 상기 화소 전극에 중첩된 스토리지 전극을 더 포함하고, 상기 스토리지 전극이 상기 화소 전극과 상기 게이트 절연막 및 상기 보호막을 사이에 두고 중첩되어 스토리지 캐패시터를 구성한다.

상기 레이저를 조사하는 단계는 상기 스토리지 전극 및 상기 스토리지 라인의 연결부가 단선되도록 상기 기판을 노출시키는 제3 레이저 웰딩부를 형성하는 단계를 포함한다.

상기 반도체 패턴은 상기 소스/드레인 도전 패턴 하부에 중첩되어 상기 소스/드레인 도전 패턴에 접속된다.

본 발명의 실시 예에 따른 액정표시장치 및 그 암점화 방법은 화소 전극 및 게이트 라인에 중첩된 암점화 패턴을 포함하고, 불량 셀에서 화소 전극을 상기 암점화 패턴에 접속시킴으로써 불량 셀을 안정적으로 암점화한다.

상기 목적외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하 본 발명의 바람직한 실시 예들을 도 2 내지 도 11b를 참조하여 설명하 기로 한다.

본 발명의 실시 예에 따른 액정표시장치는 액정을 사이에 두고 합착된 칼라 필터 어레이 및 박막 트랜지스터 어레이를 포함한다. 본 발명의 실시 예에 따른 박막 트랜지스터 어레이는 불량 셀은 암점화 시킬 수 있는 구조로 설계된다. 칼라 필터 어레이는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이에 대향하는 공통 전극을 포함하여 불량 셀을 암점화시킨다. 이하에서는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 및 그 암점화 방법에 대해 상세히 한다.

도 2는 본 발명의 실시 예에 따른 액정표시장치의 박막 트랜지스터 어레이를 나타내는 평면도이다. 또한 도 3은 도 2에 도시된 박막 트랜지스터 어레이를 선"I-I'"을 따라 절취하여 나타내는 단면도이다.

도 2 및 도 3을 참조하면, 본 발명의 실시 예에 따른 박막 트랜지스터 어레이는 기판(31) 위에서 게이트 절연막(33)을 사이에 두고 서로 교차되어 셀 영역들을 정의하는 다수의 게이트 라인(22) 및 다수의 데이터 라인(24), 게이트 라인(22)과 데이터 라인(24)에 접속된 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)에 접속된 화소 전극(28), 화소 전극(28)과 중첩되어 스토리지 캐패시터(Cst)를 형성하는 스토리지 전극(27), 스토리지 전극(27)에 스토리지 전압을 공급하는 스토리지 라인(26), 및 화소 전극(28)과 게이트 라인(22)에 중첩된 암점화 유도 패턴(23)으로 구성된다.

게이트 라인(22) 및 데이터 라인(24)은 박막 트랜지스터 어레이 외곽부에서 구동회로부와 접속됨으로써 박막 트랜지스터(TFT)에 게이트 신호 및 데이터 신호를 공급한다.

박막 트랜지스터(TFT)는 게이트 라인(22)의 게이트 신호에 응답하여 데이터 라인(24)의 데이터 신호를 화소 전극(28)에 공급한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 라인(22)에 연결된 게이트 전극(22G), 데이터 라인(24)에 연결된 소스 전극(24S), 화소 전극(28)에 접속된 드레인 전극(24D), 및 게이트 절연막(33)을 사이에 두고 게이트 전극(22G)에 중첩됨과 아울러 소스 전극(24S) 및 드레인 전극(24D)에 접속된 반도체 패턴(45)을 구비한다.

반도체 패턴(45)은 활성층(41) 및 활성층(41) 상에 형성된 오믹 접촉층(43)을 포함한다. 활성층(41)은 소스 전극(24S)과 드레인 전극(24D) 사이에서 노출되어 반도체 채널을 형성한다. 오믹 접촉층(43)은 활성층(41)과 소스 전극(24S) 사이, 및 활성층(41)과 드레인 전극(24D) 사이를 오믹 접촉시킨다. 이러한 반도체 패턴(45)은 제조 공정상 특징으로 인하여 소스 전극(24S)과 드레인 전극(24D) 하부 이외에 데이터 라인(24), 및 암점화 유도 패턴(23) 하부에도 중첩될 수 있다.

화소 전극(28)은 보호막(35)을 관통하여 드레인 전극(24D)을 노출시키는 화소 접촉홀(20)을 통해 드레인 전극(24D)에 접속된다. 이에 따라 화소 전극(28)은 드레인 전극(24D)을 경유한 데이터 신호를 공급받는다.

스토리지 캐패시터(Cst)는 화소 전극(28)에 충전된 데이터 신호가 안정적으로 유지될 수 있게 한다. 이를 위하여, 스토리지 캐패시터(Cst)는 게이트 절연막(33) 및 보호막(35)을 사이에 두고 중첩된 화소 전극(28)과 스토리지 전극(27)으로 구성된다. 스토리지 전극(27)은 스토리지 전압을 공급하는 스토리지 라인(26) 에 연결되어 스토리지 전압을 공급받는다.

스토리지 라인(26)은 게이트 라인(22)과 나란하게 형성되어 박막 트랜지스터 어레이의 외곽부에서 구동회로와 접속되어 스토리지 전극(27)에 스토리지 전압을 공급한다.

암점화 유도 패턴(23)은 게이트 라인(22)과 화소 전극(23)에 중첩되도록 형성되고, 불량 셀 발생시 해당 셀의 화소 전극(23)과 접속되어 게이트 라인(22)과 화소 전극(23) 사이에 암점화를 유도하기 위한 암점화 유도 캐패시터를 형성한다. 반면, 불량 셀 이외의 나머지 정상적으로 구동하는 셀에서는 도 2 및 도 3에 도시된 셀 구조를 유지한다.

이하, 도 4 내지 도 6에서는 암점화 유도 패턴(23)을 이용하여 불량 셀을 암점화시키는 방법에 대해 설명한다.

도 4 및 도 5는 도 2 및 도 3에 도시된 셀이 불량 셀인 경우 레이저 웰딩부가 형성되는 부분을 나타내는 도면이다. 그리고 도 6은 박막 트랜지스터 어레이에 칼라 필터 어레이를 합착하여 상부 기판에 형성된 공통 전극에 공통 전압(Vcom)을 인가한 경우 불량 셀의 회로도를 도시한 것이다.

도 4 및 도 5를 참조하면, 불량 셀을 암점화 시키기 위해 불량 셀에 접속된 패턴들에 제1 내지 제3 레이저 웰딩부(30a, 30b, 30c)를 형성한다.

제1 레이저 웰딩부(30a)는 레이저 조사로 드레인 전극(24D) 및 반도체 패턴(45)을 관통하여 게이트 절연막(33)을 노출시키는 부분이다. 이러한 제1 레이저 웰딩부(30a)에 의해 드레인 전극(24D)이 단선(open)되므로 화소 전극(28)은 드레인 전극(24D)으로부터 데이터 신호를 공급받지 못한다.

제2 레이저 웰딩부(30b)는 화소 전극(28)과 암점화 유도 패턴(23)의 중첩부에 형성되어 화소 전극(28)을 암점화 유도 패턴(23)에 접속시키는 부분이다. 이러한 제2 레이저 웰딩부(30b)에 의해 암점화 유도 패턴(23)에 접속된 화소 전극(28)과 게이트 라인(22)은 암점화 유도 캐패시터(Cgd)를 구성한다.

제3 레이저 웰딩부(30c)는 스토리지 라인(26)과 스토리지 전극(27)의 연결부에서 기판(31)을 노출시키는 부분이다. 이러한 제3 레이저 웰딩부(30c)에 의해 스토리지 전극(27)은 스토리지 라인(26)과 단선되어 스토리지 전압을 공급받지 못하므로 스토리지 캐패시터(Cst)를 형성하지 못한다.

도 6을 참고하면, 화소 전극(28)에 인가되는 화소 전압(Vpxl)과 칼라 필터 어레이에 형성된 공통 전극에 인가되는 공통 전압(Vcom)의 전압차에 의해 불량 셀의 액정 캐패시터(Clc)가 충전된다. 특히, 노말리 화이트 모드로 구동하는 화소 셀들을 구비하는 액정표시장치에서, 불량 셀의 액정 캐패시터(Clc)에는 불량 셀의 암점화를 위해 액정이 블랙 계조를 표시하도록 구동되게 하는 전압이 충전되어야 한다. 즉 공통 전압(Vcom)과 화소 전압(Vpxl) 사이에는 액정이 블랙을 표시하도록 하는 전압차가 유지되어야 한다. 공통 전압(Vcom)에는 일정한 전압이 인가되므로 화소 전극(28)에 불량 셀을 암점화시키기 위한 화소 전압(Vpxl)(이하, "암점화 전압" 이라 함)이 인가되어야 한다. 불량 셀의 화소 전극(28)은 드레인 전극(24D)으로부터 신호를 인가받을 수 있는 경로가 차단된 상태이다. 이에 따라 화소 전극(28)에 인가되는 암점화 전압(Vpxl)은 암점화 유도 캐퍼시터(Cgd)를 통해 유도된 다. 이하에서는 암점화 전압(Vpxl)이 유도되는 과정을 상세히 설명한다.

화소 전극(28)은 제2 웰딩부(30b)에 의해 암점화 유도 패턴(23)과 접속된다. 암점화 유도 패턴(23)은 게이트 절연막(33)을 사이에 두고 게이트 라인(22)과 중첩되어 암점화 유도 캐패시터(Cgd)를 구성한다. 이에 따라 게이트 라인(22)에 비선택 기간동안 게이트 전압(Vgl)이 인가되면 암점화 유도 캐패시터(Cgd)에 암점화 유도 전압이 충전된다. 이와 더불어 암점화 유도 패턴(23)에 접속된 화소 전극(28)에는 암점화 전압(Vpxl)이 유도된다. 암점화 전압(Vpxl)은 박막 트랜지스터 어레이 설계시 설정된 공통 전압(Vcom)과 암점화를 위해 충전되어야 하는 액정 캐패시터(Clc) 값에 의해 결정된다. 이와 같이 박막 트랜지스터 어레이의 설계시 결정된 암점화 전압(Vpxl)은 암점화 유도 캐패시터(Cgd)에 의해 유도된다. 암점화 유도 캐패시터(Cgd)의 값은 수학식 1을 만족하는 값이며, 암점화 유도 패턴(23)의 면적에 의해 조절될 수 있다. 암점화 유도 패턴(23)의 면적은 박막 트랜지스터 어레이 설계시 설정된 비선택 기간의 게이트 전압(Vgl)과 암점화 유도 패턴(23)사이의 거리, 게이트 절연막(33)의 유전율, 게이트 라인(22)의 면적 및, 화소 전극(28)의 면적에 의해 다양하게 설정될 수 있다.

이하, 도 7a 내지 도 11b를 참조하여 본 발명의 실시 예에 따른 박막 트랜지스터 어레이의 제조방법 및 그 암점화 방법에 대해 설명한다.

도 7a 및 도 7b를 참조하면, 기판(31) 상에 제1 마스크 공정으로 게이트 라인(22), 게이트 전극(22G), 스토리지 전극(27) 및 스토리지 라인(26)을 포함하는 게이트 도전 패턴이 형성된다.

게이트 도전 패턴은 기판(31) 상에 게이트 금속층을 형성한 후, 포토리쏘그래피 공정 및 식각공정을 포함하는 제1 마스크 공정으로 게이트 금속층을 패터닝함으로써 형성된다. 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층 또는 이중층 이상으로 적층되어 이용된다.

도 8a 및 도 8b를 참조하면, 게이트 도전 패턴을 덮도록 기판(31) 상에 게이트 절연막(33)을 형성한다. 이 후, 게이트 절연막(33) 상에 제2 마스크 공정으로 반도체 패턴(45)과, 데이터 라인(24), 소스 전극(24S), 드레인 전극(24D) 및 암점화 유도 패턴(23)을 포함하는 소스/드레인 도전 패턴이 형성된다.

게이트 절연막(33)으로는 주로 SiOx, SiNx 등과 같은 무기 절연 물질이 이용된다.

반도체 패턴(45)과 소스/드레인 도전 패턴은 게이트 절연막(33) 상에 반도체층 및 소스/드레인 금속층을 적층한 후, 포토리쏘그래피 공정 및 식각공정을 포함하는 제2 마스크 공정으로 반도체층 및 소스/드레인 금속층을 패터닝함으로써 형성된다.

반도체층으로는 비정질 실리콘 및 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘이 적층되어 이용된다. 소스/드레인 도전층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층 또는 이중층 이상으로 적층되어 이용된다.

제2 마스크 공정은 하프 톤 마스크 또는 회절 노광 마스크를 이용함으로써 하나의 마스크 공정으로 반도체 패턴(45)과 소스/드레인 도전 패턴을 형성할 수 있다. 이에 따라 소스/드레인 도전 패턴 하부에는 반도체 패턴(45)이 중첩된다.

도 9a 및 도 9b를 참조하면, 게이트 절연막(33) 상에 반도체 패턴(45)과 소스/드레인 도전 패턴을 덮도록 보호막(35)이 형성된다. 이어서 제3 마스크 공정으로 화소 접촉홀(20)이 형성된다.

보호막(35)으로는 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 등과 같은 무기 절연 물질이 이용되거나, 아크릴계 유기 화합물, BCB(benzo cyclobutene), PFBC(Perfluorocyclobutane), 테프론(teflon), 사이토프(Cytop)와 같은 유기 절연물질이 이용된다.

화소 접촉홀(20)은 포토리쏘그래피 공정 및 식각공정을 포함하는 제3 마스크 공정을 통해 보호막(35)을 패터닝함으로써 형성된다.

도 10a 및 도 10b를 참조하면, 제4 마스크 공정으로 보호막(35) 상에 화소 전극(28)을 포함하는 투명 도전 패턴이 형성된다.

투명 도전 패턴은 보호막(35) 상에 투명 도전 금속층을 형성한 후, 포토리쏘그래피 공정 및 식각공정을 포함하는 제4 마스크 공정으로 투명 도전 금속층을 패터닝함으로써 형성된다.

투명 금속층으로는 인듐 틴 옥사이드(ITO ; Indium Tin Oxide), 틴 옥사이 드(TO ; Tin Oxide), 인듐 징크 옥사이드 (IZO ; Indium Zinc Oxide), 인듐 틴 징크 옥사이드(ITZO ; Indium Tin Zinc Oxide) 등이 이용된다.

도 11a 및 도 11b를 참조하면, 투명 도전 패턴 형성 후 박막 트랜지스터 어레이에 포함된 다수의 화소 셀을 검사하여 불량 셀을 검출한다. 이후 불량 셀에 레이저를 조사하여 제1 내지 제3 레이저 웰딩부(30a, 30b, 30c)를 형성함으로써 불량 셀을 암점화 시킨다. 제1 레이저 웰딩부(30a)는 드레인 전극(24D)을 단선시킨다. 제2 레이저 웰딩부(30b)는 불량 셀의 화소 전극(28)과 암점화 유도 패턴(23)의 중첩부에 레이저를 조사함으로써 형성되어 화소 전극(28)이 암점화 유도 패턴(23)에 접속되게 한다. 제2 레이저 웰딩부(30b)의 형성으로 암점화 유도 패턴(23)과 게이트 라인(22)은 게이트 절연막(33)을 사이에 두고 중첩되어 암점화 유도 캐패시터(Cdg)를 형성시킨다. 제3 레이저 웰딩부(30c)는 스토리지 전극(27)과 스토리지 라인(26)의 연결부를 단선시킴으로써 화소 전극(28)과 스토리지 전극(27)이 게이트 절연막(33) 및 보호막(35)을 사이에 두고 중첩되어 구성된 스토리지 캐패시터가 불량 셀에 형성되지 않게 한다.

상술한 바와 같이 본 발명의 실시 예에 따른 액정표시장치 및 그 암점화 방법은 화소 전극(28)이 암점화 유도 패턴(23)과 접속되었을 때 화소 전극(28)에 암점화 전압(Vpxl)이 유도될 수 있도록 미리 암점화 유도 패턴(23)의 면적을 설정한다. 이에 따라 불량 셀 발생시 해당 셀의 화소 전극(28)은 드레인 전극(24D)과 단선되고, 암점화 유도 패턴(23)에 접속됨으로써 불량 셀을 암점화 할 수 있다. 이와 같이 본 발명의 실시 예에 따른 암점화 유도 패턴(23)은 불량 셀에서 드레인 전 극(24D)과 단선된 화소 전극(28)에 접속됨으로써 게이트 라인(22)과 함께 암점화 유도 캐패시터(Cgd)를 구성한다. 이러한 암점화 유도 캐패시터(Cdg)는 암점화 유도 패턴(23)에 접속된 화소 전극(28)에 암점화 유도 전압(Vpxl)을 유도한다. 반면, 암점화 유도 패턴(23)은 나머지 셀 들(즉 정상적으로 형성된 셀 들)에서 어떠한 신호라인 및 신호전극과도 접속되지 않아 정상적으로 형성된 셀 들에 전기적인 영향을 주지 않으므로 정상적으로 형성된 셀 들이 안정적으로 구동될 수 있게 한다.

그리고 본 발명의 실시 예에 따른 액정표시장치 및 그 암점화 방법은 스토리지 전극(27)과 화소 전극(28)의 중첩으로 인한 스토리지 캐패시터(Cst)를 더 구비함으로써 화소 전극(28)에 충전된 데이터 신호가 안정적으로 유지되게 한다. 반면 불량 셀에서는 스토리지 전극(27)과 화소 전극(28)의 중첩으로 인한 스토리지 캐패시터(Cst)가 형성되지 않도록 스토리지 전극(27)을 단선시킴으로써 암점화 유도 캐패시터(Cgd)가 나머지 셀 들에 형성된 스토리지 캐패시터(Cst)에 영향을 주지 않도록 한다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

도 1은 종래 액정표시장치를 개략적으로 나타내는 도면.

도 2는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이를 나타내는 평면도.

도 3은 도 2에 도시된 박막 트랜지스터 어레이를 선"I-I'"를 따라 절취하여 나타내는 단면도.

도 4는 도 3에 도시된 박막 트랜지스터 어레이의 암점화 셀을 나타내는 도면.

도 5는 도 4에 도시된 박막 트랜지스터 어레이의 암점화 셀을 선"I-I'"를 따라 절취하여 나타내는 단면도.

도 6은 본 발명의 실시 예에 따른 불량 셀의 암점화 방법을 설명하기 위한 회로도.

도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.

도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이의 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.

도 9a 및 도 9b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이의 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.

도 10a 및 도 10b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이의 제4 마스크 공정을 설명하기 위한 평면도 및 단면도.

도 11a 및 도 11b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이의 불량 셀을 암점화 하는 공정을 설명하기 위한 평면도 및 단면도.

<도면의 주요 부분에 대한 부호의 설명>

22 : 게이트 라인 22G : 게이트 전극

26 : 스토리지 라인 27 : 스토리지 전극

24 : 데이터 라인 24S : 소스 전극

24D : 드레인 전극 23 : 암점화 유도 패턴

45 : 반도체 패턴 28 : 화소 전극

31 : 기판 33 : 게이트 절연막

35 : 보호막 20 : 화소 접촉홀

30a, 30b, 30c : 레이저 웰딩부 Cst : 스토리지 캐패시터

TFT : 박막 트랜지스터 Cgd : 암점화 유도 캐패시터

Claims

기판상에 형성된 게이트 라인들, 및 상기 게이트 라인에 연결된 게이트 전극을 포함하는 게이트 도전 패턴;

상기 게이트 도전 패턴을 덮은 게이트 절연막;

상기 게이트 전극과 중첩되도록 게이트 절연막 상에 형성된 반도체 패턴;

상기 게이트 라인들과 교차하여 다수의 화소 셀을 정의하는 데이터 라인들, 상기 데이터 라인에 연결되고 상기 반도체 패턴에 접속된 소스 전극, 상기 반도체 패턴이 노출되도록 상기 소스 전극과 분리되고 상기 반도체 패턴에 접속된 드레인 전극 및 상기 게이트 라인에 중첩된 암점화 유도 패턴을 포함하는 소스/드레인 도전 패턴;

상기 소스/드레인 도전 패턴을 덮는 보호막;

상기 보호막을 관통하여 상기 드레인 전극을 노출시키는 화소 접촉홀; 및

상기 보호막 상에 형성되며, 상기 화소 접촉홀을 통해 상기 드레인 전극에 접속됨과 아울러 상기 암점화 유도 패턴에 중첩된 화소 전극을 구비하고,

상기 화소 셀들 중 불량 셀에서 상기 드레인 전극은 단선되고, 상기 화소 전극은 상기 암점화 유도 패턴에 접속된 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 불량 셀의 상기 드레인 전극은 상기 게이트 절연막을 노출시키는 제1 레이저 웰딩부에 의해 단선되고,

상기 불량 셀의 상기 화소 전극은 상기 화소 전극과 상기 암점화 유도 패턴의 중첩부에 형성된 제2 레이저 웰딩부에 의해 상기 암점화 유도 패턴에 접속된 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 불량 셀은

상기 화소 전극에 접속된 암점화 유도 패턴; 및

상기 게이트 절연막을 사이에 두고 상기 화소 전극에 접속된 암점화 유도 패턴과 중첩된 상기 게이트 라인으로 이루어진 암점화 유도 캐패시터를 포함하는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 게이트 도전 패턴은

상기 게이트 라인과 나란하게 형성된 스토리지 라인; 및

상기 스토리지 라인에 연결되어 상기 화소 전극에 중첩된 스토리지 전극을 더 포함하고,

상기 스토리지 전극이 상기 화소 전극과 상기 게이트 절연막 및 상기 보호막을 사이에 두고 중첩되어 스토리지 캐패시터를 구성하는 것을 특징으로 하는 액정표시장치.
제 4 항에 있어서,

상기 불량 셀에서는

상기 기판을 노출시키는 제3 레이저 웰딩부에 의해 상기 스토리지 전극 및 상기 스토리지 라인의 연결부가 단선된 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 반도체 패턴은

상기 소스/드레인 도전 패턴 하부에 중첩되어 상기 소스/드레인 도전 패턴에 접속된 것을 특징으로 하는 액정표시장치.
기판상에 게이트 라인들, 및 상기 게이트 라인에 연결된 게이트 전극을 포함하는 게이트 도전 패턴을 형성하는 단계;

상기 게이트 도전 패턴을 덮은 게이트 절연막을 형성하는 단계;

상기 게이트 전극과 중첩된 반도체 패턴과, 상기 게이트 라인들과 교차하여 다수의 화소 셀을 정의하는 데이터 라인들, 상기 데이터 라인에 연결되고 상기 반도체 패턴에 접속된 소스 전극, 상기 반도체 패턴이 노출되도록 상기 소스 전극과 분리되고 상기 반도체 패턴에 접속된 드레인 전극 및 상기 게이트 라인에 중첩된 암점화 유도 패턴을 포함하는 소스/드레인 도전 패턴을 형성하는 단계;

상기 소스/드레인 도전 패턴을 덮는 보호막을 형성하는 단계;

상기 보호막을 관통하여 상기 드레인 전극을 노출시키는 화소 접촉홀을 형성하는 단계; 및

상기 보호막 상에 형성되며, 상기 화소 접촉홀을 통해 상기 드레인 전극에 접속됨과 아울러 상기 암점화 유도 패턴에 중첩된 화소 전극을 형성하는 단계;

상기 화소 셀들 중 불량 셀을 검출하는 단계; 및

상기 불량 셀에 포함된 상기 드레인 전극이 단선되고, 상기 불량 셀에 포함된 상기 화소 전극이 상기 암점화 패턴에 접속되도록 상기 불량 셀에 레이저를 조사하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 암점화 방법.
제 7 항에 있어서,

상기 레이저를 조사하는 단계에서

상기 불량 셀의 상기 드레인 전극은 상기 게이트 절연막을 노출시키는 제1 레이저 웰딩부에 의해 단선되고,

상기 불량 셀의 상기 화소 전극은 상기 화소 전극과 상기 암점화 유도 패턴의 중첩부에 형성된 제2 레이저 웰딩부에 의해 상기 암점화 유도 패턴에 접속된 것을 특징으로 하는 액정표시장치의 암점화 방법.
제 7 항에 있어서,

상기 레이저를 조사하는 단계에서

상기 화소 전극에 접속된 암점화 유도 패턴, 및 상기 게이트 절연막을 사이 에 두고 상기 화소 전극에 접속된 암점화 유도 패턴과 중첩된 상기 게이트 라인으로 이루어진 암점화 유도 캐패시터가 형성되는 것을 특징으로 하는 액정표시장치의 암점화 방법.
제 7 항에 있어서,

상기 게이트 도전 패턴은

상기 게이트 라인과 나란하게 형성된 스토리지 라인; 및

상기 스토리지 라인에 연결되어 상기 화소 전극에 중첩된 스토리지 전극을 더 포함하고,

상기 스토리지 전극이 상기 화소 전극과 상기 게이트 절연막 및 상기 보호막을 사이에 두고 중첩되어 스토리지 캐패시터를 구성하는 것을 특징으로 하는 액정표시장치의 암점화 방법.
제 10 항에 있어서,

상기 레이저를 조사하는 단계는

상기 스토리지 전극 및 상기 스토리지 라인의 연결부가 단선되도록 상기 기판을 노출시키는 제3 레이저 웰딩부를 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 암점화 방법.
제 7 항에 있어서,

상기 반도체 패턴은

상기 소스/드레인 도전 패턴 하부에 중첩되어 상기 소스/드레인 도전 패턴에 접속된 것을 특징으로 하는 액정표시장치의 암점화 방법.