KR20090003367A

KR20090003367A - 내고장성 비동기식 회로

Info

Publication number: KR20090003367A
Application number: KR1020087029014A
Authority: KR
Inventors: 라지트 마노하; 클린턴 더블유. 켈리
Original assignee: 아크로닉스 세미컨덕터 코포레이션
Priority date: 2006-04-27
Filing date: 2007-04-27
Publication date: 2009-01-09
Also published as: JP5158607B2; EP2020085B1; EP2020085A4; JP2009538549A; EP2020085A2; KR101060270B1; WO2007127917A3; WO2007127917A2

Abstract

본 발명은 예컨대 방사선, 또는 더 넓게는 단일-이벤트 효과를 통해 도입 형태의, 과도 고장에 대해 내성이 있는 비동기식 회로를 위한 새롭고 개선된 방법 및 회로 설계를 제공한다. 조합 논리회로 및 상태유지 논리회로를 위한 SEE-내성 구성(210,210,301,404,510,520,800)이 도시되고 기술된다. 또한, 본 발명은 SRAM 기억회로(700,800)를 위한 SEE-내성 구성을 제공한다.

내고장성 동기식 회로, 논리회로, 전자회로 설계, 방사선, 단일 이벤트 효과

Description

내고장성 비동기식 회로{FAULT TOLERANT ASYNCHRONOUS CIRCUITS}

본 발명은 전자회로 설계에 관한 것으로서, 보다 구체적으로는 내고장성 비동기식 전자회로(fault tolerant asynchronous electronic circuits)에 관한 것이다.

비동기식 회로는 그 동작을 위해 클럭 신호를 사용하지 않는다. 이 클럭 신호는 존재하기 때문에, "글리치(glitches)" 또는 데이터 헤저드(data hazards)를 필터링하는데 사용될 수 없다. 따라서, 비동기식 회로 및 특수한 비동기식 제어회로는 이들 신호에 대해 스위칭 헤저드(switching hazards)를 갖는 한 정확하게 기능할 수 없다. 과도 고장(transient fault)은 신호값의 일시적인 변화-회로에서 "글리치"를 야기하는 변화로서 인식될 수 있다. 이러한 에러는 데드락(deadlock) 및/또는 부정확한 데이터 연산을 포함하는 기능성의 문제를 전파하고 생성할 수 있다.

방사선 효과(radiation effects)는, 이온화 방사선의 영향으로 하나 이상의 전기 노드에서 동시에 회로 동작이 방해 받을 수 있기 때문에, 문제를 복잡하게 만든다. 그 원인은 입자 충격의 반경이 최신 전자회로의 가장 작은 특징부 보다 상당히 더 클 수도 있기 때문이다. 따라서, "단일 이벤트(single event)"는 물리적 으로 근사한(proximate) 다중 신호(multiple signals)가 동시에 변경되도록 할 수 있다. 이전의 여러 발명자들은 이러한 현상을 실험적으로 확립하였고, 단일 입자 충돌로 인해 다중 인접 메모리 비트들의 상태가 변경될 수 있는 메모리에서 대부분의 직접적인 관찰이 이루어진다.

방사선 경화 전자공학(radiation-hardened electronics) 분야는 널리 공개되고 특허받는 분야이다. 이들 문제점에 대한 해결방안은 다음 두 가지 영역으로 구분된다.- 즉, 방사선의 총 이온화 선량(total ionization dosage: TID)에 대한 해결방안과, 단일 이벤트 효과 (single event effects: SEEs)에 대한 해결방안. 최신 CMOS VLSI 제조 분야에서, TID 해결방안은 기초 실리콘 물질의 주문 처리공정(customized processing)을 통해 달성되기 때문에, 본 발명은 후자인 해결방안에 영향을 준다.

SEE 내고장성 전자공학의 영역에는 중대한 종래기술이 존재하지만, 본 발명자들이 알고 있는 바로는 모든 종래기술은 동기회로에 사용하도록 설계되어 있으며 클럭 신호의 존재에 의해 제한받지 않는 비동기식 회로 분야에는 적용될 수 없다.

본 발명자들이 알고 있는 바로는, SEE 내성(tolerance) 및 단일 이벤트 업셋(single event upset: SEU) 면역을 위한 내고장성 비동기식 회로 분야는 종래기술이 거의 존재하지 않는다. 이런 주제와 관련하여 본 발명자들이 알고 있는 유일한 논문은 고 방사선 환경하에서의 SEE 내성 의사 지연 무관 회로(SEE tolerant quasi delay insensitive circuits)의 구현을 위한 덜 효과적인 대체방법에 대해 설명하고 있다. 캘리포니아 공대, Jang, W. 및 Martin, A.J.가 저술한 SEU- tolerant QDI Circuits 참고할 것.

따라서, 비동기식 회로에서 SEE 및 SEU 고장을 해결하기 위한 기술의 필요성이 대두된다.

본 발명은 단일 이벤트 업셋(SEUs) 또는 더 넓게는 단일 이벤트 효과(SEEs)와 같은 방사선 효과를 포함하는 다양한 효과들로 인해 도입될 수 있는 과도 고장에 대해 비동기식 회로가 내성을 갖도록 하는 회로 설계 기술을 제공한다.

본 발명의 일 실시예에서는 내고장성 비동기식 회로를 위한 방법 및 시스템이 제공되고, 이 내고장성 비동기식 회로는,

입력신호를 수신하여 출력신호를 발생시키기 위한 제 1 논리회로;

상기 입력신호를 수신하여 상기 출력신호를 발생시키기 위한 상기 제 1 논리회로의 복제회로를 포함하는 제 2 논리회로; 및

상기 각각의 제 1 및 제 2 논리회로로 부터 출력신호를 수신하기 위해 각각 연결되는 제 1 및 제 2 C-요소와,

상기 각각의 제 1 및 제 2 C-요소의 출력 및 상기 각각의 제 1 및 제 2 논리회로의 출력에 각각 연결되는 제 3 및 제 4 C-요소를 포함하는 직병렬 변환 회로를포함한다.

본 발명의 또 다른 실시예에서는, 내고장성 비동기식 회로를 위한 방법 및 시스템이 제공되고, 이 내고장성 비동기식 회로는,

상기 입력신호를 수신하여 상기 출력신호를 발생시키기 위한 상기 제 1 논리회로의 복제회로를 포함하는 제 2 논리회로;

상기 입력신호를 수신하여 상기 출력신호를 발생시키기 위한 상기 제 1 논리회로의 복제회로를 포함하는 제 3 논리회로;

상기 입력신호를 수신하여 상기 출력신호를 발생시키기 위한 상기 제 1 논리회로의 복제회로를 포함하는 제 4 논리회로;

상기 각각의 제 1 및 제 2 논리회로의 출력을 결합하여 상기 출력신호를 발생시키기 위한 제 1 결합회로;

상기 각각의 제 3 및 제 4 논리회로의 출력을 결합하여 상기 출력신호를 발생시키기 위한 제 2 결합회로; 및

상기 각각의 제 1 및 제 2 결합회로로 부터 출력신호를 수신하기 위해 각각 연결되는 제 1 및 제 2 C-요소와,

상기 각각의 제 1 및 제 2 C-요소의 출력 및 상기 각각의 제 1 및 제 2 결합회로의 출력에 각각 연결되는 제 3 및 제 4 C-요소를 포함하는 직병렬 변환 회로를포함한다.

본 발명의 또 다른 실시예에서는, 논리회로 또는 기억회로에 SEE 면역을 제공하기 위해 상기 논리회로 또는 기억회로와 사용되는 직병렬 변환 회로를 위한 방법 및 시스템이 제공되고, 이 직병렬 변환 회로는,

제 1 C-요소 및 상기 제 1 C-요소의 출력에 직렬 체인연결되는 한 쌍의 제 1 인버터를 포함하는 제 1 회로 분기;

제 2 C-요소 및 상기 제 2 C-요소의 입력 출력에 직렬 체인연결되는 한 쌍의 제 2 인버터를 포함하는 제 2 회로 분기; 및

제 3 C-요소 및 상기 제 3 C-요소의 출력에 직렬 체인연결되는 한 쌍의 제 3 인버터를 포함하는 제 3 회로 분기를 포함하되,

상기 제 1 C-요소의 두개의 입력은 상기 제 2 및 제 3 인버터 쌍에 연결되고;

상기 제 2 C-요소의 두개의 입력은 상기 제 1 및 제 3 인버터 쌍에 연결되고;

상기 제 3 C-요소의 두개의 입력은 상기 제 2 및 제 1 인버터 쌍에 연결되고;

상기 제 1 및 제 3 회로분기는 입력신호 및 상기 입력신호의 복제신호를 각각 수신하고, 정확한 입력신호를 나타내며 SEE 과도 에러신호에 대해 면역성이 있는 출력신호를 발생시킨다.

본 발명의 또 다른 실시예에서는, 내고장성 SRAM 회로를 위한 방법 및 시스템이 제공되고, 이 내고장성 SRAM 회로는

판독회로;

기입회로; 및

상기 각각의 판독 및 기입회로에 각각 연결되는 제 1 및 제 2 C-요소, 및

상기 각각의 제 1 및 제 2 C-요소의 출력과 상기 판독 및 기입회로에 각각 연결되는 제 3 및 제 4 C-요소를 포함하는 직병렬 변환 회로를 포함하되,

상기 직병렬 변환 회로는 단일 기입동작으로 인해 시간 제한 고장(time-limited fault) 중에 상기 SRAM의 전반적인 상태가 변경되는 것을 방지하는 기능을 수행한다.

SEEs에 대해 면역성이 있는 회로를 구성함으로써, 본 발명자들은 우주비행, 군사 및 고 방사선 산업응용분야와 같은 폭넓은 응용분야를 갖는 회로기술을 제공한다.

본 발명의 상기 목적, 특징 및 장점들은 첨부도면을 참조하여 이하의 발명의 상세한 설명으로부터 명백해질 것이다.

도 1은 종래기술에 따른 상태유지 요소(holding element)를 구비하는 종래의 조합 논리회롤를 도시한 회로도이다.

도 2는 본 발명의 제 1 실시예에 따른 상태유지 SEE 면역 게이트(state-holding SEE immune gate)를 도시한 회로도이다.

도 2B는 본 발명의 또 다른 실시예에 따른 상태유지 SEE 면역 게이트를 도시한 회로도이다.

도 3은 본 발명의 또 다른 실시예에 따른 상태유지 SEE 면역 게이트를 도시한 회로도이다.

도 4는 본 발명의 실시예에 따른 범용 C-요소 키퍼(keeper)를 도시한 회로도이다.

도 5는 본 발명의 또 다른 실시예에 따른 상태유지 SEE 면역 게이트를 도시 한 회로도이다.

도 6은 C-요소의 회로도이다.

도 7은 내고장성 SRAM 회로의 회로도이다.

도 8은 SRAM 회로의 상태유지 셀의 회로도이다.

단일 이벤트 업셋(SEUs) 또는 보다 광범위한 단일 이벤트 효과(SEEs)와 같은 방사선 효과를 포함하는 다양한 효과들로 인해 도입될 수 있는 과도 고장에 대해 비동기식 회로가 내성을 갖도록 하기 위한 회로 설계 기술과, 그와 관련된 방법 및 그 회로에 관한 것이다.

해당 기술 분야에서 잘 알려진 방법에 있어서, SEE는 단일의 에너지 입자에 기인한다. SEU는 마이크로 전자 회로에 있어서, 하전입자들이 통과하는 매질에 전자-정공 쌍을 남기며 이온화시킴으로써 에너지를 잃을 때 야기되는, 방사선 유도 에러이다. 검출되지 않아서 교정되지 않은 SEU는 마이크로 전자회로에 부정확한 신호값을 생성하는 결과를 가져 온다.

본 명세서에 사용된 바와 같은 예와 설명들은 전형적인 것이며 이에 국한되지는 않는다.

어떤 논리 칩(logic chips)은 클럭 동기 회로와 비클럭(un-clocked) 비동기식 회로를 동일 칩에 포함하는데 반해, 비동기식 회로는 동작을 위해 클럭 신호를 사용하지 않는다. 클럭은 존재하지 않으므로 "글리치"나 데이타 해저드를 필터링하는데 사용될 수 없다. 따라서 비동기식 회로, 특히 비동기 제어 회로는 그 신호에 어떠한 스위칭 해저드도 가질 수 없다. 과도 고장은 신호값의 일시적인 변화-회로에서 "글리치"를 야기하는 변화-로 인식될 수 있다. 이러한 에러는 전파되어 데드락 및/또는 부정확한 데이타 연산을 포함하는 기능성의 문제를 전파하고 생성할 수 있다.

방사선 효과(radiation effects)는, 이온화 방사선의 영향으로 하나 이상의 전기 노드에서 동시에 회로 동작이 방해 받을 수 있기 때문에, 문제를 복잡하게 만든다. 그 원인은 입자 충격의 반경이 최신 전자회로의 가장 작은 특징부 보다 상당히 더 클 수도 있기 때문이다. 따라서, "단일 이벤트(single event)"는 물리적으로 근사한(proximate) 다중 신호(multiple signals)가 동시에 변경되도록 할 수 있다. 이전의 여러 발명자들은 이러한 현상을 실험적으로 확립하였고, 가장 직접적인 관찰은 단일 입자 충돌로 인해 다중 인접 메모리 비트들의 상태가 변경될 수 있는 메모리에서 이루어졌다.

동기 로직에 대한 기존의 방법들은, 회로가 3번 복제되고 최종 결과는 투표(voting)에 의해서 얻어지는 3중-모듈 중복성(triple-molular redundancy)과 같은, 일반적인 기법들을 사용하여 이러한 문제들을 다루었다. 만약에 하나의 회로가 오작동하더라도, 나머지 두 개의 회로가 올바른 결과를 생성하므로-그 때문에 부정확한 버전을 보우팅으로 이긴다-전체적인 결과는 영향을 받지 않는다. 이러한 기법들은 비동기식 논리회로에 쉽게 적용될 수는 없다. 왜냐 하면 비동기식 논리회로에서 생기는 추가적 문제는 보우터(vopter)에게 보낸 3 개의 입력중 하나는 도달하지 않을 수도 있으므로 SEE가 회로를 보우팅을 어렵게 만드는 데드락에 이르게 할 수 도 있기 때문이다.

본 발명은 과도 고장, 특히 SEEs를 해결하기 위한 새로운 회로 기법에 관한 것이다. (우리는 머릿글자 SEEs를 방사선 유도 과도 고장을 포함하는 임의 과도 고장을 함축하는 의미로 사용한다.) 우리는 어떤 종류의 비동기식 회로는 게이트에서 전파 지연의 변화에 내성이 있다는 사실을 얻었다. 예로 든 회로군(circuit families)은 속도 독립 회로(speed independent circuits), 자기 동기 회로(self-timed circuits), 의사 지연 무관 회로(quasi delay-insensitive circuits)를 포함한다.

예를 들어, 우리는 (출력을 하이(high)상태로 설정하는) 풀업 네트워크(pull-up network)와 (출력을 로우(low)상태로 설정하는) 풀다운 네트워크(pull-down network)에 의해 기술되는 게이트를 가지고 있다. 게이트는 두 네트워크 동작하에서 부울(Boolean) 조건인 특징이 있다. 게이트는, 시스템의 상태가 어떻든지 풀업 네트워크 또는 풀다운 네트워크가 동작할 때, 컴비네이셔널(combinational)하다고 말해진다. 그렇지 않고, 만약 풀업 네트워크 또는 풀다운 네트워크가 동작하지 않으면 즉, 시스템이 풀업 네트워크 또는 풀다운 네트워크가 동작하지 않는 상태에 있으면, 게이트는 상태 유지중(state-holding)이라고 말해진다.

SEE는 게이트의 출력이 그 값을 바꾸도록 유도한다(만약 값이 바뀌지 않으면, SEE를 무시할 수 있다). 이것은 비동기식 회로의 나머지가 오동작하도록 유도한다. 이를 방지하기 위해, 우리는 게이트의 복제를 도입한다. 이 복제는 원래의 게이트와 같이 그것이 똑같은 SEE에 의해 영향받지 않는 방향으로 설계되어야 한 다. 고장에 의해 영향을 각각 받도록 독립적인 고장을 갖는 두 개의 노드는 독립적인 노드(independent nodes)라 한다. 하나의 SEE가 이러한 복제 구조에서 일어날 때, 두 게이트 중의 오직 하나만이 SEE에 의해 영향받는다. 두 게이트의 출력은 일치하지 않는다. 우리는 단일 신호의 두 복제가 불일치할 때 게이트들이 두 개의 복제가 그 값들을 사용하기 전에 대기하여 일치하도록 시스템에서 다른 게이트들을 수정할 수 있다. 이러한 관찰 결과는 알려져 있고 여러 출판물에서 찾을 수 있다. 예로는, 위에서 논의된 지앙(Jiang)과 마틴(Martin)이 쓴 참고 문헌이 있다. 본 발명은 기존의 기법보다 훨씬 더 효과적인 이러한 원리를 충족하기 위한 기발한 회로 기법이며, 이전에 제안된 방법으로는 해결하지 못한 SEEs에 대한 견고성(robustness)을 제공한다.

구성

다음과 같이 SEE-내성(SEE-tolerant) 회로의 제 1 실시예를 구성한다. 첫째로 모든 회로의 신호는 복제된다. 이것은 원본 회로에서 모든 노드의 두 개의 복제를 만들어 낸다. 원본 회로의 각 노드 x에대하여, 두 개의 복제를 xa와 xb로 표기한다. 노드xa와 xb는 독립적이어야 하며, 이것은 회로의 물리적 설계에 대한 결과이다.

만약 x가 컴비네이셔널이면, xa에 대한 게이트에 대한 모든 입력이 "a" 라벨을 갖는 노드들에 해당하는 것을 제외하고, a와 xb에 대한 게이트들은 원래의 게이트와 동일하다. 반면에 xb에 대한 게이트에 대한 모든 입력은 "b" 라벨을 갖는 노드들에 해당한다. 우리는 이것을 어떠한 컴비네이셔널 게이트에 연결된 세트에 적 용할 수 있다.-게이트의 전체 연결 세트는 복제되고, 한 세트는 "a"로 라벨링되고, 다른 세트는 "b"로 라벨링된다. 이 경우에, 컴비네이셔널 로직 게이트의 한 세트의 모든 신호는 다른 세트의 신호와 독립적이어야 한다. (정상적으로는, 이름은 같고 라벨이 다른 신호들만이 독립적이 되기 위해 필요하다.)

만약 x가 상태 유지가면, 그것은 풀업 및 풀다운 네트워크를 포함하며, 여기에 병렬 변환 회로(staticizer) 또는 키퍼(keeper)로 불리는 여분의 상태 유지 요소를 포함한다. 둘 다 회로가 SEE-면역(immune)이 되기 위해 수정되어져야 한다. 게이트를 SEE-면역으로 하기 위해 몇 가지 다른 장치가 서술된다.

첫 번째 장치는 풀다운 및 풀업 네트워크에 있는 모든 트랜지스터를 직렬로 연결된 두 개의 트랜지스터로 대체한다. 만일 원래 트랜지스터중의 하나에 대한 게이트 입력이 g 라면, 그것을 대체하는 두 개의 트랜지스터의 입력은 ga 및 gb 이다. 이러한 변환 후에, 게이트들은 풀업/풀다운 네트워크의 유도를 위한 같은 부울 조건을 충족하는 한, 재정렬(re-ordered)될 수 있다. 첫 번째 장치의 이러한 부분은 일찌기 알려져 있다. 대조적으로, 본 발명은 새롭고 개선된 직병렬 변환 회로를 제공한다. 도 1에서 그 구조를 논의하기로 한다.

도 1은 종래 기술의 대표도이며, 원래의 게이트(102), 상태를 유지하는 직병렬 변환 회로(103)과 함께 원래의 입력(101)과 출력(104)를 포함하는 회로 (100)을 나타낸다. 본 발명에 따라서, 둘 다 회로가 SEE-면역이 되도록 수정된다. 종전 기술에서는 게이트(102)와 I로 라벨된 원래의 입력(101)(입력은 다수의 신호를 포함할 수 있다)과 x로 라벨된 출력(104)이 상태를 유지하고 있는 직병렬 변환 회로(키 퍼로 알려져 있다)(103)과 함께 보인다. 기호 G는 게이트의 기능과 외형 구조를 표기하는데 사용되며, 입력 신호에 의해 매개 변수화된다(parameterize).

도 2A를 참고하면, 본 발명의 실시예에 따라, 도 1의 기능과 동등한 논리 회로(210)의 SEE 면역 버전은 게이트(105)의 복제 버전을 포함한다. 본 발명의 이러한 실시예에서, 원래의 게이트(102)의 각 트랜지스터는, 상기 서술과 같이, 게이트(105)의 각각에 있어서 두 개의 직렬 트랜지스터로 대체된다. 입력 신호 a와 b(Ia, Ib)는 더블 G1 및 더블 G2로 표시되는 두 개의 더블 트랜지스터 게이트 사이에서 분할된다. 두 개의 트랜지스터는, 알려져 있듯이, 고장 면역성을 제공하며, 그것에 의하여 만일 그 고장이 트랜지스터중 하나의 입력을 변화시키면 두 개의 트랜지스터를 직렬(더블 G1과 G2)로 사용하는 것은 회로 출력이 변화하는 것을 방해한다. G1과 G2의 복제를 통한 컴비네이셔널 기능의 복제는 에러 저항성을 증가시키기 위해 아래 서술되는 본 발명의 독창적인(inventive) 직병렬 변환 회로와 함께 사용된다.

기호 "C"는 C-요소(element)를나타내는데 사용되며, "wC"는 약한(weak) C-요소-통상의 게이트에 비유되는 축소된 구동 강도를 갖는 게이트-을 표시하는데 쓰인다. "C"와 "wC"가 C-요소을 표기하는데 사용되는 반면에, 그것들은 필수적으로 동일한 구성을 나타내지는 않으나, 각 회로에 대해 서술한 것과 같다.

해당 기술 분야에서 공지된 방법에서, C-요소은 통상적으로 논리 연산을 입력에 적용하고 히스테리시스(hysterisis)를 갖는 비동기 논리 성분으로서 사용된다. C-요소의 출력은 모든 입력의 상태가 매치(match)될 때 입력을 반사한다. 출력 은 입력이 모두 다른 상태로 천이할 때까지 이 상태로 남아 있게 된다. 형태들(types)은 어떤 입력이 하나의 천이(포지티브 또는 네거티브)에서 연산에 영향을 주는 비대칭 C-요소을 포함한다. 해당 기술 분야에서 공지된 예로 들은 C-요소을 도 6에 도시하였다. 약한 wC C-요소에서, 회로의 구조와 연산은 게이트의 전류 구동 강도가 정상적 게이트에 의해 제압되도록 축소되는 것을 제외하고는 C-요소과 같다. 약한(weak) 회로 요소는 주 회로 출력이 약한 회로 요소를 일정 시간 동안 억제하는 것이 바람직한 곳에 사용된다.

신호 xa와 xb는 C1과 C2의 입력과 연결되는 것으로 보인다. 신호 xa와 xb는 각각 wC1과 wC2의 반전한 입력에 연결된다. C1과 C2의 출력은 wC1과 wC2와 연결되거나 교차 연결된(cross-connected) _xa와 _xb 신호를 지지한다.

도 2의 구성에서, 출력은 xa와 xb이다. 종래 기술과는 대조적으로, 회로의 나머지에 대하여 SEE 면역상태 유지 게이트의 성능을 상당히 개선한 게이트 출력을 직접 사용했다. 이 구조에서, "a"로 라벨된 모든 신호는 그에 따르며 약한 C-요소(_xa와 _xb)에 대한 입력을 포함하는 "b"로 라벨된 신호로부터 독립적이어야 한다. 안전을 위해, 우리는 wC-요소에 대한 입력으로서 게이트(105)로부터 xa와 xb를 직접 사용하지 않으며, 오히려 보완적인 의미(complemented senses) _xa(신호 204)와 _xb(신호 205)를사용한다. 만일 원래의 의미가 필요하면, 우리는 신호의 원래 의미를 회복하기 위해 보완적인 의미에 단순히 인버터를 놓을 수 있다.

연산에서, 만일 SEE가 없다면, 도 2A의 게이트는 도 1의 원래의 게이트처럼 동작한다. 왜냐 하면, 모든 "a"와 "b"가 항상 일치하기 때문이다. 만일 SEE가 있다 면, 어떤 "a" 노드는 그에 해당하는 "b"노드와 달라지게 될 것이다. 만일 이것이 게이트(105)에 대한 입력에서 일어난다면, 더블 게이트 구조에서 직렬 트랜지스터 조합은 에러가 스스로 교정할 때까지 게이트의 출력이 상태-유지가 되도록 유도한다. 이것이 에러가 전파되지 않도록 한다. 만일 에러가 출력 xa 또는 xb에서 생기면, "_xa"와 "_xb" 신호는 C-요소로부터 생성된 것이므로 아직 정확하다. 약한 C-요소은 더블 G1/G2가 출력을 구동하지 않는 상태에 있다면 이와 같은 방법으로 출력을 교정한다. 만일 더블 G1/G2가 출력을 구동한다면, 그것들은 궁극적으로 출력을 교정한다. 이와 마찬가지로, "_xa" 또는 "_xb" 상의 에러는 그것들을 구동하는 C-요소에 의해 교정된다. 결국, 에러 전파는 다음 더블 게이트에서 차단된다. 트랜지스터의 더블링(doubling), 게이트의 복제 그리고 독창적인(inventive) 직병렬 변환 회로(106)의 사용과 함께, 회로는 입력 출력 모두에 있어서 SEE에 면역적이다.

도 2B를 참고하여, 본 발명의 다른 실시예에 따르면, 도 1의 것과 같이 동등한 기능의 논리 회로(210)의 SEE 면역 버전은 도 2A의 회로(210)의 변형예(variation)을 포함한다. 거기서 게이트(201, 202)는 도 1의 게이트와 각각 동등하다. 본 발명의 특색과 장점은 우리가 교차 결합된 C-요소(또한 컨센서스 요소로 알려져 있는)(203)을 상태-유지 직병렬 변환 회로(103)과 상기 도 2의 (106)과 본질적으로 동등한 모양인 상태-유지 성분(203)을 대체하는 데 사용하는 방법으로부터 나온다. 기호 "C"는 C-요소을 나타내는데 사용되며, "wC"는 약한 C-요소-통상의 게이트에 비유되는 축소된 구동 강도를 갖는 게이트-을 표시하는데 쓰인다. 안전을 위해, 우리는 wC-요소에 대한 입력으로서 게이트(105)로부터 xa와 xb를 직접 사용 하지 않으며, 오히려 보완적인 의미(complemented senses) _xa(신호 204)와 _xb(신호 205)를 사용한다. 만일 원래의 의미가 필요하면, 우리는 신호의 원래 의미를 회복하기 위해 보완적인 의미에 단순히 인버터를 놓을 수 있다. 연산에서, 도 2A의 회로(210)에 비유하여, 게이트 G에 대한 입력에 있어서 에러는 트랜지스터를 더블링하는 것에 의해 차단되지 않는다. 대신에, 에러는 "_xa"와 "_xb"를 출력으로 사용함으로써 전파되지 않는다. (만일 신호의 다른 의미가 필요하면 인버터가 이어서 온다.) 도 2B의 C-요소은 에러의 전파를 차단한다. SEE에 대하여 면역적이지 않은 반면, 이러한 본 발명의 실시예는 회로의 효율을 상당히 개선한다. 왜냐 하면 논리 회로(201, 202)에서 직렬 트랜지스터의 수는 원래의 논리 회로(102)상에서 불변이기 때문이다.

본 발명의 특색과 장점은 우리가 교차 결합된 C-요소(또한 컨센서스 요소로 알려져 있는)(203)을 상태-유지 직병렬 변환 회로(103)을 대체하는 데 사용하는 방법으로부터 나온다.

도 3에 나타낸 또 다른 실시예에서, 상기 서술된 것들과 본질적으로 동등하게 연결되며, 키퍼내에서 각 C-요소의 입력과 출력이 W1, W2, W3, W4로 표기되는 컴비네이셔널 게이트에 의해 간격이 떨어지는 부가적 성질을 갖는 C-요소과 함께 약간 수정된 키퍼 회로(301)가 사용되었다. 인버터가 이미 회로내에 존재하므로, 외부에 추가적인 인버터의 도입없이, 그러한 신호를 단순히 게이트의 출력으로 사용할 수 있다. 이러한 구성에서 메인 게이트에 의해 억제될 필요가 있는 게이트만이 약한 게이트가 되며, 여기서 인버터는 논리 회로 G에의해 억제될 수 있음을 이 해할 수 있다. 연산에서 C 성분의 출력에 삽입된 컴비네이셔널 게이트로, 회로는 새로운 키퍼와 조합되어 선택된 대안에 의존하며 도 2B 또는 도 2A에서 원래의 회로와 매우 흡사하게 동작한다. 키퍼 회로는 작은 트랜지스터 구조들을 갖는 최신 CMOS 공정에서 추가적인 장점을 갖는다. 이러한 특별한 키퍼에 있어서, 인버터의 삽입은 C-요소의 입력과 출력을 물리적으로 분리한다. 그 결과로 게이트의 입력 및 출력이 바뀌도록 유도하는 SEE 역시 허용된다. 이것은 도 2A와 도 2B에 있어서 종전 기술의 키퍼에서는 불가능했다. 따라서 이 구조는 한층 더 커진 견고성을 제공한다. 이러한 구성에서 메인 게이트에 의해 억제될 필요가 있는 게이트만이 약한 게이트가 되며, 여기서 인버터는 논리 회로 G에의해 억제될 수 있음을 이해할 수 있다.

수정된 키퍼, 또는 직병렬 변환 회로, 도 2A와 도 2B 및도 3에 관하여 서술된 회로는 본 발명의 SEE-면역 이라는 장점을 제공한다.

일반화된 다중 경로 논리회로

이 방법은 부가적인 견고성을 위해 단순히 두 개의 복제 대신에 원본 회로의 k 복제를 제공함으로써 일반화될 수 있다. 컴비네이셔널 논리에 대해서, 이것은 간단하다. 왜냐하면 원래 하나의 복제만 있던 곳에 논리의 k 복제를 간단히 구성할 수 있기 때문이다. 상태-유지 논리에 대해서, 구성의 제 1 부분은 또한 단순히 상태-유지 게이트의 k 복제를 그러나 키퍼 회로는 일반화되어져야 한다.

도 4에서, 범용 키퍼 회로는 단순히 2-입력 C-요소 대신에 k-입력 C-요소을 포함한다. 실시예의 목적을 위해, 도 4에 부가적인 인버터를 포함하는 범용 키퍼 (도 3의 키퍼 301에 해당한다)를 보였다. 게이트(401)은 모두 k-입력 C-요소이며, 입력 a1, a2,..., ak를 갖는다. 게이트(402)은 또한 모두 k-입력 C-요소이며, 입력 b1, b2,..., bk를 갖는다. "a" 입력은 마치 이중-경로의 경우처럼(도 3에 보임) 모두 그에 해당하는 복제 게이트와 연결된다. 이 예에서, C-요소의 두번째 세트에 대한 "b" 입력은 초기 C-요소의 반전된(inverted) 출력이다. 실시예가 서술의 목적을 위해 한전되는 반면에, 각 키퍼 분기(branch)(404)의 복제는 그 회로가 동시에 허용해야 하는 고장의 수에 기초하여 병렬 및 직렬의 2차원적으로 일어난다.

우리는 이러한 SEE-면역 회로를, 다중-경로가 C-요소 회로를 사용한 경로 사이의 교차-검사(cross-checking) 및 간헐적(occasional) 동기와 병렬로 동일 신호를 연산함에 따라, 다중 경로 논리회로 회로로 지칭한다.

복제된 회로

본 발명의 다른 실시예는 도 1에 보인 SEE-면역 게이트의 분해된(decomposed) 버전이다. 이러한 장치는 도 2와 같이 처럼 두 개의 직렬 트랜지스터 대체를 사용하지 않는다. 대신에, 원래의 게이트 성분이 4차례 복제되고, C-요소은 출력을 최종의 xa 및xb 신호와 결합하는데 사용된다. 도 5를 참조하면, 도 2의 회로의 일반적 표현(510)은 분해되고 회로(520)에서 G1, G2, G3 및 G4로 4회 복제된다. 각각의 원래의 게이트는 4회 복제된다: 입력이 "a"라벨을 갖는 신호로 대체되는 곳에서 2회, 그리고 입력이 "b"라벨을 갖는 신호로 대체될 때 2회이다. 4 개의 게이트 출력은 xa^a, xa^b, xb^a, xb^b이며, 여기서 첨자는 적절한 출력을 생성하는 입력신호의 라벨을 표시한다. 신호들은 xa와 xb 신호를 생성하기 위해 C-요소을 사용아여 결합된다. C-요소 C1과 C2의 반전된 출력은 i) 반전되고 게이트 G1, G2, G3 그리고 G4의 각 출력으로 궤환(feed back)되며, ii) xa, xb 신호를 생성하기 위해 반전된다. 결국, 다음에 서술될 키퍼 구조 502는 xa 및 xb에 대해 상태-유지 성분으로 사용된다.

처음에 이러한 회로(520)의 구조가 크게 나타나는 반면에, 게이트 자체는 종전과 같이 같은 수의 트랜지스터를 갖는다. 부가적인 트랜지스터들은 명확히 그려진 C-요소과 인버터 뿐이다. 또한 이 게이트는 적은 지연을 갖는 것이 바람직하다. 왜냐 하면 G 라벨된 각각의 게이트는 대체하고자 하는 도 2의 구조와 비교하여 절반의 직렬 트랜지스터를 갖기 때문이다. 그러나, 이 회로가 SEE-면역이 되기 위해서는, 모든 Ia 입력이 xab와 마찬가지로 Ib 입력에 독립적임을 가정해야 한다; 서로 다른 3 개의 록립 조건은 대칭적이다. 바꿔 말하면, 컴비네이셔널 논리의 경우와 같이, 우리는 종전에는 없었던 신호들 간의 부가적인 독립 요구를 도입한다.

회로(520)의 완성과 함께 C1, C2의 C-요소의 하나의 입력과 출력을 모두를 뒤집을(flip) 수도 있는 방사선 유도 SEE가 있을 때 문제가 생긴다. 이경우에, 키퍼 회로는 상태-유지가 되며, 출력 신호가 교정 값으로 복원될 수 없다. 통상적으로, C-요소의 입력과 출력이 독립적이라 단언할 수 있다. 그러나 이를 실현하는 것은 트랜지스터-수준의 실현에 의한 물리적인 구조의 제한-C성분의 출력에 연결된 소스/드레인은 즉시 입력중의 하나와 연결된 게이트에 인접하게 된다-때문에 불가능하다. C-요소의 출력을 그 입력과 분리하기 위해, 우리는 도 3(회로 301)과 4에 보인 것처럼 인버터 성분을 포함하는 키퍼 회로의 사용을 제안하였다.

인버터-기반(based) 키퍼 C1, C2는 SEEs에 대해 견고성을 증가시키기 위해 C-요소을 포함하는 키퍼 회로(502)(예를 들어 도 1의 103, 도 2A의 106, 도 2의B 203, 도 3의 301)의 어느 것과도 결합될 수 있다.

SRAM SEE-면역구조

도 7을 참고하면, 도 2A와 도 3의 회로들 간에 SEE-면역구성의 하이브리드로 구성되는 SRAM 회로 구조가, 더블 트랜지스터 리드(read) 회로(r) 및 싱글 트랜지스터 기입(write) 회로(w)와 함께 도시된다. 직병렬 변환 회로(702)는, 다른 실시예에서 인버터 W1-W4가 빠져 있기는 하지만, 도 3과 4의 그것과 본질적으로 같다. 리드 회로는 ua, ub 신호 레일과 연결되고, 기입 회로 wa, wb는 는 ua, ub 그리고 _ua, _ub 신호 레일과 연결된다. 도 7은 단일 판독 라인(r)이다. 이러한 신호는 통상적으로 전통적인 SRAM에서 복수의 비트-셀(bit-cell)에 걸쳐서 공유될 수 있다. 만일 신호 r에 충분한 정전용량(capacitance)가 존재하면,그것을 SEE효과에 면역적일 수 있다. 그렇지 않으면, r을 위한 n-트랜지스터 체인은 두 개의 리드 라인 ra와 rb를 생성하기 위해 복제될 수 있다.

만일 데이타 신호 da, db, _da, _db에 어떠한 SEE 효과로부터도 상태의 변화를 막기위해 충분한 정전 용량이 있다면, da는 db에 연결될 수 있고 _da는 _db에 연결될 수 있다.

본 실시예에서 기입 트랜지스터의 트랜지스터 폭은 셀(cell)의 상태를 겹쳐 기입에 충분할 정도로 크게 선택된다. 회로의 C-요소은 상태 값을 교차-검사하는데 사용된다. 특히 회로의 위 절반과 아래 절반은 회로의 두 부분에서 동시에 비트 플립(bit flip)이 일어나지 않도록 분리되어야 한다. 절반씩 분리되는 양은 회로가 허용하도록 설계된 고장의 형태의 함수이다. 에러는 크로스-토크(cross-talk), 커플링(coupling), 우주광선(cosmic rays), 또는 입자 충돌 (particle hits)과 같은 다양한 물리적 효과들에 의해 야기될 수 있다. 각각의 물리적 효과는 그것이 영향을 주는 특정한 물리적 영역을 가지며, 이를 영향 영역(region of influence)이라 한다. 예를 들어, 입자 충돌은 입자의 크기, 에너지, 그리고 그 입자와 상호 작용하는 물질들에 의해 결정되는 영역에 영향을 준다. 회로의 두 절반에 대한 분리 양은 개개의 물리적 효과가 회로의 두 절반을 포함하는 영향 영역을 갖지 않도록 선택되어져야 한다. 이것은 회로가 형성되는 반도체 기판내에서 회로의 두 절반의 구조를 물리적으로 분리함으로써 달성되어질 수 있다.

도 1에서 셀에 기입(write)하기 위해, 기입 선택 신호는 높게 설정되고 (0,1) 또는 (1,0)이 (da, _da)와 (db, _db) 쌍 모두에서 구동된다. SRAM 셀의 상태를 쓸(write) 수 있는 SEE-프리(free)한 시간 영역(window of time)이 있는 한, 셀은 정확하게 기입된다(written). 셀이 기입될 때, 두 개의 노드가 기입 회로를 경유하여 낮게 구동된다. 업셋(upset)이 존재하는 경우에, 한 개의 노드만이 정확하게 쓰여진다. 회로의 C-요소이 SRAM의 전체 상태가 변하지 않도록 단일 기입(single write)를 보호한다. 따라서, 업셋이 제거되자마자 두개의 노드는 정확하게 쓰여지게 되며, C-요소(elements)는 상태 변화가 진행되도록 허용할 것이다. 기입(write)를 완성하는데 요구된 시간 윈도우는 상태를 변경하기 위하여 4개의 C-요 소를 포함하는 궤환 루프(feedback loop)에 요구된 지연(delay)에 이어서 그라운드에 상기 두 개의 직접적으로 쓰여진 노드를 설정(set)하는데 소요된 시간에 의해 결정된다. 기입 신호의 제거는 추가 SEE 효과의 존재하에서 조차 상기 셀 유지 상태를 가져온다.

SEE-면역 구성 보우팅(Voting SEE-Immune Configuration)

도 8은 SEE-면역 S-RAM 셀의 상태-유지부에 대한 대안적인 셀을 나타낸다. 트랜지스터 사이즈는 크로스-연결(cross-coupled) 인버터 쌍을 오버기입 할 수 있도록 C-요소에 대해 선택된다. 신호 us,ub,_us,_ub는 도 7로부터 동일한 신호에 대응한다. 이 셀에 판독(reads) 및 기입(writes)는 도 7에 도시된 바와 같은 동일한 회로를 사용하여 수행되며; 이들 판독 및 기입 회로는 생략된다.

C-요소(C1,C3)는 신호 ua,_ub(C1),._ua,ub(C2) 및 C2에 대한 둘사이에 크로스-연결된다(cross-connected). 각각의 C-요소(C1-3)는 입력 신호 버퍼링 및 C2에 대한 크로스-연결과 연관된 인버터(I1,I2 및 I3)의 연관된 병렬-쌍 세트를 가진다.

동작시, 중앙의 C-요소는 ua C-요소 및 ub C-요소와의 사이에 불일치(discrepancies)를 해결하기 위하여 '보우팅(voting)' 요소로서 작용하는데;

- 중앙 C-요소에 오류가 발생하는 경우, 상부 및 하부 ua 및 ub C-요소는 일치하며 정정 신호를 중앙 C-요소에 공급한다.

- 상부 ua C-요소에서 오류가 발생하는 경우, 상기 중앙 및 하부 ub C-요소는 일치하며 출력을 설정한다.

- 하부 ub C-요소에서 오류가 발생하는 경우, 상기 중앙 및 하부 ua C-요소 는 일치하며 출력을 설정한다.

SEE 문제에 대한 동시적 해결책은 논리회로의 다중 복제물(copies)과 상기 복제물들 간에 불일치를 해결하는 보우터 회로를 가지는 것이다. 예를 들면, TMR 설계(scheme)는 세개의 복제 회로 및 다수의 보우터를 포함한다. 이 기술 및 본 발명간의 기본적 차이점은, 동기식 논리회로의 고정된 주파수는 -만약 업셋이 클록 에지 바로 근방에서 발생하면, 회복 논리회로는 그것을 수정할 수 없을지도 모르는-취약한(vulnerability) 타이밍 윈도우를 부과한다는 점이다. 본 발명은 계속적인 실행 전에 상기 업셋이 수정되도록 대기하는 SRAM 회로를 위한 방법 및 시스템을 제공한다.

패스-트랜지스터 회로

여기 위에서 서술된 회로에 더하여, 비동기식 회로 또한 패스-트랜지스터 로직을 사용할 수 있다. 패스 트랜지스터는 단일 n-형 트랜지스터 또는 p-형 트랜지스터(n-형 또는 p-형 전송 게이트) 중 하나 또는 둘다 병렬로 연결된 n-형 및 p-형 트랜지스터(풀(full) 전송 게이트)를 사용하는 회로에 있어서 두개의 노드를 연결한다.

전송 게이트 회로 SEE-면역을 만드는 데 적용될 수 있는 두 가지 기술이 있다. 첫번째 기술에 있어서, 직렬의 k 패스 트랜지스터는 각각의 패스-트랜지스터를 대체하며, 여기서 상기 패스 트랜지스터의 게이트는 원래의 게이트 신호의 복제품( (replicas)에 대응한다. 이들 복제품은 상기 다중-경로 회로내의 k 로직 경로 각각에 복사된다. 두번째 기술에 있어서, 직렬의 k 패스 트랜지스터를 사용하는 대신에 패스 트랜지스터들을 간단히 복사한다. i-번째 복제품에 있어서 패스 트랜지스터는 게이트 신호의 i-번째 복제본에 의해 게이팅된다.

본 발명의 추가적인 특징 및 장점

SEE 문제에 대한 동시적 해결책은 논리회로의 다중 복제물과 상기 복제물들 간에 불일치를 해결하는 보우터 회로를 가지는 것이다. 예를 들면, TMR 설계(scheme)는 세 개의 복제 회로 및 다수의 보우터를 포함한다. 이 기술 및 본 발명간의 기본적 차이점은, 동기식 논리회로의 고정된 주파수는 -만약 업셋이 클록 에지 바로 근방에서 발생하면, 회복 논리회로는 그것을 수정할 수 없을지도 모르는-취약한(vulnerability) 타이밍 윈도우를 부과한다는 점이다. 우리의 접근은 단지 두 개의 복제본(보우팅(voting)을 위하여 최소로 요구된-3개가 아닌)을 포함하며 비동기식 논리회로는 계속적인 실행 전에 일치하는 두개의 복제본을 대기하는 것이다.

상기 서술된 지앙(Jiang) 및 마틴(Martin)의 종래 기술은 출력에 있어서 두 개의 C-요소 뿐만 아니라 회로내에 각각 원래의 트랜지스터에 대해 두개의 직렬 트랜지스터를 사용하는 설계를 개시하고 있다. 제안된 접근은 (i) 컴비네이셔널 논리회로에서 직렬 트랜지스터를 복제하지 않으며; (ii) 몇 가지 실시예에서 분해(decomposition)는 상태-유지 논리회로용 두개의 직렬 트랜지스터 구성을 제거하며; (iii) 몇가지 실시예에서 나타낸 구성은 주(primary) 출력을 구동시키는 데 두개의 C-요소를 사용하지 않고, 대신 C-요소는 단지 키퍼 회로를 구현하는데만 사용되는 것;과 (iv) 로버스트(robust) C-요소 키퍼(keeper)는 신규한 구성이며, 수정 예는 논리회로의 SEE 면역성(immunity)을 개선한다는 이유 때문에 차이가 있는 것이다.

따라서, 예컨대 방사선, 또는 더 넓게는 단일-이벤트 효과를 통해 도입 형태의, 과도 고장에 대해 내성이 있는 비동기식 회로를 설계하기 위한 새롭고 개선된 방법 및 시스템이 기술되었다. 컴비네이셔널 논리 회로, 상태-유지 회로 및 SRAM 메모리 회로에 대한 구성이 도시되었고 기술되었다.

본 발명은 특정 실시예들에 관하여 도시되고 기술하였지만, 그에 제한되는 것은 아니다. 본 발명의 범위 내에서 다수의 수정, 변경 및 개선이 독자(reader)들에 의해 이루어질 것이다.

Claims

입력신호를 수신하여 출력신호를 발생시키기 위한 제 1 논리회로;

상기 입력신호를 수신하여 상기 출력신호를 발생시키기 위한 상기 제 1 논리회로의 복제회로를 포함하는 제 2 논리회로; 및

상기 각각의 제 1 및 제 2 논리회로로 부터 출력신호를 수신하기 위해 각각 연결되는 제 1 및 제 2 C-요소와,

상기 각각의 제 1 및 제 2 C-요소의 출력 및 상기 각각의 제 1 및 제 2 논리회로의 출력에 각각 연결되는 제 3 및 제 4 C-요소를 포함하는 직병렬 변환 회로를포함하는 내고장성 비동기식 회로.
제1항에 있어서, 상기 각각의 제 3 및 제 4 C-요소는 약한 C-요소인 것을 특징으로 하는 내고장성 비동기식 회로.
제2항에 있어서, 상기 제 1 및 제 2 C-요소는 상기 내고장성 비동기식 회로의 출력을 포함하는 것을 특징으로 하는 내고장성 비동기식 회로.
제2항에 있어서, 상기 각각의 제 1 및 제 2 논리회로는 각각의 신호처리 트랜지스터를 위한 한 쌍의 직렬 연결 트랜지스터를 포함하고, 상기 제 1 및 제 2 논리회로의 출력은 상기 내고장성 비동기식 회로의 출력을 포함하는 것을 특징으로 하는 내고장성 비동기식 회로.
제1항에 있어서, 상기 제 1 C-요소, 제 2 C-요소, 약한 제 3 C-요소 및 약한 제 4 C-요소 각각의 출력에 연결되되, 한쌍의 C-요소를 연결함으로써 각각의 C-요소의 입력 및 출력을 물리적으로 이격시키는 인버터를 추가로 포함하는 것을 특징으로 하는 내고장성 비동기식 회로.
제1항에 있어서, 상기 직병렬 변환 회로는 N개의 출력신호를 발생시키는 N개의 논리 게리트의 출력을 처리하기 위해 복제되는 것을 특징으로 하는 내고장성 비동기식 회로.
내고장성 비동기식 회로를 제조하는 방법으로서,

입력신호를 수신하여 출력신호를 발생시키기 위한 제 1 논리회로를 제공하는 단계;

상기 입력신호를 수신하여 상기 출력신호를 발생시키기 위한 상기 제 1 논리회로의 복제회로를 포함하는 제 2 논리회로를 제공하는 단계; 및

상기 각각의 제 1 및 제 2 논리회로로 부터 출력신호를 수신하기 위해 각각 연결되는 제 1 및 제 2 C-요소와,

상기 각각의 제 1 및 제 2 C-요소의 출력 및 상기 각각의 제 1 및 제 2 논리회로의 출력에 각각 연결되는 제 3 및 제 4 C-요소를 포함하는 직병렬 변환 회로를 제공하는 단계를 포함하는 방법.
제7항에 있어서, 상기 각각의 제 3 및 제 4 C-요소는 약한 C-요소인 것을 특징으로 하는 방법.
제8항에 있어서, 상기 제 1 및 제 2 C-요소의 출력은 상기 내고장성 비동기식 회로의 출력을 포함하는 것을 특징으로 하는 방법.
제8항에 있어서, 각각의 신호처리 트랜지스터를 위한 한 쌍의 직렬 연결 트랜지스터를 제공하기 위해 상기 각각의 제 1 및 제 2 논리회로를 복제하는 단계를 추가로 포함하되, 상기 제 1 및 제 2 논리회로의 출력은 상기 내고장성 비동기식 회로의 출력을 포함하는 것을 특징으로 하는 방법.
제7항에 있어서, 상기 제 1 C-요소, 제 2 C-요소, 약한 제 3 C-요소 및 약한 제 4 C-요소 각각의 출력에 연결되되, 한쌍의 C-요소를 연결하기 위한 인버터를 제공하는 단계를 추가로 포함함으로써, 각각의 C-요소의 입력 및 출력을 물리적으로 이격시키는 것을 특징으로 하는 방법.
제7항에 있어서, N개의 출력신호를 발생시키는 N개의 논리 게리트의 출력을 처리하기 위해 상기 직병렬 변환 회로를 복제하는 단계를 추가로 포함하는 것을 특 징으로 하는 방법.
입력신호를 수신하여 출력신호를 발생시키기 위한 제 1 논리회로;

상기 입력신호를 수신하여 상기 출력신호를 발생시키기 위한 상기 제 1 논리회로의 복제회로를 포함하는 제 2 논리회로;

상기 입력신호를 수신하여 상기 출력신호를 발생시키기 위한 상기 제 1 논리회로의 복제회로를 포함하는 제 3 논리회로;

상기 입력신호를 수신하여 상기 출력신호를 발생시키기 위한 상기 제 1 논리회로의 복제회로를 포함하는 제 4 논리회로;

상기 각각의 제 1 및 제 2 논리회로의 출력을 결합하여 상기 출력신호를 발생시키기 위한 제 1 결합회로;

상기 각각의 제 3 및 제 4 논리회로의 출력을 결합하여 상기 출력신호를 발생시키기 위한 제 2 결합회로; 및

상기 각각의 제 1 및 제 2 결합회로로 부터 출력신호를 수신하기 위해 각각 연결되는 제 1 및 제 2 C-요소와,

상기 각각의 제 1 및 제 2 C-요소의 출력 및 상기 각각의 제 1 및 제 2 결합회로의 출력에 각각 연결되는 제 3 및 제 4 C-요소를 포함하는 직병렬 변환 회로를포함하는 내고장성 비동기식 회로.
제13항에 있어서, 상기 각각의 결합회로는,

해당 논리회로의 출력에 연결되는 단일 C-요소;

상기 단일 C-요소의 출력과 상기 C-요소의 각 입력 사이에 연결되는 인버터; 및

상기 단일 C-요소의 출력에 연결되는 인버터를 포함하되, 상기 인버터는 출력 신호를 포함하는 것을 특징으로 하는 내고장성 비동기식 회로.
제14항에 있어서, 상기 각각의 제 3 및 제 4 C-요소는 약한 C-요소인 것을 특징으로 하는 내고장성 비동기식 회로.
제15항에 있어서, 상기 제 1 C-요소, 제 2 C-요소, 약한 제 3 C-요소 및 약한 제 4 C-요소 각각의 출력에 연결되되, 한쌍의 C-요소를 연결함으로써 각각의 C-요소의 입력 및 출력을 물리적으로 이격시키는 인버터를 추가로 포함하는 것을 특징으로 하는 내고장성 비동기식 회로.
제15항에 있어서, 상기 직병렬 변환 회로는 N개의 출력신호를 발생시키는 N개의 논리 게리트의 출력을 처리하기위해 복제되는 것을 특징으로 하는 내고장성 비동기식 회로.
논리회로 또는 기억회로에 SEE 면역을 제공하기 위해 상기 논리회로 또는 기억회로와 사용되는 직병렬 변환 회로로서,

제 1 C-요소 및 상기 제 1 C-요소의 출력에 직렬 체인연결되는 한 쌍의 제 1 인버터를 포함하는 제 1 회로 분기;

제 2 C-요소 및 상기 제 2 C-요소의 입력 출력에 직렬 체인연결되는 한 쌍의 제 2 인버터를 포함하는 제 2 회로 분기; 및

제 3 C-요소 및 상기 제 3 C-요소의 출력에 직렬 체인연결되는 한 쌍의 제 3 인버터를 포함하는 제 3 회로 분기를 포함하되,

상기 제 1 C-요소의 두개의 입력은 상기 제 2 및 제 3 인버터 쌍에 연결되고;

상기 제 2 C-요소의 두개의 입력은 상기 제 1 및 제 3 인버터 쌍에 연결되고;

상기 제 3 C-요소의 두개의 입력은 상기 제 2 및 제 1 인버터 쌍에 연결되고;

상기 제 1 및 제 3 회로분기는 입력신호 및 상기 입력신호의 복제신호를 각각 수신하고, 정확한 입력신호를 나타내며 SEE 과도 에러신호에 대해 면역성이 있는 출력신호를 발생시키는 것을 특징으로 하는 직병렬 변환 회로.
제18항에 있어서, 상기 직병렬 변환 회로는 논리회로로부터 입력신호 및 상기 입력신호의 복제신호를 수신하기 위해 연결되는 것을 특징으로 하는 직병렬 변환 회로.
제18항에 있어서, 상기 직병렬 변환 회로는 기억회로로부터 입력신호 및 상기 입력신호의 복제신호를 수신하기 위해 연결되는 것을 특징으로 하는 직병렬 변환 회로.
제18항에 있어서, 상기 제 1, 제 2 및 제 3 인버터 쌍은 약한 인버터로 구성되는 것을 특징으로 하는 직병렬 변환 회로.
내고장성 SRAM 회로로서,

판독회로;

기입회로; 및

상기 각각의 판독 및 기입회로에 각각 연결되는 제 1 및 제 2 C-요소, 및

상기 각각의 제 1 및 제 2 C-요소의 출력과 상기 판독 및 기입회로에 각각 연결되는 제 3 및 제 4 C-요소를 포함하는 직병렬 변환 회로를 포함하되,

상기 직병렬 변환 회로는 단일 기입동작으로 인해 시간 제한 고장 중에 상기 SRAM의 전반적인 상태가 변경되는 것을 방지하는 기능을 수행하는 것을 특징으로 하는 내고장성 SRAM 회로.
제22항에 있어서, 상기 제 3 및 제 4 C-요소는 약한 C-요소인 것을 특징으로 하는 내고장성 SRAM 회로.
제23항에 있어서, 상기 제 1 C-요소, 제 2 C-요소, 약한 제 3 C-요소 및 약한 제 4 C-요소 각각의 출력에 연결되되, 한쌍의 C-요소를 연결함으로써 각각의 C-요소의 입력 및 출력을 물리적으로 이격시키는 인버터를 추가로 포함하는 것을 특징으로 하는 내고장성 SRAM 회로.
제23항에 있어서, 상기 직병렬 변환 회로는 N개의 출력신호를 발생시키는 N개의 논리 게리트의 출력을 처리하기 위해 복제되는 것을 특징으로 하는 내고장성 SRAM 회로.
제23항에 있어서, 상기 판독회로 및 기입회로 중 적어도 하나는 각각의 신호처리 트랜지스터를 위한 한 쌍의 직렬 연결 트랜지스터를 포함하는 것을 특징으로 하는 내고장성 SRAM 회로.
제23항에 있어서, 상기 판독회로 및 기입회로 중 적어도 하나는 원본회로와 병렬로 연결되는 복제회로를 포함하는 것을 특징으로 하는 내고장성 SRAM 회로.
내고장성 SRAM 회로를 제공하는 방법으로서,

판독회로를 제공하는 단계;

기입회로를 제공하는 단계; 및

상기 각각의 판독 및 기입회로에 각각 연결되는 제 1 및 제 2 C-요소, 및

상기 각각의 제 1 및 제 2 C-요소의 출력과 상기 판독 및 기입회로에 각각 연결되는 제 3 및 제 4 C-요소를 포함하는 직병렬 변환 회로를 제공하는 단계를 포함하되,

상기 직병렬 변환 회로는 단일 기입동작으로 인해 시간 제한 고장 중에 상기 SRAM의 전반적인 상태가 변경되는 것을 방지하는 기능을 수행하는 것을 특징으로 하는 방법.
제28항에 있어서, 상기 각각의 제 3 및 제 4 C-요소는 약한 C-요소인 것을 특징으로 하는 방법.
제29항에 있어서, 상기 제 1 C-요소, 제 2 C-요소, 약한 제 3 C-요소 및 약한 제 4 C-요소 각각의 출력에 연결되되, 한쌍의 C-요소를 연결함으로써, 각각의 C-요소의 입력 및 출력을 물리적으로 이격시키는 인버터를 제공하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
제29항에 있어서, N개의 출력신호를 발생시키는 N개의 논리 게리트의 출력을 처리하기 위해 상기 직병렬 변환 회로를 복제하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
제29항에 있어서, 상기 판독회로 및 기입회로 중 적어도 하나를 각각의 신호 처리 트랜지스터를 위한 한 쌍의 직렬 연결 트랜지스터로서 구성하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
제29항에 있어서, 원본회로와 병렬로 연결되는 상기 판독회로 및 기입회로 중 적어도 하나를 복제하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.