KR20090002642A - 다수 결정 회로, 다수 결정 회로를 포함하는 반도체 장치의데이터 출력 회로, 다수 결정 방법, 및 반도체 장치의데이터 출력 방법 - Google Patents

다수 결정 회로, 다수 결정 회로를 포함하는 반도체 장치의데이터 출력 회로, 다수 결정 방법, 및 반도체 장치의데이터 출력 방법 Download PDF

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Abstract

다수 결정 회로는, 제1 논리 레벨 또는 제2 논리 레벨을 각각 가지는 N(N은 2이상의 자연수) 비트의 데이터를 수신하여, N 비트 데이터 중 동일한 논리 레벨을 가지는 비트의 개수에 따라 출력이 달라지고, 비교부 및 플랙 신호 발생부를 포함한다. 비교부는, N 비트 데이터에 포함된 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/2 이상인 지 여부를 판정하고 N 비트 데이터에 포함된 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/2 이상인 지 여부를 판정하며, 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 (N/2-1)에서 1까지의 자연수들 이상인 지 여부를 각각 판정하는 것에 대응하여 동시에 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 1에서 (N/2-1)까지의 자연수들 이상인 지 여부를 각각 판정한다. 플랙 신호 발생부는, 비교부의 판정 결과들에 근거하여, N 비트 데이터 중 동일한 논리 레벨의 개수가 다수인 지 여부를 지시하는 플랙 신호를 발생한다.

Description

다수 결정 회로, 다수 결정 회로를 포함하는 반도체 장치의 데이터 출력 회로, 다수 결정 방법, 및 반도체 장치의 데이터 출력 방법{Majority voter circuit, data output circuit including majority voter circuit in semiconductor device, method for majority vote, and method of outputting data in semiconductor device}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 다수 결정 방법을 설명하기 위한 도표(table)이다.
도 2는 도 1에 도시된 다수 결정 방법을 구현한 본 발명의 실시예에 따른 다수 결정 회로(150)를 설명하는 도면이다.
도 3은 제1 비교부(160)의 실시예를 설명하는 회로도이다.
도 4는 제2 비교부(165)의 실시예를 설명하는 회로도이다.
도 5는 제3 비교부(170)의 실시예를 설명하는 회로도이다.
도 6은 제4 비교부(175)의 실시예를 설명하는 회로도이다.
도 7은 제5 비교부(180)의 실시예를 설명하는 회로도이다.
도 8은 도 1에 도시된 다수 결정 방법을 구현한 본 발명의 다른 실시예에 따 른 다수 결정 회로(200)를 설명하는 도면이다.
도 9는 본 발명의 다른 실시예에 따른 다수 결정 회로(300)를 설명하는 블락 다이어그램이다.
도 10은 본 발명의 실시예에 따른 반도체 장치의 데이터 출력 회로(400)를 설명하는 블락 다이어그램이다.
도 11은 도 10에 도시된 플랙 신호 출력부(420)의 실시예를 설명하는 회로도이다.
도 12는 도 10에 도시된 반전 제어부(440)의 실시예를 설명하는 회로도이다.
도 13은 도 10에 도시된 데이터 출력부(460)의 실시예를 설명하는 도면이다.
도 14는 도 10에 도시된 반도체 장치의 데이터 출력 회로(400)에 적용될 수 있는 POD 신호 전송 방식을 설명하는 도면이다.
< 도면의 주요 부분에 대한 부호의 설명>
310: 비교부 320: 플랙 신호 발생부
300: 다수 결정 회로 420: 플랙 신호 출력부
440: 반전 제어부 460: 데이터 출력부
본 발명은, 전자 회로에 관한 것으로, 보다 상세하게는, 다수 결정 회로, 다수 결정 회로를 포함하는 반도체 장치의 데이터 출력 회로, 다수 결정 방법, 및 반 도체 장치의 데이터 출력 방법에 관한 것이다.
다수 결정 회로(다수 판정 회로)는, 다수 결정 회로에 수신되는 N 비트(bit) 입력 데이터 중, 입력의 반수 이상의 비트가 논리 하이 레벨(logic high level)인 경우 하이 레벨을 출력하고, 입력의 반수 미만의 비트가 논리 로우 레벨(logic low level)인 경우 로우 레벨을 출력할 수 있는 회로이다. 다수 결정 회로는 아날로그 타입(analog type) 및 디지털 타입(digital type)이 있다.
아날로그 타입의 다수 결정 회로는 디지털 타입의 다수 결정 회로에 비해 작은 면적을 가지는 회로로서 구현될 수 있으므로, 상대적으로 적은 개수의 트랜지스터들을 포함할 수 있다. 그러나, 아날로그 타입의 다수 결정 회로는, 다수 결정 회로에 입력되는 입력 데이터에 포함된 "0"(논리 하이 레벨)과 "1"(논리 로우 레벨)의 개수의 차이가 작을 때 오동작을 할 수 있고, 잡음(noise) 또는 입력 데이터의 왜곡에 민감할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 잡음에 강하며 상대적으로 적은 개수의 트랜지스터들을 포함하는 다수 결정 회로, 다수 결정 회로를 포함하는 반도체 장치의 데이터 출력 회로, 다수 결정 방법, 및 반도체 장치의 데이터 출력 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 다수 결정 회로는, 제1 논리 레벨 또는 제2 논리 레벨을 각각 가지는 N(N은 2이상의 자연수) 비트의 데이터를 수신하여 상기 N 비트 데이터 중 동일한 논리 레벨을 가지는 비트의 개수에 따라 출력이 달라지는 회로에 관한 것으로서, 상기 N 비트 데이터에 포함된 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/2 이상인 지 여부를 판정하고 상기 N 비트 데이터에 포함된 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/2 이상인 지 여부를 판정하며, 상기 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 (N/2-1)에서 1까지의 자연수들 이상인 지 여부를 각각 판정하는 것에 대응하여 동시에 상기 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 1에서 (N/2-1)까지의 자연수들 이상인 지 여부를 각각 판정하는 비교부; 및 상기 비교부의 판정 결과들에 근거하여, 상기 N 비트 데이터 중 동일한 논리 레벨의 개수가 다수인 지 여부를 지시하는 플랙 신호를 발생하는 플랙 신호 발생부를 포함하는 것을 특징으로 한다.
상기 비교부는, 상기 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/4 이상인 지 여부를 판정할 때, 상기 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수를 N/4 이상인 지 여부를 판정할 수 있다. 상기 플랙 신호 발생부는, 상기 N 비트 데이터의 반전 동작의 활성화 또는 상기 N 비트 데이터의 비반전 동작의 활성화를 지시하는 인에이블 신호에 응답하여, 상기 플랙 신호를 발생할 수 있다.
상기 N은, 8일 수 있으며, 상기 비교부는, 상기 하위 4 비트 데이터의 동일한 논리 레벨의 개수를 4와 비교하여 상기 8 비트 데이터의 동일한 논리 레벨의 개수가 4이상인 지 여부를 지시하는 제1 비교 신호를 출력하는 제1 비교부; 상기 상위 4 비트 데이터의 동일한 논리 레벨의 개수를 4와 비교하여 상기 8 비트 데이터 의 동일한 논리 레벨의 개수가 4이상인 지 여부를 지시하는 제2 비교 신호를 출력하는 제2 비교부; 상기 하위 4 비트 데이터의 동일한 논리 레벨의 개수를 2와 비교하고 상기 상위 4 비트 데이터의 동일한 논리 레벨의 개수를 2와 비교하여 상기 8 비트 데이터의 동일한 논리 레벨의 개수가 4이상인 지 여부를 지시하는 제3 비교 신호를 출력하는 제3 비교부; 상기 하위 4 비트 데이터의 동일한 논리 레벨의 개수를 3과 비교하고 상기 상위 4 비트 데이터의 동일한 논리 레벨의 개수를 1과 비교하여 상기 8 비트 데이터의 동일한 논리 레벨의 개수가 4이상인 지 여부를 지시하는 제4 비교 신호를 출력하는 제4 비교부; 및 상기 하위 4 비트 데이터의 동일한 논리 레벨의 개수를 1과 비교하고 상기 상위 4 비트 데이터의 동일한 논리 레벨의 개수를 3과 비교하여 상기 8 비트 데이터의 동일한 논리 레벨의 개수가 4이상인 지 여부를 지시하는 제5 비교 신호를 출력하는 제5 비교부를 포함할 수 있다.
상기 플랙 신호 발생부는, 상기 제1 비교 신호, 상기 제2 비교 신호, 및 상기 제3 비교 신호에 대해 반전 논리곱 연산을 수행하는 제1 낸드 게이트; 상기 제4 비교 신호 및 상기 제5 비교 신호에 대해 반전 논리곱 연산을 수행하는 제2 낸드 게이트; 상기 제1 낸드 게이트의 출력 신호 및 상기 제2 낸드 게이트의 출력 신호에 대해 반전 논리합 연산을 수행하는 노어 게이트; 및 상기 노어 게이트의 출력 신호 및 상기 인에이블 신호에 대해 반전 논리곱 연산을 수행하여 상기 플랙 신호를 발생하는 제3 낸드 게이트를 포함할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 반도체 장치의 데이터 출력 회로는, 제1 논리 레벨 또는 제2 논리 레벨을 각각 가지는 N(N은 2 이상의 자연수) 비트의 데이터를 수신하여 상기 N 비트 데이터 중 동일한 논리 레벨을 가지는 비트의 개수에 따라 상기 N 비트 데이터 중 동일한 논리 레벨의 개수가 다수인 지 여부를 지시하는 플랙 신호를 발생하는 다수 결정 회로; 상기 플랙 신호에 응답하여, 비반전 플랙 신호, 반전 플랙 신호, 및 출력 플랙 신호를 출력하는 플랙 신호 출력부; 상기 비반전 플랙 신호, 상기 반전 플랙 신호, 및 클락 신호에 응답하여, 비반전 제어 신호 및 반전 제어 신호를 발생하는 반전 제어부; 및 상기 비반전 제어 신호에 응답하여 상기 N 비트 데이터를 비반전하여 출력하거나 또는 상기 반전 제어 신호에 응답하여 상기 N 비트 데이터를 반전하여 출력하는 데이터 출력부를 포함하며, 상기 다수 결정 회로는, 상기 N 비트 데이터에 포함된 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/2 이상인 지 여부를 판정하고 상기 N 비트 데이터에 포함된 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/2 이상인 지 여부를 판정하며, 상기 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 (N/2-1)에서 1까지의 자연수들 이상인 지 여부를 각각 판정하는 것에 대응하여 동시에 상기 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 1에서 (N/2-1)까지의 자연수들 이상인 지 여부를 각각 판정하고, 상기 판정 결과들에 근거하여 상기 플랙 신호를 발생하는 것을 특징으로 한다.
상기 다수 결정 회로 및 상기 반전 제어부는 각각, 상기 N 비트 데이터의 반전 동작의 활성화 또는 상기 N 비트 데이터의 비반전 동작의 활성화를 지시하는 인에이블 신호에 응답하여 동작할 수 있다. 상기 데이터 출력부로부터 출력되는 N 비트 데이터는 POD(pseudo open drain) 신호 전송 방식으로 상기 반도체 장치 외부의 채널을 통해 전송될 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 다수 결정 방법은, 제1 논리 레벨 또는 제2 논리 레벨을 각각 가지는 N 비트의 데이터를 수신하여 상기 N 비트 데이터 중 동일한 논리 레벨을 가지는 비트의 개수가 다수인 지 여부를 결정하는 방법에 관한 것으로서, (a) 상기 N 비트 데이터에 포함된 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/2 이상인 지 여부를 판정하고 상기 N 비트 데이터에 포함된 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수를 N/2 이상인 지 여부를 판정하는 단계; (b) 상기 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 (N/2-1)에서 1까지의 자연수들 이상인 지 여부를 각각 판정하는 것에 대응하여 동시에 상기 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 1에서 (N/2-1)까지의 자연수들 이상인 지 여부를 각각 판정하는 단계; 및 (c) 상기 (a) 단계의 판정 결과 및 상기 (b) 단계의 판정 결과들에 근거하여, 상기 N 비트 데이터 중 동일한 논리 레벨의 개수가 다수인 지 여부를 판정하는 단계를 구비하는 것으로 한다. 상기 (c) 단계는, 상기 N 비트 데이터의 반전 동작의 활성화 또는 상기 N 비트 데이터의 비반전 동작의 활성화를 지시하는 인에이블 신호에 응답하여, 상기 N 비트 데이터 중 동일한 논리 레벨의 개수가 다수인 지 여부를 지시하는 플랙 신호를 발생하는 단계를 포함할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 반도체 장치의 데이터 출력 방법은, (a) 제1 논리 레벨 또는 제2 논리 레벨을 각각 가지는 N 비트의 데이터를 수신하는 단계; (b) 상기 N 비트 데이터에 포함된 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/2 이상인 지 여부를 판정하고, 상기 N 비트 데이터에 포함된 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/2 이상인 지 여부를 판정하는 단계; (c) 상기 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 (N/2-1)에서 1까지의 자연수들 이상인 지 여부를 각각 판정하는 것에 대응하여 동시에 상기 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 1에서 (N/2-1)까지의 자연수들 이상인 지 여부를 각각 판정하는 단계; (d) 상기 (b) 단계의 판정 결과 및 상기 (c) 단계의 판정 결과들에 근거하여, 상기 N 비트 데이터 중 동일한 논리 레벨의 개수가 다수인 지 여부를 지시하는 플랙 신호를 발생하는 단계; (e) 상기 플랙 신호에 응답하여, 비반전 플랙 신호, 반전 플랙 신호, 및 출력 플랙 신호를 출력하는 단계; (f) 상기 비반전 플랙 신호, 상기 반전 플랙 신호, 및 클락 신호에 응답하여, 비반전 제어 신호 및 반전 제어 신호를 발생하는 단계; 및 (g) 상기 비반전 제어 신호에 응답하여 상기 N 비트 데이터를 비반전하여 출력하거나 또는 상기 반전 제어 신호에 응답하여 상기 N 비트 데이터를 반전하여 출력하는 단계를 포함하는 것을 특징으로 한다. 상기 (g) 단계에서 출력되는 N 비트 데이터는 POD 신호 전송 방식으로 상기 반도체 장치 외부의 채널을 통해 전송될 수 있다.
본 발명, 본 발명의 동작의 장점, 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는, 본 발명의 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용이 참조되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 설명하는 것에 의해, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조 부호는 동일한 구성 요소 를 나타낸다.
도 1은 본 발명의 실시예에 따른 다수 결정 방법을 설명하기 위한 도표(table)이다. 상기 다수 결정 방법은 다수 결정 회로에 입력되는 입력 데이터가 8 비트들인 경우를 예로 하여 설명된다. 상기 8 비트 입력 데이터의 비트들은 각각 제1 논리 레벨("1"의 데이터) 또는 제2 논리 레벨("0"의 데이터)을 가진다.
도 1을 참조하면, 8 비트 입력 데이터는 하위(lower) 4 비트 데이터(D1 ~ D4)와 상위(upper) 4 비트 데이터(D5 ~ D8)로 분류(division)된다. 또한, 하위 4 비트 데이터(D1 ~ D4)와 상위 4 비트 데이터(D5 ~ D8)는 5가지 경우들(cases)로 분류되는 것에 의해, 8 비트 입력 데이터 중 동일한 논리 레벨(예를 들어, "1"의 데이터)을 가지는 비트의 개수가 다수인 지 여부가 결정된다. 즉, 8 비트 데이터 중 "1"의 데이터를 가지는 비트의 개수가 4 이상인 지 여부가 결정된다.
첫 번째 경우(CASE 1)에 있어서, 하위 4 비트 데이터의 제1 비트 내지 제4 비트(D1 ~ D4)에 포함된 "1"의 개수가 4(=(8/2))와 비교되어 "1"의 개수가 4 이상인 것으로 결정되면, "1"의 개수가 다수인 것으로 결정된다. 따라서, 상위 4 비트 데이터의 제1 비트 내지 제4 비트(D5 ~ D8)에 포함된 "1"의 개수가 0 이상인 지 여부는 판정될 필요가 없다.
두 번째 경우(CASE 2)에 있어서, 하위 4 비트 데이터의 제1 비트 내지 제4 비트(D1 ~ D4)에 포함된 "1"의 개수가 3과 비교되어 "1"의 개수가 3 이상인 것으로 결정되고, 상위 4 비트 데이터의 제1 비트 내지 제4 비트(D5 ~ D8)에 포함된 "1"의 개수가 1과 비교되어 "1"의 개수가 1 이상인 것으로 결정되면, "1"의 개수가 다수 인 것으로 결정된다.
세 번째 경우(CASE 3)에 있어서, 하위 4 비트 데이터의 제1 비트 내지 제4 비트(D1 ~ D4)에 포함된 "1"의 개수가 2와 비교되어 "1"의 개수가 2 이상인 것으로 결정되고, 상위 4 비트 데이터의 제1 비트 내지 제4 비트(D5 ~ D8)에 포함된 "1"의 개수가 2와 비교되어 "1"의 개수가 2 이상인 것으로 결정되면, "1"의 개수가 다수인 것으로 결정된다.
네 번째 경우(CASE 4)에 있어서, 하위 4 비트 데이터의 제1 비트 내지 제4 비트(D1 ~ D4)에 포함된 "1"의 개수가 1과 비교되어 "1"의 개수가 1 이상인 것으로 결정되고, 상위 4 비트 데이터의 제1 비트 내지 제4 비트(D5 ~ D8)에 포함된 "1"의 개수가 3과 비교되어 "1"의 개수가 3 이상인 것으로 결정되면, "1"의 개수가 다수인 것으로 결정된다.
다섯 번째 경우(CASE 5)에 있어서, 상위 4 비트 데이터의 제1 비트 내지 제4 비트(D5 ~ D8)에 포함된 "1"의 개수가 4와 비교되어 "1"의 개수가 4 이상인 것으로 결정되면, "1"의 개수가 다수인 것으로 결정된다. 따라서, 하위 4 비트 데이터의 제1 비트 내지 제4 비트(D1 ~ D4)에 포함된 "1"의 개수가 0 이상인 지 여부는 판정될 필요가 없다.
상기 5가지 경우들의 판정 방법을 요약하면, 8 비트 데이터에 포함된 하위 4 비트 데이터(D1 ~ D4)의 "1"의 데이터의 개수가 4 이상인 지 여부가 판정되고, 8 비트 데이터에 포함된 상위 4 비트 데이터(D5 ~ D8)의 "1"의 데이터의 개수가 4 이상인 지 여부가 판정된다. 또한, 하위 4 비트 데이터(D1 ~ D4)에 포함된 "1"의 데 이터의 개수가 3에서 1까지의 자연수들 이상인 지 여부가 각각 판정되는 것(판정되는 순서)에 대응하여 동시에 상위 4 비트 데이터(D5 ~ D8)에 포함된 "1"의 데이터의 개수가 1에서 3까지의 자연수들 이상인 지 여부가 각각 판정된다.
상기 5가지 경우들의 판정 결과들에 근거하여, 8 비트 입력 데이터 중 "1"의 데이터를 가지는 비트의 개수가 다수인 지 여부가 결정된다. 예를 들어, 5가지 경우들의 판정 결과들에 대해 논리합 연산(OR operation)이 수행되면, 8 비트 입력 데이터 중 "1"의 데이터를 가지는 비트의 개수가 다수인 지 여부가 결정될 수 있다.
전술한 본 발명에 따른 다수 결정 방법은 8 비트 데이터를 예로 하여 설명되었지만, 본 발명에 따른 다수 결정 방법은 16 비트 데이터와 같은 N(N은 2이상의 자연수) 비트의 데이터에도 적용될 수 있다. 16 비트 데이터의 경우, 하위 8 비트 데이터 및 상위 8 비트 데이터가 9가지 경우들로 분류되어 16 비트 데이터 중 동일한 논리 레벨을 가지는 비트의 개수가 다수인 지 여부가 결정될 수 있다.
따라서, 본 발명에 따른 다수 결정 방법은 전술한 바와 같은 분할 정복 방식(divide and conquer strategy)을 사용하여 N 비트 데이터에 포함된 동일한 논리 레벨의 개수가 다수인 지 여부를 판정하기 위한 경우(단계)의 수를 상대적으로 적게 할 수 있다.
도 2는 도 1에 도시된 다수 결정 방법을 구현한 본 발명의 실시예에 따른 다수 결정 회로(150)를 설명하는 도면이다. 도 2를 참조하면, 다수 결정 회로(150)는 비교부(155) 및 플랙(flag) 신호 발생부(190)를 구비한다. 비교부(155)는 제1, 제 2, 제3, 제4, 및 제5 비교부들(160, 165, 170, 175, 180)을 포함한다.
제1 비교부(160)는 하위 4 비트 데이터(D1 ~ D4)의 동일한 논리 레벨(예를 들어, "1"의 데이터)의 개수를 4와 비교하여 8 비트 데이터(D1 ~ D8)의 "1"의 데이터의 개수가 4이상인 지 여부를 지시하는 제1 비교 신호(COM11)를 출력한다. 즉, 제1 비교부(160)는 도 1의 CASE 1에 대응할 수 있다.
제2 비교부(165)는 상위 4 비트 데이터(D5 ~ D8)의 "1"의 데이터의 개수를 4와 비교하여 8 비트 데이터(D1 ~ D8)의 "1"의 데이터의 개수가 4이상인 지 여부를 지시하는 제2 비교 신호(COM21)를 출력한다. 즉, 제2 비교부(165)는 도 1의 CASE 5에 대응할 수 있다.
제3 비교부(170)는 하위 4 비트 데이터(D1 ~ D4)의 "1"의 데이터의 개수를 2와 비교하고 상위 4 비트 데이터(D5 ~ D8)의 "1"의 데이터의 개수를 2와 비교하여 8 비트 데이터(D1 ~ D8)의 "1"의 데이터의 개수가 4이상인 지 여부를 지시하는 제3 비교 신호(COM31)를 출력한다. 즉, 제3 비교부(170)는 도 1의 CASE 3에 대응할 수 있다.
제4 비교부(175)는 하위 4 비트 데이터(D1 ~ D4)의 "1"의 데이터의 개수를 3과 비교하고 상위 4 비트 데이터(D5 ~ D8)의 "1"의 데이터의 개수를 1과 비교하여 8 비트 데이터(D1 ~ D8)의 "1"의 데이터의 개수가 4이상인 지 여부를 지시하는 제4 비교 신호(COM41)를 출력한다. 즉, 제4 비교부(175)는 도 1의 CASE 2에 대응할 수 있다.
제5 비교부(180)는 하위 비트 데이터(D1 ~ D4)의 "1"의 데이터의 개수를 1과 비교하고 상위 4 비트 데이터(D5 ~ D8)의 "1"의 데이터의 개수를 3과 비교하여 8 비트 데이터(D1 ~ D8)의 "1"의 데이터의 개수가 4이상인 지 여부를 지시하는 제5 비교 신호(COM51)를 출력한다. 즉, 제5 비교부(180)는 도 1의 CASE 4에 대응할 수 있다.
플랙 신호 발생부(190)는, 제1, 제2, 제3, 제4, 및 제5 비교 신호들(COM11 ~ COM51)에 응답하여, 8 비트 데이터 중 "1"의 데이터의 개수가 다수인 지 여부를 지시하는 플랙 신호(FLAG)를 발생한다. 플랙 신호 발생부(190)는, 제1 낸드 게이트(NAND gate)(191), 제2 낸드 게이트(192), 노어 게이트(NOR gate)(193), 및 제3 낸드 게이트(194)를 포함한다.
제1 낸드 게이트(191)는, 제1 비교 신호(COM11), 제2 비교 신호(COM21), 및 제3 비교 신호(COM31)에 대해 반전 논리곱 연산을 수행한다. 제2 낸드 게이트(192)는 제4 비교 신호(COM41) 및 제5 비교 신호(COM51)에 대해 반전 논리곱 연산을 수행한다. 노어 게이트(193)는 제1 낸드 게이트(191)의 출력 신호 및 제2 낸드 게이트(192)의 출력 신호에 대해 반전 논리합 연산을 수행한다. 제3 낸드 게이트(194)는 노어 게이트(193)의 출력 신호 및 인에이블(enable) 신호(EN)에 대해 반전 논리곱 연산을 수행하여 플랙 신호(FLAG)를 발생한다. 인에이블 신호(EN)는 8 비트 데이터의 반전(inversion) 동작의 활성화(activation) 또는 8 비트 데이터의 비반전(non-inversion) 동작의 활성화를 지시한다.
전술한 본 발명의 실시예에 따른 다수 결정 회로(150)에서는 제3 낸드 게이트(194)가 플랙 신호(FLAG)를 발생하는 것으로 설명되었지만, 본 발명의 다른 실시 예에 따른 다수 결정 회로에서는 노어 게이트(193)가 플랙 신호를 발생할 수도 있다.
본 발명에 따른 다수 결정 회로(150)는 상기 다수 결정 방법을 이용하여 논리 회로로서 구현되므로, 상대적으로 적은 개수의 트랜지스터들을 포함할 수 있다. 또한, 본 발명의 다수 결정 회로(150)는 디지털 타입이므로 아날로그 타입의 다수 결정 회로에 비해 안정적인 동작을 수행하고 잡음 또는 입력 데이터의 왜곡에 둔감할 수 있다.
도 3은 제1 비교부(160)의 실시예를 설명하는 회로도이다. 도 3을 참조하면, 제1 비교부(160)는, 제1 낸드 게이트(1), 제2 낸드 게이트(2), 노어 게이트(3), 및 인버터(inverter)(4)를 포함한다.
제1 낸드 게이트(1)는 하위 4 비트 데이터(D1 ~ D4)의 제1 비트(D1)와 하위 4 비트 데이터(D1 ~ D4)의 제2 비트(D2)에 대해 반전 논리곱 연산을 수행한다. 제2 낸드 게이트(2)는 하위 4 비트 데이터(D1 ~ D4)의 제3 비트(D3)와 하위 4 비트 데이터(D1 ~ D4)의 제4 비트(D4)에 대해 반전 논리곱 연산을 수행한다.
노어 게이트(3)는 제1 낸드 게이트(1)의 출력 신호와 제2 낸드 게이트(2)의 출력 신호에 대해 반전 논리합 연산을 수행한다. 인버터(4)는 노어 게이트(3)의 출력 신호를 반전하여 제1 비교 신호(COM11)를 출력한다. 제1 비교 신호(COM11)의 논리 레벨은, 하위 4 비트 데이터의 제1 비트 내지 제4 비트(D1 ~ D4)가 모두 하이 레벨("1"의 데이터)일 때, 로우 레벨이 된다.
도 4는 제2 비교부(165)의 실시예를 설명하는 회로도이다. 도 4를 참조하면, 제2 비교부(165)는, 제1 낸드 게이트(10), 제2 낸드 게이트(11), 노어 게이트(12), 및 인버터(13)를 포함한다.
제1 낸드 게이트(10)는 상위 4 비트 데이터(D5 ~ D8)의 제1 비트(D5)와 상위 4 비트 데이터(D5 ~ D8)의 제2 비트(D6)에 대해 반전 논리곱 연산을 수행한다. 제2 낸드 게이트(11)는 상위 4 비트 데이터(D5 ~ D8)의 제3 비트(D7)와 상위 4 비트 데이터(D5 ~ D8)의 제4 비트(D8)에 대해 반전 논리곱 연산을 수행한다.
노어 게이트(12)는 제1 낸드 게이트(10)의 출력 신호와 제2 낸드 게이트(11)의 출력 신호에 대해 반전 논리합 연산을 수행한다. 인버터(13)는 노어 게이트(12)의 출력 신호를 반전하여 제2 비교 신호(COM21)를 출력한다. 제2 비교 신호(COM21)의 논리 레벨은, 상위 4 비트 데이터의 제1 비트 내지 제4 비트(D5 ~ D8)가 모두 하이 레벨일 때, 로우 레벨이 된다.
도 5는 제3 비교부(170)의 실시예를 설명하는 회로도이다. 제3 비교부(170)는, 제1 검출부(DET11), 제2 검출부(DET21), 제3 검출부(DET31), 제4 검출부(DET41), 제5 검출부(DET51), 제6 검출부(DET61), 제1 낸드 게이트(38), 제2 낸드 게이트(57), 및 제3 낸드 게이트(58)를 포함한다.
제1 검출부(DET11)는 하위 4 비트 데이터(D1 ~ D4)의 제1 비트 내지 제3 비트(D1 ~ D3)를 수신하여 하위 4 비트 데이터(D1 ~ D4)의 "1"의 데이터의 개수가 2이상인 지 여부를 검출한다. 예를 들어, 제1 및 제2 비트들(D1, D2)이 모두 하이 레벨이고 제3 및 제4 비트들이 모두 로우 레벨일 때 또는 제1 및 제3 비트들(D1, D3)이 모두 하이 레벨이고 제2 및 제4 비트들이 모두 로우 레벨일 때(즉, 하위 4 비트 데이터에 포함된 "1"의 데이터의 개수가 2일 때), 제1 검출부(DET11)의 출력 논리 레벨은 로우 레벨이 된다.
제1 검출부(DET11)는, 피모스(PMOS) 트랜지스터들(20 ~ 22)과 엔모스(NMOS) 트랜지스터들(23 ~ 25)을 포함한다. 피모스 트랜지스터들(20 ~ 22)과 엔모스 트랜지스터(23 ~ 25)의 게이트들(gates)에는 각각 제1 비트 내지 제3 비트(D1 ~ D3)가 입력된다. 전원 전압(VDD)이 피모스 트랜지스터들(20, 22)의 소스들(sources)에 인가되고, 접지 전압(VSS)이 엔모스 트랜지스터들(24, 25)의 소스들에 인가된다.
제2 검출부(DET21)는 하위 4 비트 데이터(D1 ~ D4)의 제2 비트 내지 제4 비트(D2 ~ D4)를 수신하여 하위 4 비트 데이터(D1 ~ D4)의 "1"의 데이터의 개수가 2이상인 지 여부를 검출한다. 예를 들어, 제1 및 제4 비트들(D1, D4)이 모두 로우 레벨이고 제2 및 제3 비트들(D2, D3)이 모두 하이 레벨일 때 또는 제1 및 제3 비트들(D1, D3)이 모두 로우 레벨이고 제2 및 제4 비트들이 모두 하이 레벨일 때(즉, 하위 4 비트 데이터에 포함된 "1"의 데이터의 개수가 2일 때), 제2 검출부(DET21)의 출력 논리 레벨은 로우 레벨이 된다.
제2 검출부(DET21)는, 피모스 트랜지스터들(26 ~ 28)과 엔모스 트랜지스터들(29 ~ 31)을 포함한다. 피모스 트랜지스터들(26 ~ 28)과 엔모스 트랜지스터(29 ~ 31)의 게이트들에는 각각 제2 비트 내지 제4 비트(D2 ~ D4)가 입력된다. 전원 전압(VDD)이 피모스 트랜지스터들(26, 28)의 소스들에 인가되고, 접지 전압(VSS)이 엔모스 트랜지스터들(30, 31)의 소스들에 인가된다.
제3 검출부(DET31)는 하위 4 비트 데이터의 제1 비트(D1), 제3 비트(D3), 및 제4 비트(D4)를 수신하여 하위 4 비트 데이터에 포함된 "1"의 데이터의 개수가 2이상인 지 여부를 검출한다. 예를 들어, 제1 및 제2 비트들(D1, D2)이 모두 로우 레벨이고 제3 및 제4 비트들(D3, D4)이 모두 하이 레벨일 때 또는 제1 및 제4 비트들(D1, D4)이 모두 하이 레벨이고 제2 및 제3 비트들이 모두 로우 레벨일 때(즉, 하위 4 비트 데이터에 포함된 "1"의 데이터의 개수가 2일 때), 제3 검출부(DET31)의 출력 논리 레벨은 로우 레벨이 된다.
제3 검출부(DET31)는, 피모스 트랜지스터들(32 ~ 34)과 엔모스 트랜지스터들(35 ~ 37)을 포함한다. 피모스 트랜지스터들(32 ~ 34)과 엔모스 트랜지스터(35 ~ 37)의 게이트들에는 제1 비트, 제3 비트, 및 제4 비트(D1, D3, D4)가 각각 입력된다. 전원 전압(VDD)이 피모스 트랜지스터들(32, 34)의 소스들에 인가되고, 접지 전압(VSS)이 엔모스 트랜지스터들(36, 37)의 소스들에 인가된다.
제1 낸드 게이트(38)는, 제1 검출부(DET11)의 출력 신호, 제2 검출부(DET21)의 출력 신호, 및 제3 검출부(DET31)의 출력 신호에 대해 반전 논리곱 연산을 수행한다.
제4 검출부(DET41)는 상위 4 비트 데이터(D5 ~ D8)의 제1 비트 내지 제3 비트(D5 ~ D7)를 수신하여 상위 4 비트 데이터에 포함된 "1"의 데이터의 개수가 2이상인 지 여부를 검출한다.
제4 검출부(DET41)는, 피모스 트랜지스터들(39 ~ 41)과 엔모스 트랜지스터들(42 ~ 44)을 포함한다. 제4 검출부(DET41)의 구성과 동작에 대한 설명은 제1 검출부(DET11)의 구성과 동작에 대한 설명과 유사하므로, 그것에 대한 설명은 본 명 세서에서 생략된다.
제5 검출부(DET51)는 상위 4 비트 데이터(D5 ~ D8)의 제2 비트 내지 제4 비트(D6 ~ D8)를 수신하여 상위 4 비트 데이터에 포함된 "1"의 데이터의 개수가 2이상인 지 여부를 검출한다.
제5 검출부(DET51)는, 피모스 트랜지스터들(46 ~ 47)과 엔모스 트랜지스터들(48 ~ 50)을 포함한다. 제5 검출부(DET51)의 구성 및 동작에 대한 설명은 제2 검출부(DET21)의 구성 및 동작에 대한 설명과 유사하므로, 그것에 대한 설명은 본 명세서에서 생략된다.
제6 검출부(DET61)는 상위 4 비트 데이터(D5 ~ D8)의 제1 비트(D5), 제3 비트(D7), 및 제4 비트(D8)를 수신하여 상위 4 비트 데이터(D5 ~ D8)에 포함된 "1"의 데이터의 개수가 2이상인 지 여부를 검출한다.
제6 검출부(DET61)는, 피모스 트랜지스터들(51 ~ 53)과 엔모스 트랜지스터들(55 ~ 56)을 포함한다. 제6 검출부(DET61)의 구성 및 동작에 대한 설명은 제3 검출부(DET31)의 구성 및 동작에 대한 설명과 유사하므로, 그것에 대한 설명은 본 명세서에서 생략된다.
제2 낸드 게이트(57)는 제4 검출부(DET41)의 출력 신호, 제5 검출부(DET51)의 출력 신호, 및 제6 검출부(DET61)의 출력 신호에 대해 반전 논리곱 연산을 수행한다.
제3 낸드 게이트(58)는 제1 낸드 게이트(38)의 출력 신호와 제2 낸드 게이트(57)의 출력 신호에 대해 반전 논리곱 연산을 수행하여 제3 비교 신호(COM31)를 출력한다. 제3 비교 신호(COM31)의 논리 레벨은, 하위 4 비트 데이터의 제1 비트 내지 제4 비트(D1 ~ D4) 중에 포함된 적어도 두 개의 비트들이 하이 레벨이고 상위 4 비트 데이터의 제1 비트 내지 제4 비트(D5 ~ D8) 중에 포함된 적어도 두 개의 비트들이 하이 레벨일 때, 로우 레벨이 된다.
도 6은 제4 비교부(175)의 실시예를 설명하는 회로도이다. 제4 비교부(175)는, 제1 검출부(DET12), 제2 검출부(DET22), 제3 검출부(DET32), 제1 낸드 게이트(79), 및 제2 낸드 게이트(80)를 포함한다.
제1 검출부(DET12)는, 하위 4 비트 데이터(D1 ~ D4)의 제1 비트 내지 제3 비트(D1 ~ D3)의 논리 레벨들이 모두 하이 레벨이거나 또는 하위 4 비트 데이터(D1 ~ D4)의 제1 비트(D1), 제2 비트(D2), 및 제4 비트(D4)의 논리 레벨들이 모두 하이 레벨인 경우를 근거로 하여, 하위 4 비트 데이터에 포함된 "1"의 데이터의 개수가 3이상인 지 여부를 검출한다.
예를 들어, 하위 4 비트 데이터(D1 ~ D4)의 제1 비트 내지 제3 비트(D1 ~ D3)의 논리 레벨들이 모두 하이 레벨이고 하위 4 비트 데이터의 제4 비트(D4)의 논리 레벨이 로우 레벨이거나 또는 하위 4 비트 데이터(D1 ~ D4)의 제1 비트(D1), 제2 비트(D2), 및 제4 비트(D4)의 논리 레벨들이 모두 하이 레벨이고 하위 4 비트 데이터의 제3 비트(D3)의 논리 레벨이 로우 레벨일 때(즉, 하위 4 비트 데이터에 포함된 "1"의 데이터의 개수가 3일 때), 제1 검출부(DET12)의 출력 논리 레벨은 로우 레벨이 된다.
제1 검출부(DET12)는, 피모스 트랜지스터들(71 ~ 74)과 엔모스 트랜지스터 들(75 ~ 78)을 포함한다. 피모스 트랜지스터들(71 ~ 74)과 엔모스 트랜지스터들(75 ~ 78)의 게이트들에는 하위 4 비트 데이터의 제1 비트 내지 제4 비트(D1 ~ D4)가 각각 입력된다. 전원 전압(VDD)이 피모스 트랜지스터들(71, 73, 74)의 소스들에 인가되고, 접지 전압(VSS)이 엔모스 트랜지스터들(77, 78)의 소스들에 인가된다.
제2 검출부(DET22)는, 하위 4 비트 데이터(D1 ~ D4)의 제1 비트(D1), 제3 비트(D3), 및 제4 비트(D4)의 논리 레벨들이 모두 하이 레벨이거나 또는 하위 4 비트 데이터(D1 ~ D4)의 제2 비트 내지 제4 비트(D2 ~ D4)의 논리 레벨들이 모두 하이 레벨인 경우를 근거로 하여, 하위 4 비트 데이터(D1 ~ D4)에 포함된 "1"의 데이터의 개수가 3이상인 지 여부를 검출한다.
예를 들어, 하위 4 비트 데이터(D1 ~ D4)의 제1 비트(D1), 제3 비트(D3), 및 제4 비트(D4)의 논리 레벨들이 모두 하이 레벨이고 하위 4 비트 데이터(D1 ~ D4)의 제2 비트(D2)의 논리 레벨이 로우 레벨이거나 또는 하위 4 비트 데이터(D1 ~ D4)의 제1 비트(D1)의 논리 레벨이 로우 레벨이고 하위 4 비트 데이터(D1 ~ D4)의 제2 비트 내지 제4 비트(D2 ~ D4)의 논리 레벨들이 모두 하이 레벨일 때(즉, 하위 4 비트 데이터에 포함된 "1"의 데이터의 개수가 3일 때), 제2 검출부(DET22)의 출력 논리 레벨은 로우 레벨이 된다.
제2 검출부(DET22)는, 피모스 트랜지스터들(63 ~ 66)과 엔모스 트랜지스터들(67 ~ 70)을 포함한다. 피모스 트랜지스터들(63 ~ 66)과 엔모스 트랜지스터들(67 ~ 70)의 게이트들에는 하위 4 비트 데이터의 제1 비트 내지 제4 비트(D1 ~ D4)가 각각 입력된다. 전원 전압(VDD)이 피모스 트랜지스터들(63, 65, 66)의 소스들에 인가되고, 접지 전압(VSS)이 엔모스 트랜지스터들(69, 70)의 소스들에 인가된다.
제1 낸드 게이트(79)는 제1 검출부(DET12)의 출력 신호와 제2 검출부(DET22)의 출력 신호에 대해 반전 논리곱 연산을 수행한다.
제3 검출부(DET32)는 상위 4 비트 데이터(D5 ~ D8)에 포함된 "1"의 데이터 의 개수가 1이상인 지 여부를 검출한다. 제3 검출부는, 제1 노어 게이트(60), 제2 노어 게이트(61), 및 제3 낸드 게이트(62)를 포함한다.
제1 노어 게이트(60)는 상위 4 비트 데이터의 제1 비트(D5)와 상위 4 비트 데이터의 제2 비트(D6)에 대해 반전 논리합 연산을 수행한다. 제2 노어 게이트(61)는 상위 4 비트 데이터의 제3 비트(D7)와 상위 4 비트 데이터의 제4 비트(D8)에 대해 반전 논리합 연산을 수행한다. 제3 낸드 게이트(62)는 제1 노어 게이트(60)의 출력 신호와 제2 노어 게이트(61)의 출력 신호에 대해 반전 논리곱 연산을 수행하여 제3 검출부(DET32)의 출력 신호를 출력한다. 제3 검출부(DET32)의 출력 신호의 논리 레벨은, 상위 4 비트 데이터의 제1 비트 내지 제4 비트(D5 ~ D8) 중에 포함된 적어도 하나의 비트가 하이 레벨일 때, 하이 레벨이 된다.
제2 낸드 게이트(80)는 제1 낸드 게이트(79)의 출력 신호와 제3 검출부(DET32)의 출력 신호에 대해 반전 논리곱 연산을 수행하여 제4 비교 신호(COM41)를 출력한다. 제4 비교 신호(COM41)의 논리 레벨은, 하위 4 비트 데이터의 제1 비트 내지 제4 비트(D1 ~ D4) 중에 포함된 적어도 3 개의 비트들이 하이 레벨이고 상위 4 비트 데이터의 제1 비트 내지 제4 비트(D5 ~ D8) 중에 포함된 적어도 하나의 비트가 하이 레벨일 때, 로우 레벨이 된다.
도 7은 제5 비교부(180)의 실시예를 설명하는 회로도이다. 도 7을 참조하면, 제5 비교부(180)는, 제1 검출부(DET13), 제2 검출부(DET23), 및 제3 검출부(DET33)를 포함한다.
제1 검출부(DET13)는 하위 4 비트 데이터(D1 ~ D4)에 포함된 "1"의 데이터의 개수가 1이상인 지 여부를 검출한다. 제1 검출부(DET13)는, 제1 노어 게이트(81), 제2 노어 게이트(82), 및 제3 낸드 게이트(83)를 포함한다.
제1 노어 게이트(81)는 하위 4 비트 데이터의 제1 비트(D1)와 하위 4 비트 데이터의 제2 비트(D2)에 대해 반전 논리합 연산을 수행한다. 제2 노어 게이트(82)는 하위 4 비트 데이터의 제3 비트(D3)와 하위 4 비트 데이터의 제4 비트(D4)에 대해 반전 논리합 연산을 수행한다. 제3 낸드 게이트(83)는 제1 노어 게이트(81)의 출력 신호와 제2 노어 게이트(82)의 출력 신호에 대해 반전 논리곱 연산을 수행하여 제1 검출부(DET13)의 출력 신호를 출력한다. 제1 검출부(DET13)의 출력 신호의 논리 레벨은, 하위 4 비트 데이터의 제1 비트 내지 제4 비트(D1 ~ D4) 중에 포함된 적어도 하나의 비트가 하이 레벨일 때, 하이 레벨이 된다.
제2 검출부(DET23)는, 상위 4 비트 데이터의 제1 비트 내지 제3 비트(D5 ~ D7)의 논리 레벨들이 모두 하이 레벨이거나 또는 상위 4 비트 데이터의 제1 비트(D5), 제2 비트(D6), 및 제4 비트(D8)의 논리 레벨들이 모두 하이 레벨인 경우를 근거로 하여, 상위 4 비트 데이터(D5 ~ D8)에 포함된 "1"의 데이터의 개수가 3이상인 지 여부를 검출한다.
예를 들어, 상위 4 비트 데이터의 제1 비트 내지 제3 비트(D5 ~ D8)의 논리 레벨들이 모두 하이 레벨이고 하위 4 비트 데이터의 제4 비트(D4)의 논리 레벨이 로우 레벨이거나 또는 상위 4 비트 데이터의 제1 비트(D5), 제2 비트(D6), 및 제4 비트(D8)의 논리 레벨들이 모두 하이 레벨이고 상위 4 비트 데이터의 제3 비트(D7)의 논리 레벨이 로우 레벨일 때(즉, 상위 4 비트 데이터에 포함된 "1"의 데이터의 개수가 3일 때), 제2 검출부(DET23)의 논리 레벨은 로우 레벨이 된다.
제2 검출부(DET23)는, 피모스 트랜지스터들(92 ~ 95)과 엔모스 트랜지스터들(96 ~ 99)을 포함한다. 피모스 트랜지스터들(92 ~ 95)과 엔모스 트랜지스터들(96 ~ 99)의 게이트들에는 상위 4 비트 데이터의 제1 비트 내지 제4 비트(D5 ~ D8)가 각각 입력된다. 전원 전압(VDD)이 피모스 트랜지스터들(92, 94, 95)의 소스들에 인가되고, 접지 전압(VSS)이 엔모스 트랜지스터들(98, 99)의 소스들에 인가된다.
제3 검출부(DET33)는, 상위 4 비트 데이터의 제1 비트(D5), 제3 비트(D7), 및 제4 비트(D8)의 논리 레벨들이 모두 하이 레벨이거나 또는 상위 4 비트 데이터의 제2 비트 내지 제4 비트(D6 ~ D8)의 논리 레벨들이 모두 하이 레벨인 경우를 근거로 하여, 상위 4 비트 데이터에 포함된 "1"의 데이터의 개수가 3이상인 지 여부를 검출한다.
예를 들어, 제3 검출부(DET33)는, 상위 4 비트 데이터의 제1 비트(D5), 제3 비트(D7), 및 제4 비트(D8)의 논리 레벨들이 모두 하이 레벨이고 상위 4 비트 데이터의 제2 비트(D6)의 논리 레벨이 로우 레벨이거나 또는 상위 4 비트 데이터의 제1 비트(D5)의 논리 레벨이 로우 레벨이고 상위 4 비트 데이터의 제2 비트 내지 제4 비트(D6 ~ D8)의 논리 레벨들이 모두 하이 레벨일 때(즉, 상위 4 비트 데이터에 포 함된 "1"의 데이터의 개수가 3일 때), 제3 검출부(DET33)의 논리 레벨은 로우 레벨이 된다.
제3 검출부(DET33)는, 피모스 트랜지스터들(84 ~ 87)과 엔모스 트랜지스터들(88 ~ 91)을 포함한다. 피모스 트랜지스터들(84 ~ 87)과 엔모스 트랜지스터들(88 ~ 91)의 게이트들에는 상위 4 비트 데이터의 제1 비트 내지 제4 비트(D5 ~ D8)가 각각 입력된다. 전원 전압(VDD)이 피모스 트랜지스터들(84, 86, 87)의 소스들에 인가되고, 접지 전압(VSS)이 엔모스 트랜지스터들(90, 91)의 소스들에 인가된다.
제1 낸드 게이트(100)는 제2 검출부(DET23)의 출력 신호와 제3 검출부(DET33)의 출력 신호에 대해 반전 논리곱 연산을 수행한다.
제2 낸드 게이트(101)는 제1 검출부(DET13)의 출력 신호와 제1 낸드 게이트(100)의 출력 신호에 대해 반전 논리곱 연산을 수행하여 제5 비교 신호(COM51)를 출력한다. 제5 비교 신호(COM51)의 논리 레벨은, 하위 4 비트 데이터에 포함된 제1 비트 내지 제4 비트(D1 ~ D4)의 적어도 하나의 비트가 하이 레벨이고 상위 4 비트 데이터에 포함된 제1 비트 내지 제4 비트(D5 ~ D8)의 적어도 3개의 비트들이 하이 레벨일 때, 로우 레벨이 된다.
도 8은 도 1에 도시된 다수 결정 방법을 구현한 본 발명의 다른 실시예에 따른 다수 결정 회로(200)를 설명하는 도면이다. 도 8을 참조하면, 다수 결정 회로(200)는, 비교부(210) 및 플랙 신호 발생부(270)를 포함한다. 비교부(210)는 제1, 제2, 제3, 제4, 및 제5 비교부들(220, 230, 240, 250, 260)을 포함한다.
제1 비교부(220)는 하위 4 비트 데이터(D1 ~ D4)의 동일한 논리 레벨(예를 들어, "1"의 데이터)의 개수를 4와 비교하여 8 비트 데이터(D1 ~ D8)의 "1"의 데이터의 개수가 4이상인 지 여부를 지시하는 제1 비교 신호(COM12)를 출력한다. 즉, 제1 비교부(220)는 도 1의 CASE 1에 대응할 수 있다. 제1 비교부(220)는 도 3에 도시된 제1 비교부(160)의 구성 요소들과 유사한 구성 요소들을 포함할 수 있다. 예를 들어, 제1 비교부(220)는 도 3에 도시된 제1 비교부(160)에서 인버터(4)를 생략한 구성을 가질 수 있다.
제2 비교부(230)는 상위 4 비트 데이터(D5 ~ D8)의 "1"의 데이터의 개수를 4와 비교하여 8 비트 데이터(D1 ~ D8)의 "1"의 데이터의 개수가 4이상인 지 여부를 지시하는 제2 비교 신호(COM22)를 출력한다. 즉, 제2 비교부(230)는 도 1의 CASE 5에 대응할 수 있다. 제2 비교부(230)는 도 4에 도시된 제2 비교부(165)의 구성 요소들과 유사한 구성 요소들을 포함할 수 있다.
제3 비교부(240)는 하위 4 비트 데이터(D1 ~ D4)에 포함된 "1"의 데이터의 개수를 2와 비교하고 상위 4 비트 데이터(D5 ~ D8)에 포함된 "1"의 데이터의 개수를 2와 비교하여 8 비트 데이터(D1 ~ D8)에 포함된 "1"의 데이터의 개수가 4이상인 지 여부를 지시하는 제3 비교 신호(COM32)를 출력한다. 즉, 제3 비교부(240)는 도 1의 CASE 3에 대응할 수 있다. 제3 비교부(240)는 도 5에 도시된 제3 비교부(170)의 구성 요소들과 유사한 구성 요소들을 포함할 수 있다.
제4 비교부(250)는 하위 4 비트 데이터(D1 ~ D4)에 포함된 "1"의 데이터의 개수를 3과 비교하고 상위 4 비트 데이터(D5 ~ D8)에 포함된 "1"의 데이터의 개수를 1과 비교하여 8 비트 데이터(D1 ~ D8)에 포함된 "1"의 데이터의 개수가 4이상인 지 여부를 지시하는 제4 비교 신호(COM42)를 출력한다. 즉, 제4 비교부(250)는 도 1의 CASE 2에 대응할 수 있다. 제4 비교부(250)는 도 6에 도시된 제4 비교부(175)의 구성 요소들과 유사한 구성 요소들을 포함할 수 있다.
제5 비교부(260)는 하위 비트 데이터(D1 ~ D4)에 포함된 "1"의 데이터의 개수를 1과 비교하고 상위 4 비트 데이터(D5 ~ D8)에 포함된 "1"의 데이터의 개수를 3과 비교하여 8 비트 데이터(D1 ~ D8)에 포함된 "1"의 데이터의 개수가 4이상인 지 여부를 지시하는 제5 비교 신호(COM52)를 출력한다. 즉, 제5 비교부(260)는 도 1의 CASE 4에 대응할 수 있다. 제5 비교부(260)는 도 7에 도시된 제5 비교부(180)의 구성 요소들과 유사한 구성 요소들을 포함할 수 있다.
플랙 신호 발생부(270)는, 제1, 제2, 제3, 제4, 및 제5 비교 신호들(COM12 ~ COM52)에 응답하여, 8 비트 데이터 중 "1"의 데이터의 개수가 다수인 지 여부를 지시하는 플랙 신호(FLAG)를 발생한다.
플랙 신호 발생부(270)는, 오어 게이트(OR gate)(271)와 앤드 게이트(272)를 포함한다. 오어 게이트(271)는, 제1 비교 신호(COM12), 제2 비교 신호(COM22), 제3 비교 신호(COM32), 제4 비교 신호(COM42), 및 제5 비교 신호(COM52)에 대해 논리합 연산을 수행한다. 앤드 게이트(272)는 오어 게이트(271)의 출력 신호 및 인에이블 신호(EN)에 대해 논리곱 연산을 수행하여 플랙 신호(FLAG)를 발생한다. 인에이블 신호(EN)는 8 비트 데이터(D1 ~ D8)의 반전 동작의 활성화 또는 8 비트 데이터(D1 ~ D8)의 비반전 동작의 활성화를 지시한다.
전술한 본 발명의 실시예에 따른 다수 결정 회로(200)에서는 앤드 게이 트(272)가 플랙 신호(FLAG)를 발생하는 것으로 설명되었지만, 본 발명의 다른 실시예에 따른 다수 결정 회로에서는 OR 게이트(271)가 플랙 신호를 발생할 수도 있다.
도 9는 본 발명의 다른 실시예에 따른 다수 결정 회로(300)를 설명하는 블락 다이어그램이다. 도 9를 참조하면, 다수 결정 회로(300)는 비교부(310) 및 플랙 신호 발생부(320)를 포함한다.
다수 결정 회로(300)는 도 1에 대한 설명에서 언급된 N 비트의 데이터에 포함된 동일한 논리 레벨의 개수가 다수인 지 여부를 결정하는 다수 결정 방법을 구현한 회로이다. 상기 N 비트는 2이상의 자연수일 수 있다.
다수 결정 회로(300)는 제1 논리 레벨("1"의 데이터) 또는 제2 논리 레벨("0"의 데이터)을 각각 가지는 N 비트의 데이터(D1 ~ DN)를 수신하여 N 비트 데이터 중 동일한 논리 레벨(예를 들어, "1"의 데이터)을 가지는 비트의 개수에 따라 출력(플랙 신호 발생부(320)의 출력 레벨)이 달라진다.
비교부(310)는, N 비트 데이터(D1 ~ DN)에 포함된 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/2 이상인 지 여부를 판정하고, N 비트 데이터(D1 ~ DN)에 포함된 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/2 이상인 지 여부를 판정한다.
또한, 비교부(310)는 상기 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 (N/2-1)에서 1까지의 자연수들 이상인 지 여부를 각각 판정하는 것(판정하는 순서)에 대응하여 동시에 상기 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 1에서 (N/2-1)까지의 자연수들 이상인 지 여부를 각각 판정한다.
비교부(310)는 도 8에 도시된 것과 같은 단위(unit) 비교부(예를 들어, 220)를 (N/2 + 1) 개 포함할 수 있다.
플랙 신호 발생부(320)는, 비교부(310)의 판정 결과들(COM)에 근거하여, N 비트 데이터(D1 ~ DN) 중 동일한 논리 레벨의 개수가 다수인 지 여부를 지시하는 플랙 신호(FLAG)를 발생한다.
플랙 신호 발생부(320)는 인에이블 신호(EN)에 응답하여 플랙 신호(FLAG)를 발생하거나 또는 인에이블 신호(EN)와 무관하게 플랙 신호(FLAG)를 발생할 수 있다. 인에이블 신호(EN)는 N 비트 데이터(D1 ~ DN)의 반전 동작의 활성화 또는 N 비트 데이터의 비반전 동작의 활성화를 지시한다.
본 발명에 따른 다수 결정 회로(300)는 상기 다수 결정 방법을 이용하여 논리 회로로서 구현되므로, 상대적으로 적은 개수의 트랜지스터들을 포함할 수 있다. 또한, 본 발명의 다수 결정 회로(300)는 디지털 타입이므로 아날로그 타입의 다수 결정 회로에 비해 안정적인 동작을 수행하고 잡음에 강할 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 장치의 데이터 출력 회로(400)를 설명하는 블락 다이어그램이다. 반도체 장치의 데이터 출력 회로(400)는, 도 9에 도시된 다수 결정 회로(300), 플랙 신호 출력부(420), 반전 제어부(440), 및 데이터 출력부(460)를 구비한다. 상기 반도체 장치는, 예를 들어, DRAM(dynamic random access memory)과 같은 반도체 메모리 장치 또는 반도체 메모리 장치를 제어하는 메모리 컨트롤러(memory controller)일 수 있다.
플랙 신호 출력부(420)는 다수 결정 회로(300)로부터 출력되는 플랙 신 호(FLAG)에 응답하여, 비반전 플랙 신호(FLAGN), 반전 플랙 신호(FLAGI), 및 출력 플랙 신호(FLAGO)를 출력한다. 플랙 신호 출력부(420)는 파워-업(power-up) 신호(PVCCHB)에 응답하여 출력 플랙 신호(FLAGO)를 리셋(reset)할 수 있다. 파워-업 신호(PVCCHB)는 상기 반도체 장치에 전원이 인가되는 것을 지시하는 신호로서, 상기 반도체 장치에 전원이 인가될 때 상대적으로 짧은 시간 동안 논리 하이 레벨로 활성화되는 펄스(pulse)일 수 있다.
반전 제어부(440)는, 비반전 플랙 신호(FLAGN), 반전 플랙 신호(FLAGI), 및 클락(clock) 신호(CK)에 응답하여, 비반전 제어 신호(NINV) 및 반전 제어 신호(INV)를 발생한다. 반전 제어부(440)는, 비반전 플랙 신호(FLAGN), 반전 플랙 신호(FLAGI), 및 클락 신호(CK)에 응답하여, 비반전 제어 신호(NINV), 비반전 제어 신호(NINV)의 반전 신호(NINVB), 반전 제어 신호(INV), 및 반전 제어 신호(INV)의 반전 신호(INVB)를 발생할 수도 있다. 반전 제어부(440)는 N 비트 데이터(D1 ~ DN)를 클락 신호(CK)에 동기(synchronization)시킬 수 있다.
반전 제어부(440)는 인에이블 신호(EN)에 응답하여 전술한 반전 제어부(440)의 동작을 수행하거나 또는 인에이블 신호(EN)와 무관하게 전술한 반전 제어부(440)의 동작을 수행할 수 있다. 인에이블 신호(EN)는 N 비트 데이터(D1 ~ DN)의 반전 동작의 활성화 또는 N 비트 데이터(D1 ~ DN)의 비반전 동작의 활성화를 지시한다.
데이터 출력부(460)는 비반전 제어 신호(NINV)에 응답하여 N 비트 데이터(D1 ~ DN)를 비반전하여 출력 데이터(DO1 ~ DON)로서 출력하거나 또는 반전 제어 신호(INV)에 응답하여 N 비트 데이터(D1 ~ DN)를 반전하여 출력 데이터(DO1 ~ DON)로서 출력한다. 데이터 출력부(460)는, 비반전 제어 신호(NINV) 및 비반전 제어 신호(NINV)의 반전 신호(NINVB)에 응답하여 N 비트 데이터(D1 ~ DN)를 비반전하여 출력 데이터(DO1 ~ DON)로서 출력하거나 또는, 반전 제어 신호(INV) 및 반전 제어 신호(INV)의 반전 신호(INVB)에 응답하여 N 비트 데이터(D1 ~ DN)를 반전하여 출력 데이터(DO1 ~ DON)로서 출력할 수도 있다. 데이터 출력부(460)는 파워-업 신호(PVCCHB)에 응답하여 출력 데이터(DO1 ~ DON)를 리셋할 수 있다.
본 발명에 따른 반도체 장치의 데이터 출력 회로(400)는 본 발명에 따른 다수 결정 회로(300)를 포함하므로, 상대적으로 적은 수의 트랜지스터들로서 구현될 수 있고, 안정적인 동작을 수행할 수 있다.
도 11은 도 10에 도시된 플랙 신호 출력부(420)의 실시예를 설명하는 회로도이다. 도 11을 참조하면, 플랙 신호 출력부(420)는, 제1 인버터(421), 제2 인버터(422), 제3 인버터(423), 래치부(latch unit)를 구성하는 인버터들(424, 425), 리셋 트랜지스터(426), 및 제4 인버터(427)를 포함한다.
제1 인버터(421)는 플랙 신호(FLAG)를 반전하여 반전 플랙 신호(FLAGI)를 발생한다. 제2 인버터(422)는 제1 인버터(421)의 출력 신호를 반전하여 비반전 플랙 신호(FLAGN)를 발생한다. 제3 인버터(423)는 제2 인버터(422)의 출력 신호를 반전한다. 상기 래치부는 제3 인버터(423)의 출력 신호를 래치한다. 리셋 트랜지스터(426)는 상기 반도체 장치에 전원이 인가될 때(파워-업 신호(PVCCHB)의 활성화에 응답하여) 상기 래치부의 입력 신호를 로우 레벨(VSS)로 리셋한다. 제4 인버 터(427)는 상기 래치부의 출력 신호를 반전하여 출력 플랙 신호(FLAGO)를 출력한다. 출력 플랙 신호(FLAGO)는 N 비트 데이터(D1 ~ DN)가 반전되는 경우 하이 레벨이 될 수 있다.
도 12는 도 10에 도시된 반전 제어부(440)의 실시예를 설명하는 회로도이다. 도 12를 참조하면, 반전 제어부(440)는, 제1 인버터(441), 제1 낸드 게이트(442), 제2 낸드 게이트(443), 제2 인버터(444), 제3 인버터(445), 제3 낸드 게이트(446), 제4 인버터(447), 및 제5 인버터(448)를 포함한다.
제1 낸드 게이트(442)는 인에이블 신호(EN)와, 클락 신호(CK)를 제1 인버터(441)를 이용하여 반전한 신호에 대해 반전 논리곱 연산을 수행한다. 제2 낸드 게이트(443)는 제1 낸드 게이트(442)의 출력 신호와 비반전 플랙 신호(FLAGN)에 대해 반전 논리곱 연산을 수행한다. 제2 인버터(444)는 제2 낸드 게이트(443)의 출력 신호를 반전하여 비반전 제어 신호(NINV)를 발생한다. 제3 인버터(445)는 비반전 제어 신호(NINV)를 반전하여 비반전 제어 신호(NINV)의 반전 신호(NINVB)를 발생한다.
제3 낸드 게이트(446)는 제1 낸드 게이트(442)의 출력 신호와 반전 플랙 신호(FLAGI)에 대해 반전 논리곱 연산을 수행한다. 제4 인버터(447)는 제3 낸드 게이트(446)의 출력 신호를 반전하여 반전 제어 신호(INV)를 발생한다. 제5 인버터(448)는 반전 제어 신호(INV)를 반전하여 반전 제어 신호(INV)의 반전 신호(INVB)를 발생한다.
도 13은 도 10에 도시된 데이터 출력부(460)의 실시예를 설명하는 도면이다. 도 13을 참조하면, 데이터 출력부(460)는, N 비트 데이터(D1 ~ DN)에 대응하는 단위(unit) 데이터 출력부들(481 ~ 48N)을 포함한다.
제1 단위 데이터 출력부(481)는, 제1 인버터(461), 제2 인버터(462), 제1 전송 게이트(transmission gate)(463), 제2 전송 게이트(464), 래치부를 구성하는 인버터들(465, 466), 리셋 트랜지스터(467), 및 제3 인버터(468)를 포함한다.
제1 인버터(461)는, N 비트 데이터의 제1 비트(D1)의 논리 레벨을 반전한다. 제2 인버터(462)는 제1 인버터(461)의 출력 신호를 반전한다. 제1 전송 게이트(463)는 비반전 제어 신호(NINV)와 비반전 제어 신호(NINV)의 반전 신호(NINVB)에 응답하여, 제2 인버터(462)의 출력 신호를 출력한다.
제2 전송 게이트(464)는 반전 제어 신호(INV)와 반전 제어 신호(INV)의 반전 신호(INVB)에 응답하여, 제1 인버터(461)의 출력 신호를 출력한다. 상기 래치부는 제1 전송 게이트(463) 또는 제2 전송 게이트들(464)의 출력 신호를 래치한다. 리셋 트랜지스터(467)는 상기 반도체 장치에 전원이 인가될 때(파워-업 신호(PVCCHB)의 활성화에 응답하여) 상기 래치부의 입력 신호를 로우 레벨(VSS)로 리셋한다. 제3 인버터(468)는 상기 래치부의 출력 신호를 반전하여 출력 데이터의 제1 비트(DO1)로서 출력한다.
제2 단위 데이터 출력부 내지 제N 데이터 출력부(482 ~ 48N)는 제1 단위 데이터 출력부(481)의 구성 요소들과 유사한 구성 요소들을 포함하므로, 그것에 대한 설명은 본 명세서에서 생략된다.
도 14는 도 10에 도시된 반도체 장치의 데이터 출력 회로(400)에 적용될 수 있는 POD(pseudo open drain) 신호 전송 방식(signalling type)을 설명하는 도면이다. 보다 상세히 설명하면, 도 14는 POD 신호 전송 방식을 사용하는 반도체 시스템(500)을 설명하는 도면이다.
도 14를 참조하면, 반도체 시스템(500)은, 제1 반도체 장치(510), 제2 반도체 장치(530), 및 데이터 버스(data bus)인 채널(channel)들(550)을 포함한다. 반도체 시스템(500)은 메모리 시스템일 수 있다. 즉, 제1 반도체 장치(510)는 DRAM과 같은 반도체 메모리 장치일 수 있고, 제2 반도체 장치(530)는 반도체 메모리 장치의 데이터 독출 동작과 데이터 기입 동작을 제어하는 메모리 컨트롤러일 수 있다.
제1 반도체 장치(510)는 다수의 트랜시버들(transceivers)(511) 및 데이터 입출력 핀들(DQ pins)(515)을 포함한다. 트랜시버(511)는, 출력 드라이버(output driver)(512), 종단 저항(termination resistor)(RT1), 스위치(513), 및 입력 버퍼(input buffer)(514)를 포함한다. 출력 드라이버(512)는 오프-칩(off-chip) 드라이버라고도 한다.
ODT(on die termination) 회로는, 전원 전압(VDDQ)이 연결된 일단(a terminal)을 가지는 종단 저항(RT1)과, 스위치(513)를 포함한다. 상기 ODT 회로는 채널(550)을 통해 전송되는 데이터의 반사(reflection)로 인한 데이터의 왜곡(distortion)을 방지하는 종단 정합 회로(termination matching circuit)이다. ODT 회로는 스위치(513)가 턴-온(turn-on)될 때 활성화된다.
제2 반도체 장치(530)는 다수의 트랜시버들(531) 및 데이터 입출력 핀들(535)을 포함한다. 트랜시버(531)는, 출력 드라이버(532), 종단 저항(RT2), 스위 치(533), 및 입력 버퍼(534)를 포함한다. ODT 회로는, 전원 전압(VDDQ)이 연결된 일단을 가지는 종단 저항(RT2)과, 스위치(533)를 포함한다. 상기 ODT 회로는 스위치(533)가 턴-온될 때 활성화된다.
제1 반도체 장치(510)의 출력 드라이버(512)는 피모스 트랜지스터 및 엔모스 트랜지스터를 포함하는 인버터 타입(inverter type)의 드라이버이거나, 또는 버퍼 타입(buffer type)의 드라이버일 수 있다. 출력 드라이버(512)는 채널(550)을 전원 전압(VDDQ) 또는 접지 전압(VSSQ)으로 구동하여 데이터를 제2 반도체 장치(530)의 입력 버퍼(534)로 전송한다. 데이터가 제2 반도체 장치(534)의 입력 버퍼(534)로 전송될 때, 제1 반도체 장치(510)의 ODT 회로는 비활성화(inactivation)되고 제2 반도체 장치(530)의 ODT 회로는 활성화된다. 따라서, 출력 드라이버(512)의 엔모스트랜지스터가 턴-온되어 채널(550)의 전압이 로우 레벨로 유지될 때, 제2 반도체 장치(530)의 활성화된 ODT 회로, 채널(550), 및 제1 반도체 장치(510)의 출력 드라이버(512)의 턴-온된 엔모스 트랜지스터를 통해 대기 전류(standby current)가 흘러 직류 전력이 발생한다. 즉, 채널(550)의 전압이 로우 레벨일 때(즉, 채널(550)에서의 데이터가 "0"일 때), 직류 전력이 발생한다. 전술한 제1 반도체 장치(510)의 구성 및 동작 등에 관련된 설명은 제2 반도체 장치(530)의 구성 및 동작 등에 관련된 설명과 유사하므로, 제2 반도체 장치(530)에 관련된 설명은 본 명세서에서 생략된다.
따라서, 제1 반도체 장치(510)와 제2 반도체 장치(530) 사이에 POD 신호 전송 방식으로 데이터를 전달할 때 소모 전류를 감소시키기 위하여, 채널(550)에서의 N 비트 데이터에 포함된 "0"의 데이터의 개수를 감소시켜야 한다. "0"의 데이터를 감소시키기 위하여, 도 10에 도시된 다수 결정 회로를 사용하여 하나의 N 비트 데이터에 포함된 동일한 논리 레벨의 개수가 다수인 지 여부를 판정하고, 그 판정 결과에 따라 N 비트 데이터의 반전 여부를 결정한다. 도 10에 도시된 반도체 장치의 데이터 출력 회로(400)에 대한 설명에서 언급한 바와 같이, N 비트 데이터에 포함된 "1"의 데이터의 개수가 N/2 이상이면 N 비트 데이터를 비반전하여(반전하지 않고) 출력하고, N 비트 데이터에 포함된 "1"의 데이터의 개수가 N/2 미만이면 N 비트 데이터를 반전하여 출력할 수 있다. 이 경우, 제 1 반도체 장치(510)의 출력 드라이버(512) 또는 제2 반도체 장치(530)의 출력 드라이버(532)는 버퍼 타입의 드라이버일 수 있다. 상기 데이터 반전 방법은 DBI(data bus inversion) DC 방법이라고도 한다.
도 10에 도시된 반도체 장치의 데이터 출력 회로(400)에 포함된 데이터 출력부(460)가 N 비트 데이터를 POD 신호 전송 방식으로 채널(550)들을 통해 전송하기 위하여, 데이터 출력부(460)는 제1 반도체 장치(510)의 출력 드라이버(512) 또는 제2 반도체 장치(530)의 출력 드라이버(532)에 연결(coupling)될 수 있다. 즉, 제1 반도체 장치(510) 또는 제2 반도체 장치(530)는 도 10에 도시된 반도체 장치의 데이터 출력 회로(400)를 포함할 수 있다. 도 14에는 도시되지 않았지만, 제1 및 제2 반도체 장치들(510, 530)은 각각 도 10에 도시된 출력 플랙 신호(FLAGO)를 전달하는 플랙 핀을 포함할 수 있다.
전술한 바와 같이, 본 발명에 따른 반도체 장치의 데이터 출력 회로(400) 는, POD 신호 전송 방식에 적절한 데이터 반전 방식으로 데이터를 출력할 수 있으므로, 데이터 출력 회로(400)가 연결된 시스템의 소비 전력을 감소시킬 수 있다.
이상에서와 같이, 도면과 명세서에서 실시예가 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이며 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자는 본 발명으로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 다수 결정 방법은 분할 정복 방식을 사용하여 N 비트 입력 데이터에 포함된 동일한 논리 레벨의 개수가 다수인 지 여부를 판정하기 위한 경우의 수를 상대적으로 적게 할 수 있다.
본 발명에 따른 다수 결정 회로는 상기 다수 결정 방법을 이용하여 논리 회로로서 구현되므로, 상대적으로 적은 개수의 트랜지스터들을 포함할 수 있다. 또한, 본 발명의 다수 결정 회로는 디지털 타입이므로 아날로그 타입의 다수 결정 회로와 비교할 때 안정적인 동작을 수행하고 잡음 또는 입력 데이터의 왜곡에 둔감할 수 있다.
본 발명에 따른 반도체 장치의 데이터 출력 회로는 상기 다수 결정 회로를 포함하므로, 상대적으로 적은 수의 트랜지스터들로서 구현될 수 있고, 안정적인 동 작을 수행할 수 있다. 또한, 본 발명의 반도체 장치의 데이터 출력 회로는, POD 신호 전송 방식에 적절한 데이터 반전 방식으로 데이터를 출력할 수 있으므로, 데이터 출력 회로가 연결된 시스템의 소비 전력을 감소시킬 수 있다.
본 발명에 따른 반도체 장치의 데이터 출력 방법은 상기 다수 결정 방법을 포함하므로, POD 신호 전송 방식에 적절한 데이터 반전 방식으로 데이터를 출력할 수 있고, 데이터 출력 회로가 연결된 시스템의 소비 전력을 감소시킬 수 있다.

Claims (25)

  1. 제1 논리 레벨 또는 제2 논리 레벨을 각각 가지는 N(N은 2이상의 자연수) 비트의 데이터를 수신하여 상기 N 비트 데이터 중 동일한 논리 레벨을 가지는 비트의 개수에 따라 출력이 달라지는 다수 결정 회로에 있어서,
    상기 N 비트 데이터에 포함된 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/2 이상인 지 여부를 판정하고 상기 N 비트 데이터에 포함된 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/2 이상인 지 여부를 판정하며, 상기 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 (N/2-1)에서 1까지의 자연수들 이상인 지 여부를 각각 판정하는 것에 대응하여 동시에 상기 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 1에서 (N/2-1)까지의 자연수들 이상인 지 여부를 각각 판정하는 비교부; 및
    상기 비교부의 판정 결과들에 근거하여, 상기 N 비트 데이터 중 동일한 논리 레벨의 개수가 다수인 지 여부를 지시하는 플랙 신호를 발생하는 플랙 신호 발생부를 포함하는 것을 특징으로 하는 다수 결정 회로.
  2. 제1항에 있어서, 상기 비교부는,
    상기 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/4 이상인 지 여부를 판정할 때, 상기 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수를 N/4 이상인 지 여부를 판정하는 것을 특징으로 하는 다수 결정 회로.
  3. 제1항에 있어서, 상기 플랙 신호 발생부는,
    상기 N 비트 데이터의 반전 동작의 활성화 또는 상기 N 비트 데이터의 비반전 동작의 활성화를 지시하는 인에이블 신호에 응답하여, 상기 플랙 신호를 발생하는 것을 특징으로 하는 다수 결정 회로.
  4. 제3항에 있어서, 상기 N은,
    8인 것을 특징으로 하는 다수 결정 회로.
  5. 제4항에 있어서, 상기 비교부는,
    상기 하위 4 비트 데이터의 동일한 논리 레벨의 개수를 4와 비교하여 상기 8 비트 데이터의 동일한 논리 레벨의 개수가 4이상인 지 여부를 지시하는 제1 비교 신호를 출력하는 제1 비교부;
    상기 상위 4 비트 데이터의 동일한 논리 레벨의 개수를 4와 비교하여 상기 8 비트 데이터의 동일한 논리 레벨의 개수가 4이상인 지 여부를 지시하는 제2 비교 신호를 출력하는 제2 비교부;
    상기 하위 4 비트 데이터의 동일한 논리 레벨의 개수를 2와 비교하고 상기 상위 4 비트 데이터의 동일한 논리 레벨의 개수를 2와 비교하여 상기 8 비트 데이터의 동일한 논리 레벨의 개수가 4이상인 지 여부를 지시하는 제3 비교 신호를 출력하는 제3 비교부;
    상기 하위 4 비트 데이터의 동일한 논리 레벨의 개수를 3과 비교하고 상기 상위 4 비트 데이터의 동일한 논리 레벨의 개수를 1과 비교하여 상기 8 비트 데이터의 동일한 논리 레벨의 개수가 4이상인 지 여부를 지시하는 제4 비교 신호를 출력하는 제4 비교부; 및
    상기 하위 4 비트 데이터의 동일한 논리 레벨의 개수를 1과 비교하고 상기 상위 4 비트 데이터의 동일한 논리 레벨의 개수를 3과 비교하여 상기 8 비트 데이터의 동일한 논리 레벨의 개수가 4이상인 지 여부를 지시하는 제5 비교 신호를 출력하는 제5 비교부를 포함하는 것을 특징으로 하는 다수 결정 회로.
  6. 제5항에 있어서, 상기 제1 비교부는,
    상기 하위 4 비트 데이터의 제1 비트와 상기 하위 4 비트 데이터의 제2 비트에 대해 반전 논리곱 연산을 수행하는 제1 낸드 게이트;
    상기 하위 4 비트 데이터의 제3 비트와 상기 하위 4 비트 데이터의 제4 비트에 대해 반전 논리곱 연산을 수행하는 제2 낸드 게이트;
    상기 제1 낸드 게이트의 출력 신호와 상기 제2 낸드 게이트의 출력 신호에 대해 반전 논리합 연산을 수행하는 노어 게이트; 및
    상기 노어 게이트의 출력 신호를 반전하여 상기 제1 비교 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 다수 결정 회로.
  7. 제5항에 있어서, 상기 제2 비교부는,
    상기 상위 4 비트 데이터의 제1 비트와 상기 상위 4 비트 데이터의 제2 비트에 대해 반전 논리곱 연산을 수행하는 제1 낸드 게이트;
    상기 상위 4 비트 데이터의 제3 비트와 상기 상위 4 비트 데이터의 제4 비트에 대해 반전 논리곱 연산을 수행하는 제2 낸드 게이트;
    상기 제1 낸드 게이트의 출력 신호와 상기 제2 낸드 게이트의 출력 신호에 대해 반전 논리합 연산을 수행하는 노어 게이트; 및
    상기 노어 게이트의 출력 신호를 반전하여 상기 제2 비교 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 다수 결정 회로.
  8. 제5항에 있어서, 상기 제3 비교부는,
    상기 하위 4 비트 데이터의 제1 비트 내지 제3 비트를 수신하여 상기 하위 4 비트 데이터의 동일한 논리 레벨의 개수가 2이상인 지 여부를 검출하는 제1 검출부;
    상기 하위 4 비트 데이터의 제2 비트 내지 제4 비트를 수신하여 상기 하위 4 비트 데이터의 동일한 논리 레벨의 개수가 2이상인 지 여부를 검출하는 제2 검출부;
    상기 하위 4 비트 데이터의 제1 비트, 제3 비트, 및 제4 비트를 수신하여 상기 하위 4 비트 데이터의 동일한 논리 레벨의 개수가 2이상인 지 여부를 검출하는 제3 검출부;
    상기 제1 검출부의 출력 신호, 상기 제2 검출부의 출력 신호, 및 상기 제3 검출부의 출력 신호에 대해 반전 논리곱 연산을 수행하는 제1 낸드 게이트;
    상기 상위 4 비트 데이터의 제1 비트 내지 제3 비트를 수신하여 상기 상위 4 비트 데이터의 동일한 논리 레벨의 개수가 2이상인 지 여부를 검출하는 제4 검출부;
    상기 상위 4 비트 데이터의 제2 비트 내지 제4 비트를 수신하여 상기 상위 4 비트 데이터의 동일한 논리 레벨의 개수가 2이상인 지 여부를 검출하는 제5 검출부;
    상기 상위 4 비트 데이터의 제1 비트, 제3 비트, 및 제4 비트를 수신하여 상기 상위 4 비트 데이터의 동일한 논리 레벨의 개수가 2이상인 지 여부를 검출하는 제6 검출부;
    상기 제4 검출부의 출력 신호, 상기 제5 검출부의 출력 신호, 및 상기 제6 검출부의 출력 신호에 대해 반전 논리곱 연산을 수행하는 제2 낸드 게이트; 및
    상기 제1 낸드 게이트의 출력 신호와 상기 제2 낸드 게이트의 출력 신호에 대해 반전 논리곱 연산을 수행하여 상기 제3 비교 신호를 출력하는 제3 낸드 게이트를 포함하는 것을 특징으로 하는 다수 결정 회로.
  9. 제5항에 있어서, 상기 제4 비교부는,
    상기 하위 4 비트 데이터의 제1 비트 내지 제3 비트의 논리 레벨들이 모두 하이 레벨이거나 또는 상기 하위 4 비트 데이터의 제1 비트, 제2 비트, 및 제4 비트의 논리 레벨들이 모두 하이 레벨인 경우를 근거로 하여, 상기 하위 4 비트 데이 터의 동일한 논리 레벨의 개수가 3이상인 지 여부를 검출하는 제1 검출부;
    상기 하위 4 비트 데이터의 제1 비트, 제3 비트, 및 제4 비트의 논리 레벨들이 모두 하이 레벨이거나 또는 상기 하위 4 비트 데이터의 제2 비트 내지 제4 비트의 논리 레벨들이 모두 하이 레벨인 경우를 근거로 하여, 상기 하위 4 비트 데이터의 동일한 논리 레벨의 개수가 3이상인 지 여부를 검출하는 제2 검출부;
    상기 제1 검출부의 출력 신호와 상기 제2 검출부의 출력 신호에 대해 반전 논리곱 연산을 수행하는 제1 낸드 게이트;
    상기 상위 4 비트 데이터의 동일한 논리 레벨의 개수가 1이상인 지 여부를 검출하는 제3 검출부; 및
    상기 제1 낸드 게이트의 출력 신호와 상기 제3 검출부의 출력 신호에 대해 반전 논리곱 연산을 수행하여 상기 제4 비교 신호를 출력하는 제2 낸드 게이트를 포함하는 것을 특징으로 하는 다수 결정 회로.
  10. 제9항에 있어서, 상기 제3 검출부는,
    상기 상위 4 비트 데이터의 제1 비트와 상기 상위 4 비트 데이터의 제2 비트에 대해 반전 논리합 연산을 수행하는 제1 노어 게이트;
    상기 상위 4 비트 데이터의 제3 비트와 상기 상위 4 비트 데이터의 제4 비트에 대해 반전 논리합 연산을 수행하는 제2 노어 게이트; 및
    상기 제1 노어 게이트의 출력 신호와 상기 제2 노어 게이트의 출력 신호에 대해 반전 논리곱 연산을 수행하여 상기 제3 검출부의 출력 신호를 출력하는 제3 낸드 게이트를 포함하는 것을 특징으로 하는 다수 결정 회로.
  11. 제5항에 있어서, 상기 제5 비교부는,
    상기 하위 4 비트 데이터의 동일한 논리 레벨의 개수가 1이상인 지 여부를 검출하는 제1 검출부;
    상기 상위 4 비트 데이터의 제1 비트 내지 제3 비트의 논리 레벨들이 모두 하이 레벨이거나 또는 상기 상위 4 비트 데이터의 제1 비트, 제2 비트, 및 제4 비트의 논리 레벨들이 모두 하이 레벨인 경우를 근거로 하여, 상기 상위 4 비트 데이터의 동일한 논리 레벨의 개수가 3이상인 지 여부를 검출하는 제2 검출부;
    상기 상위 4 비트 데이터의 제1 비트, 제3 비트, 및 제4 비트의 논리 레벨들이 모두 하이 레벨이거나 또는 상기 상위 4 비트 데이터의 제2 비트 내지 제4 비트의 논리 레벨들이 모두 하이 레벨인 경우를 근거로 하여, 상기 상위 4 비트 데이터의 동일한 논리 레벨의 개수가 3이상인 지 여부를 검출하는 제3 검출부;
    상기 제2 검출부의 출력 신호와 상기 제3 검출부의 출력 신호에 대해 반전 논리곱 연산을 수행하는 제1 낸드 게이트; 및
    상기 제1 검출부의 출력 신호와 상기 제1 낸드 게이트의 출력 신호에 대해 반전 논리곱 연산을 수행하여 상기 제5 비교 신호를 출력하는 제2 낸드 게이트를 포함하는 것을 특징으로 하는 다수 결정 회로.
  12. 제11항에 있어서, 상기 제1 검출부는,
    상기 하위 4 비트 데이터의 제1 비트와 상기 하위 4 비트 데이터의 제2 비트에 대해 반전 논리합 연산을 수행하는 제1 노어 게이트;
    상기 하위 4 비트 데이터의 제3 비트와 상기 하위 4 비트 데이터의 제4 비트에 대해 반전 논리합 연산을 수행하는 제2 노어 게이트; 및
    상기 제1 노어 게이트의 출력 신호와 상기 제2 노어 게이트의 출력 신호에 대해 반전 논리곱 연산을 수행하여 상기 제1 검출부의 출력 신호를 출력하는 제3 낸드 게이트를 포함하는 것을 특징으로 하는 다수 결정 회로.
  13. 제5항에 있어서, 상기 플랙 신호 발생부는,
    상기 제1 비교 신호, 상기 제2 비교 신호, 및 상기 제3 비교 신호에 대해 반전 논리곱 연산을 수행하는 제1 낸드 게이트;
    상기 제4 비교 신호 및 상기 제5 비교 신호에 대해 반전 논리곱 연산을 수행하는 제2 낸드 게이트;
    상기 제1 낸드 게이트의 출력 신호 및 상기 제2 낸드 게이트의 출력 신호에 대해 반전 논리합 연산을 수행하는 노어 게이트; 및
    상기 노어 게이트의 출력 신호 및 상기 인에이블 신호에 대해 반전 논리곱 연산을 수행하여 상기 플랙 신호를 발생하는 제3 낸드 게이트를 포함하는 것을 특징으로 하는 다수 결정 회로.
  14. 제5항에 있어서, 상기 플랙 신호 발생부는,
    상기 제1 비교 신호, 상기 제2 비교 신호, 상기 제3 비교 신호, 상기 제4 비교 신호, 및 제5 비교 신호에 대해 논리합 연산을 수행하는 오어 게이트; 및
    상기 오어 게이트의 출력 신호 및 상기 인에이블 신호에 대해 논리곱 연산을 수행하여 상기 플랙 신호를 발생하는 앤드 게이트를 포함하는 것을 특징으로 하는 다수 결정 회로.
  15. 반도체 장치의 데이터 출력 회로에 있어서,
    제1 논리 레벨 또는 제2 논리 레벨을 각각 가지는 N(N은 2이상의 자연수) 비트의 데이터를 수신하여 상기 N 비트 데이터 중 동일한 논리 레벨을 가지는 비트의 개수에 따라 상기 N 비트 데이터 중 동일한 논리 레벨의 개수가 다수인 지 여부를 지시하는 플랙 신호를 발생하는 다수 결정 회로;
    상기 플랙 신호에 응답하여, 비반전 플랙 신호, 반전 플랙 신호, 및 출력 플랙 신호를 출력하는 플랙 신호 출력부;
    상기 비반전 플랙 신호, 상기 반전 플랙 신호, 및 클락 신호에 응답하여, 비반전 제어 신호 및 반전 제어 신호를 발생하는 반전 제어부; 및
    상기 비반전 제어 신호에 응답하여 상기 N 비트 데이터를 비반전하여 출력하거나 또는 상기 반전 제어 신호에 응답하여 상기 N 비트 데이터를 반전하여 출력하는 데이터 출력부를 포함하며,
    상기 다수 결정 회로는,
    상기 N 비트 데이터에 포함된 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/2 이상인 지 여부를 판정하고 상기 N 비트 데이터에 포함된 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/2 이상인 지 여부를 판정하며, 상기 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 (N/2-1)에서 1까지의 자연수들 이상인 지 여부를 각각 판정하는 것에 대응하여 동시에 상기 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 1에서 (N/2-1)까지의 자연수들 이상인 지 여부를 각각 판정하고, 상기 판정 결과들에 근거하여 상기 플랙 신호를 발생하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  16. 제15항에 있어서, 상기 다수 결정 회로 및 상기 반전 제어부는 각각,
    상기 N 비트 데이터의 반전 동작의 활성화 또는 상기 N 비트 데이터의 비반전 동작의 활성화를 지시하는 인에이블 신호에 응답하여 동작하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  17. 제16항에 있어서, 상기 플랙 신호 출력부는,
    상기 플랙 신호를 반전하여 상기 반전 플랙 신호를 발생하는 제1 인버터;
    상기 제1 인버터의 출력 신호를 반전하여 상기 비반전 플랙 신호를 발생하는 제2 인버터;
    상기 제2 인버터의 출력 신호를 반전하는 제3 인버터;
    상기 제3 인버터의 출력 신호를 래치하는 래치부;
    상기 반도체 장치에 전원이 인가될 때 상기 래치부의 입력 신호를 로우 레벨 로 리셋하는 리셋 트랜지스터; 및
    상기 래치부의 출력 신호를 반전하여 상기 출력 플랙 신호를 출력하는 제4 인버터를 포함하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  18. 제16항에 있어서, 상기 반전 제어부는,
    상기 인에이블 신호와 상기 클락 신호의 반전 신호에 대해 반전 논리곱 연산을 수행하는 제1 낸드 게이트;
    상기 제1 낸드 게이트의 출력 신호와 상기 비반전 플랙 신호에 대해 반전 논리곱 연산을 수행하는 제2 낸드 게이트;
    상기 제2 낸드 게이트의 출력 신호를 반전하여 상기 비반전 제어 신호를 발생하는 제1 인버터;
    상기 제1 낸드 게이트의 출력 신호와 상기 반전 플랙 신호에 대해 반전 논리곱 연산을 수행하는 제3 낸드 게이트; 및
    상기 제3 낸드 게이트의 출력 신호를 반전하여 상기 반전 제어 신호를 발생하는 제2 인버터를 포함하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  19. 제16항에 있어서,
    상기 데이터 출력부는 상기 N 비트 데이터에 대응하는 단위 데이터 출력부들을 포함하며,
    상기 각각의 단위 데이터 출력부들은,
    상기 N 비트 데이터 중 하나의 비트의 논리 레벨을 반전하는 제1 인버터;
    상기 제1 인버터의 출력 신호를 반전하는 제2 인버터;
    상기 비반전 제어 신호와 상기 비반전 제어 신호의 반전 신호에 응답하여, 상기 제2 인버터의 출력 신호를 출력하는 제1 전송 게이트;
    상기 반전 제어 신호와 상기 반전 제어 신호의 반전 신호에 응답하여, 상기 제1 인버터의 출력 신호를 출력하는 제2 전송 게이트;
    상기 제1 전송 게이트 또는 제2 전송 게이트의 출력 신호를 래치하는 래치부;
    상기 반도체 장치에 전원이 인가될 때 상기 래치부의 입력 신호를 로우 레벨로 리셋하는 리셋 트랜지스터; 및
    상기 래치부의 출력 신호를 반전하여 상기 N 비트 데이터 중 하나의 비트에 대응하는 비트를 출력하는 제3 인버터를 포함하는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  20. 제16항에 있어서,
    상기 데이터 출력부로부터 출력되는 N 비트 데이터는 POD(pseudo open drain) 신호 전송 방식으로 상기 반도체 장치 외부의 채널을 통해 전송되는 것을 특징으로 하는 반도체 장치의 데이터 출력 회로.
  21. 제1 논리 레벨 또는 제2 논리 레벨을 각각 가지는 N 비트의 데이터를 수신하 여 상기 N 비트 데이터 중 동일한 논리 레벨을 가지는 비트의 개수가 다수인 지 여부를 결정하는 다수 결정 방법에 있어서,
    (a) 상기 N 비트 데이터에 포함된 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/2 이상인 지 여부를 판정하고 상기 N 비트 데이터에 포함된 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수를 N/2 이상인 지 여부를 판정하는 단계;
    (b) 상기 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 (N/2-1)에서 1까지의 자연수들 이상인 지 여부를 각각 판정하는 것에 대응하여 동시에 상기 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 1에서 (N/2-1)까지의 자연수들 이상인 지 여부를 각각 판정하는 단계; 및
    (c) 상기 (a) 단계의 판정 결과 및 상기 (b) 단계의 판정 결과들에 근거하여, 상기 N 비트 데이터 중 동일한 논리 레벨의 개수가 다수인 지 여부를 판정하는 단계를 구비하는 것으로 하는 다수 결정 방법.
  22. 제21항에 있어서, 상기 (b) 단계는,
    상기 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/4 이상인 지 여부를 판정할 때, 상기 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/4 이상인 지 여부를 판정하는 단계를 포함하는 것을 특징으로 하는 다수 결정 방법.
  23. 제21항에 있어서, 상기 (c) 단계는,
    상기 N 비트 데이터의 반전 동작의 활성화 또는 상기 N 비트 데이터의 비반 전 동작의 활성화를 지시하는 인에이블 신호에 응답하여, 상기 N 비트 데이터 중 동일한 논리 레벨의 개수가 다수인 지 여부를 지시하는 플랙 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 다수 결정 방법.
  24. 반도체 장치의 데이터 출력 방법에 있어서,
    (a) 제1 논리 레벨 또는 제2 논리 레벨을 각각 가지는 N 비트의 데이터를 수신하는 단계;
    (b) 상기 N 비트 데이터에 포함된 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/2 이상인 지 여부를 판정하고, 상기 N 비트 데이터에 포함된 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 N/2 이상인 지 여부를 판정하는 단계;
    (c) 상기 하위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 (N/2-1)에서 1까지의 자연수들 이상인 지 여부를 각각 판정하는 것에 대응하여 동시에 상기 상위 N/2 비트 데이터의 동일한 논리 레벨의 개수가 1에서 (N/2-1)까지의 자연수들 이상인 지 여부를 각각 판정하는 단계;
    (d) 상기 (b) 단계의 판정 결과 및 상기 (c) 단계의 판정 결과들에 근거하여, 상기 N 비트 데이터 중 동일한 논리 레벨의 개수가 다수인 지 여부를 지시하는 플랙 신호를 발생하는 단계;
    (e) 상기 플랙 신호에 응답하여, 비반전 플랙 신호, 반전 플랙 신호, 및 출력 플랙 신호를 출력하는 단계;
    (f) 상기 비반전 플랙 신호, 상기 반전 플랙 신호, 및 클락 신호에 응답하 여, 비반전 제어 신호 및 반전 제어 신호를 발생하는 단계; 및
    (g) 상기 비반전 제어 신호에 응답하여 상기 N 비트 데이터를 비반전하여 출력하거나 또는 상기 반전 제어 신호에 응답하여 상기 N 비트 데이터를 반전하여 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 데이터 출력 방법.
  25. 제24항에 있어서,
    상기 (g) 단계에서 출력되는 N 비트 데이터는 POD(pseudo open drain) 신호 전송 방식으로 상기 반도체 장치 외부의 채널을 통해 전송되는 것을 특징으로 하는 반도체 장치의 데이터 출력 방법.
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