KR20080114464A - Multi chip package - Google Patents

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Abstract

A stack type multi chip package using a protective film made of polyimide is provided to increase reliability of a semiconductor package by preventing a crack of a semiconductor chip in a semiconductor package process. A stack type multi chip package(100) using a protective film made of polyimide includes a printed circuit board(102), a first semiconductor chip(106), a first metal wire(116), a second semiconductor chip(110), a second metal wire(118), and a molding compound(122). The first semiconductor chip is adhered to the printed circuit board. The first semiconductor chip has the protective film in an upper side. The first metal wire electrically connects the first semiconductor chip to the printed circuit board. The second semiconductor chip is arranged on the protective film of the first semiconductor chip. The second metal wire electrically connects the second semiconductor chip to the printed circuit board. The molding compound seals an upper side of the printed circuit board including the first and second metal wires and the first and second semiconductor chips. The protective film serves as a spacer maintaining an interval between the first semiconductor chip and the second semiconductor chip.

Description

멀티 칩 패키지{MULTI CHIP PACKAGE}Multi Chip Package {MULTI CHIP PACKAGE}

본 발명은 멀티 칩 패키지에 관한 것으로, 보다 자세하게는, 폴리이미드와 같은 물질로 이루어진 보호막을 이용한 스택형 멀티 칩 패키지에 관한 것이다.The present invention relates to a multi-chip package, and more particularly, to a stacked multi-chip package using a protective film made of a material such as polyimide.

반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다. In the semiconductor industry, packaging technology for integrated circuits is continuously developed to meet the demand for miniaturization and mounting reliability. For example, the demand for miniaturization is accelerating the development of technologies for packages that are close to chip size, and the demand for mounting reliability highlights the importance of packaging technologies that can improve the efficiency of mounting operations and mechanical and electrical reliability after mounting. I'm making it.

또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. In addition, as miniaturization of electric and electronic products and high performance is required, various technologies for providing a high capacity semiconductor module have been researched and developed.

고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. As a method for providing a high capacity semiconductor module, there is a high integration of a memory chip, which can be realized by integrating a larger number of cells in a limited space of the semiconductor chip.

그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모 듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다. However, the high integration of such a memory chip requires a high level of technology and a lot of development time, such as requiring a fine fine line width. Therefore, a stack technology has been proposed as another method for providing a high capacity semiconductor module.

상기와 같은 스택기술은 스택된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징된 2개의 단품의 패키지를 스택하는 방법이 있다. 그러나, 상기와 같이 2개의 단품의 패키지를 스택하는 방법은 전기·전자 제품의 소형화되는 추세와 더불어 그에 따른 반도체 패키지의 높이의 한계가 있다.Such a stacking technique includes a method of embedding two stacked chips in one package and stacking two packaged packages. However, the method of stacking two single packages as described above has a limit of height of the semiconductor package with the trend of miniaturization of electrical and electronic products.

따라서, 하나의 패키지의 2∼3개의 반도체 칩들을 탑재시키는 적층 패키지(Stack Package) 및 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 최근 들어 활발하게 진행되고 있다. Therefore, research on a stack package and a multi chip package in which two or three semiconductor chips of one package are mounted has been actively conducted in recent years.

여기서, 상기 멀티 칩 패키지는, 통상, 여러 개의 반도체 칩들을 기판 상에 단순 나열하여 패키징하는 방법과 두 개 이상의 반도체 칩들을 적층 구조로 쌓아 올려 패키징하는 방법이 있다. In this case, the multi-chip package generally includes a method of simply arranging and packaging a plurality of semiconductor chips on a substrate and a method of stacking two or more semiconductor chips in a stacked structure.

그러나, 자세하게 도시하고 설명하지는 않았지만, 상기와 같이 두 개 이상의 반도체 칩들을 적층 구조로 쌓아 올려 멀티 칩 패키지를 제조하는 방법은, 하부 반도체 칩에 연결된 금속와이어를 보호하기 위해 상부 반도체 칩과 하부 반도체 칩 사이에 상기 반도체 칩들보다 작은 크기의 스페이서(Spacer) 역할을 하는 더미 칩(Dummy Chip) 또는 테이프 등의 물질을 개재시켜 하는데, 이 경우, 상기 스페이서로 인해 상부 및 하부 반도체 칩 사이에서 보이드가 발생하거나 또는 스페이서의 취약한 특성으로 인해 상기 스페이서가 얇게 갈라지게 되는 현상이 발생하게 된다.However, although not shown and described in detail, a method of manufacturing a multi-chip package by stacking two or more semiconductor chips in a stacked structure as described above may include an upper semiconductor chip and a lower semiconductor chip to protect metal wires connected to the lower semiconductor chip. A material such as a dummy chip or a tape, which serves as a spacer having a smaller size than the semiconductor chips, is interposed therebetween. In this case, voids are generated between the upper and lower semiconductor chips due to the spacers. Alternatively, the spacer may be thinly split due to the fragile nature of the spacer.

또한, 상기 스페이서가 상기 반도체 칩들보다 작은 크기로 이루어져 있어, 하부 반도체 칩 상에 상기 스페이서를 매개로 스택된 상부 반도체 칩은 금속와이어 본딩시 충격에 의하여 반도체 칩이 출렁(Bouncing)이는 오버행(Overhang) 구조의 문제가 발생하게 된다.In addition, since the spacer is smaller in size than the semiconductor chips, the upper semiconductor chip stacked on the lower semiconductor chip via the spacer is overhanged when the semiconductor chip is bouncing due to impact during metal wire bonding. Problems with the structure will arise.

한편, 상기와 같은 반도체 칩의 출렁임을 발생시키는 오버행의 문제를 해결하기 위해 상기 스페이서 역할을 수행하는 물질로 PWBL(Penetrate Wafer Backside Lamination) 테이프를 사용하게 되면, 상기 PWBL 테이프의 무른 특성에 의해 반도체 칩의 출렁임 및 그에 따른 오버행을 방지할 수 있으나, 전체 패키지에의 단가를 상승시키고, 또한, 반도체 칩들 간을 스택시, 상기 PWBL 테이프가 하부 금속와이어를 누르게 되어 또 다른 문제가 발생하게 된다.On the other hand, when using a PWBL (Penetrate Wafer Backside Lamination) tape as a material that serves as the spacer in order to solve the problem of overhangs that cause the above-mentioned fluctuation of the semiconductor chip, the semiconductor chip due to the soft characteristics of the PWBL tape However, it is possible to prevent the oscillation and consequent overhang. However, the unit price of the entire package is increased, and when stacking the semiconductor chips, the PWBL tape presses the lower metal wire, thereby causing another problem.

게다가, 전체 반도체 패키지의 높이를 감소시키기 위해서 반도체 칩의 두께 또한 낮아지고 있는 추세인데, 상기와 같은 스페이서의 물질을 삽입함에 따라, 상기와 같은 스페이서 물질의 삽입으로 인해 반도체 패키지 공정 수행 중 반도체 칩에서 크랙(Crack)을 발생시켜, 그에 따른 반도체 패키지의 신뢰성을 저하시키게 된다.In addition, in order to reduce the height of the entire semiconductor package, the thickness of the semiconductor chip is also decreasing. As the material of the spacer is inserted, the semiconductor chip during the semiconductor package process is performed due to the insertion of the spacer material. Cracks are generated, thereby lowering the reliability of the semiconductor package.

따라서, 상기와 같은 스페이서의 역할을 수행하는 물질을 삽임함에 따른 반도체 패키지의 전체 단가 증가 및 시간당 생산량(Unit Per Hour : UPH)이 감소하게 된다.Therefore, the overall unit cost of the semiconductor package and the unit per hour (UPH) are reduced by inserting a material that functions as the spacer.

본 발명은, 스페이서 삽입에 기인한 보이드의 발생 및 스페이서 물질의 갈라지는 현상을 방지할 수 있는 멀티 칩 패키지를 제공한다.The present invention provides a multi-chip package capable of preventing generation of voids due to spacer insertion and cracking of spacer materials.

또한, 본 발명은 반도체 칩의 출렁임 및 그에 따른 오버행 문제를 방지할 수 있는 멀티 칩 패키지를 제공한다.In addition, the present invention provides a multi-chip package that can prevent the rise of the semiconductor chip and the resulting overhang problem.

게다가, 본 발명은 스페이서 물질 삽입에 따른 반도체 칩에서의 크랙 발생을 방지하여 반도체 패키지의 신뢰성을 향상시킬 수 있는 멀티 칩 패키지를 제공한다.In addition, the present invention provides a multi-chip package that can improve the reliability of the semiconductor package by preventing cracks in the semiconductor chip due to the insertion of the spacer material.

아울러, 본 발명은 상기와 같이 반도체 패키지의 신뢰성을 향상시켜 전체 단가 및 시간당 생산량(Unit Per Hour : UPH)을 증가시킨 멀티 칩 패키지를 제공한다.In addition, the present invention provides a multi-chip package in which the reliability of the semiconductor package is improved as described above, thereby increasing the overall unit cost and unit per hour (UPH).

본 발명에 따른 멀티 칩 패키지는, 인쇄회로기판; 상기 인쇄회로기판에 부착되며, 상면에 보호막을 구비한 제1반도체 칩; 상기 제1반도체 칩과 인쇄회로기판 간을 전기적으로 연결시키는 제1금속와이어; 상기 제1반도체 칩의 보호막 상에 배치된 제2반도체 칩; 상기 제2반도체 칩과 인쇄회로기판 간을 전기적으로 연결시키는 제2금속와이어; 및 상기 제1 및 제2금속와이어와 상기 제1 및 제2반도체 칩을 포함한 인쇄회로기판의 상면을 밀봉하는 봉지제;를 포함하며, 상기 보호막은 상기 제1반도체 칩과 제2반도체 칩 간 간격을 유지시키는 스페이서로 역할하는 것을 특징으로 한다.Multi-chip package according to the present invention, a printed circuit board; A first semiconductor chip attached to the printed circuit board and having a protective film on an upper surface thereof; A first metal wire electrically connecting the first semiconductor chip and the printed circuit board; A second semiconductor chip disposed on the protective film of the first semiconductor chip; A second metal wire electrically connecting the second semiconductor chip and the printed circuit board; And an encapsulant sealing an upper surface of the printed circuit board including the first and second metal wires and the first and second semiconductor chips, wherein the protective layer is disposed between the first semiconductor chip and the second semiconductor chip. It serves as a spacer for maintaining the.

상기 보호막은 폴리이미드 물질로 이루어진 것을 특징으로 한다.The protective film is characterized in that the polyimide material.

상기 보호막은 상기 제1반도체 칩의 본딩패드와 상기 본딩패드로부터 상기 제1반도체 칩의 가장자리 사이 영역 중, 상기 제1금속와이어가 지나가는 경로만 노출시키도록 형성된 것을 특징으로 한다.The passivation layer may be formed so as to expose only a path through which the first metal wire passes among the bonding pads of the first semiconductor chip and the edge of the first semiconductor chip from the bonding pads.

상기 보호막은 상기 제1금속와이어가 연결되는 제1반도체 칩의 본딩패드 부분부터 가장자리 까지를 노출시키도록 형성된 것을 특징으로 한다.The passivation layer may be formed to expose a portion from a bonding pad portion of the first semiconductor chip to which the first metal wire is connected to an edge thereof.

상기 보호막은 10∼50㎛ 두께로 형성되는 것을 특징으로 한다.The protective film is characterized in that formed to a thickness of 10 to 50㎛.

상기 보호막은 30∼40㎛ 두께로 형성되는 것을 특징으로 한다.The protective film is characterized in that it is formed to a thickness of 30 to 40㎛.

상기 보호막 상부에 형성된 PWBL(Penetrate Wafer Backside Lamination) 테이프를 더 포함한다.Further comprising a PWBL (Penetrate Wafer Backside Lamination) tape formed on the protective film.

상기 PWBL 테이프는 10∼20㎛ 두께로 형성되는 것을 특징으로 한다.The PWBL tape is formed to have a thickness of 10 to 20㎛.

상기 보호막은 다층으로 이루어진 것을 특징으로 한다.The protective film is characterized by consisting of a multilayer.

상기 제2반도체 칩의 하면에 부착된 WBL(Wafer Backside Lamination Tape)을 더 포함하는 것을 특징으로 한다.And a wafer backside lamination tape (WBL) attached to a lower surface of the second semiconductor chip.

상기 WBL은 상기 보호막과 접촉하는 제2반도체 칩 부분에만 부착된 것을 특징으로 한다.The WBL may be attached only to a portion of the second semiconductor chip in contact with the passivation layer.

상기 인쇄회로기판은 하면에 부착된 외부 접속 단자를 더 포함한다.The printed circuit board further includes an external connection terminal attached to the bottom surface.

본 발명은 스택형 멀티 칩 패키지 제조시, 하부 반도체 칩 상에 형성되는 폴리이미드와 같은 물질로 이루어진 보호막을 종래의 두께보다 더 두껍게 형성하여 별도의 수단이 요구되지 않고 스택 패키지를 제조함으로써, 종래의 스택 패키지 제조시 사용되는 스페이서(Spacer) 물질을 개재시킴에 따라 발생하는 보이드 및 스페이서 물질이 얇게 갈라지게 되는 현상을 방지할 수 있다.The present invention is to manufacture a stack package without a separate means by forming a protective film made of a material such as polyimide formed on the lower semiconductor chip thicker than the conventional thickness when manufacturing a stacked multi-chip package, By interposing a spacer material used in the manufacture of a stack package, a phenomenon in which the voids and the spacer material, which are generated by thinning, may be prevented.

또한, 본 발명은 스페이서 물질을 개재시켜 반도체 칩 간을 스택하여 상부 반도체 칩에 금속와이어 본딩시 유발되는 반도체 칩의 출렁임 및 그에 따른 오버행 문제를 방지할 수 있다.In addition, the present invention can stack the semiconductor chip through the spacer material to prevent the rise of the semiconductor chip caused by bonding the metal wire to the upper semiconductor chip and the resulting overhang problem.

게다가, 본 발명은 반도체 칩에서의 크랙 발생을 방지할 수 있어, 그에 따른 반도체 패키지의 신뢰성 저하를 방지할 수 있다.In addition, the present invention can prevent the occurrence of cracks in the semiconductor chip, thereby preventing the degradation of the reliability of the semiconductor package.

따라서, 본 발명은 상기와 같이 패키지의 신뢰성 저하를 방지할 수 있어, 그에 따른 반도체 패키지의 전체 단가를 감소시킴과 아울러, 시간당 생산량(Unit Per Hour : UPH)을 증가시킬 수 있다.Accordingly, the present invention can prevent the degradation of the package as described above, thereby reducing the overall cost of the semiconductor package, and can increase the unit per hour (UPH).

본 발명은, 웨이퍼 제조시 그 표면, 즉, 반도체 칩의 최상부에 형성되는 PIQ(Polymide Isoindore Quinaoriindion)막과 같은 폴리이미드 물질로 이루어진 보호막을 종래보다 더 두껍게 형성하고, 상기 보호막을 매개로 반도체 칩들을 스택하여 멀티 칩 패키지를 구현한다.The present invention provides a thicker protective film made of a polyimide material such as a polyimide isoindore quinoaoriindion (PIQ) film formed on its surface, that is, on top of a semiconductor chip during wafer fabrication, and provides semiconductor chips through the protective film. Stack to implement a multi-chip package.

이렇게 하면, 통상의 웨이퍼 제조 공정에서 형성되는 보호막을 칩들 간의 간격을 유지시켜주는 스페이서로 이용함으로써, 별도의 수단 없이도 반도체 칩들 간의 간격을 유지시켜 줄 수 있을 뿐만 아니라, 하부 반도체 칩에 연결된 금속와이어를 보호하기 위해 상부 반도체 칩과 하부 반도체 칩 사이에 스페이서(Spacer) 역할을 할 수 있도록 물질을 개재시킴에 따라 발생하는 보이드 및 스페이서 물질이 얇게 갈라지게 되는 현상을 방지할 수 있으므로, 금속와이어 본딩시 반도체 칩의 출렁임에 따른 오버행 및 반도체 칩에서의 크랙 발생을 방지할 수 있어, 그에 따른 반도체 패키지의 신뢰성 저하를 방지할 수 있다.In this case, by using a protective film formed in a conventional wafer manufacturing process as a spacer for maintaining the gap between the chips, it is possible not only to maintain the gap between the semiconductor chips without additional means, but also to connect the metal wire connected to the lower semiconductor chip. In order to protect the voids and the spacer material, which is generated by interposing a material to act as a spacer between the upper semiconductor chip and the lower semiconductor chip, the thin film can be prevented from being formed. It is possible to prevent overhang and crack generation in the semiconductor chip due to the chip slump, thereby reducing the reliability of the semiconductor package.

따라서, 반도체 패키지의 전체 단가를 감소시킴과 아울러, 시간당 생산량(Unit Per Hour : UPH)을 증가시킬 수 있다.Therefore, the total cost of the semiconductor package can be reduced, and the unit per hour (UPH) can be increased.

이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

자세하게, 도 1 및 도 2는 본 발명의 실시예에 따른 멀티 칩 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.1 and 2 are cross-sectional views illustrating a multi-chip package according to an embodiment of the present invention.

도시된 바와 같이, 본 발명의 실시예에 따른 멀티 칩 패키지(100)는, 일면에 전극단자(102)가 구비된 인쇄회로기판(100) 일면 상에 제1반도체 칩(106) 및 제2반도체 칩(110)이 배치된 구조를 갖는다.As shown, the multi-chip package 100 according to the embodiment of the present invention, the first semiconductor chip 106 and the second semiconductor on one surface of the printed circuit board 100 having the electrode terminal 102 on one surface The chip 110 has a structure in which it is arranged.

상기 제1반도체 칩(106)은 에지형의 제1본딩패드(108)를 가지며, 상기 제1반도체 칩(106)의 제1본딩패드(108)와 상기 인쇄회로기판(102)의 전극단자(104) 간은 제1금속와이어(116)에 의해 전기적으로 연결된다.The first semiconductor chip 106 has an edge type first bonding pad 108, and the first bonding pad 108 of the first semiconductor chip 106 and the electrode terminal of the printed circuit board 102. The liver is electrically connected by the first metal wire 116.

상기 제1반도체 칩(106) 상에는 PIQ(Polymide Isoindore Quinaoriindion)와 같은 폴리이미드 물질로 이루어진 보호막(114)이 형성되며, 상기 보호막(114)을 매개로 상기 제1반도체 칩(106) 상에 제2반도체 칩(110)이 배치된다.A protective film 114 made of a polyimide material such as Polymide Isoindore Quinaoriindion (PIQ) is formed on the first semiconductor chip 106, and the second semiconductor chip 106 is formed on the first semiconductor chip 106 via the protective film 114. The semiconductor chip 110 is disposed.

상기 보호막(114)은 상기 제1반도체 칩(106)의 제1본딩패드(108)를 노출시키도록 형성되며, 바람직하게는, 상기 제1금속와이어(116)에 의한 데미지가 발생하지 않도록 상기 제1본딩패드(108)를 포함한 제1반도체 칩(106)의 가장자리 부분까지 넓게 노출되도록 형성된다.The passivation layer 114 is formed to expose the first bonding pads 108 of the first semiconductor chip 106. Preferably, the protective layer 114 may prevent the damage caused by the first metal wire 116 from occurring. It is formed to be widely exposed to the edge portion of the first semiconductor chip 106 including the one bonding pad (108).

또한, 상기 보호막(114)은, 도 2에 도시된 바와 같이, 상기 제1반도체 칩(106)의 제1본딩패드(108)와 상기 제1본딩패드(108)로부터 상기 제1반도체 칩(106)의 가장자리 사이 영역 중, 상기 제1금속와이어(116)가 지나가는 경로만 노출시키도록 형성된다.In addition, as shown in FIG. 2, the passivation layer 114 may include the first semiconductor chip 106 from the first bonding pad 108 and the first bonding pad 108 of the first semiconductor chip 106. The first metal wire 116 is formed so as to expose only a path through which the first metal wire 116 passes.

게다가, 상기 보호막(114)은 10∼50㎛ 이내 정도의 두께 범위로 형성되며, 바람직하게, 상기 보호막(114)은 30∼40㎛ 두께로 형성된다.In addition, the protective film 114 is formed in a thickness range of about 10 to 50㎛ or less, preferably, the protective film 114 is formed to a thickness of 30 to 40㎛.

이때, 상기 보호막(114)이 30∼40㎛ 두께로 형성되는 경우, 상기 보호막(114) 상부에는 PWBL(Penetrate Wafer Backside Lamination) 테이프가 형성되어, 상기 제1금속와이어(116)의 눌림을 방지할 수 있으며, 여기서, 상기 PWBL 테이프는 10∼20㎛ 두께로 형성된다.In this case, when the passivation layer 114 is formed to have a thickness of 30 to 40 μm, a PWBL (Penetrate Wafer Backside Lamination) tape is formed on the passivation layer 114 to prevent the first metal wire 116 from being pressed. In this case, the PWBL tape is formed to a thickness of 10 to 20㎛.

한편, 상기 보호막(114)은 하나의 층으로 이루어진 구조가 아닌 여러 층으로 이루어진 다층 구조로 형성될 수 있다.On the other hand, the protective film 114 may be formed in a multi-layer structure consisting of a plurality of layers instead of a single layer structure.

상기 제2반도체 칩(110)은 에지형의 제2본딩패드(112)를 가지며, 상기 제2반도체 칩(110)의 제2본딩패드(112)와 상기 인쇄회로기판(102)의 전극단자(104) 간은 제2금속와이어(118)에 의해 전기적으로 연결된다.The second semiconductor chip 110 has an edge-type second bonding pad 112, the second bonding pad 112 of the second semiconductor chip 110 and the electrode terminal of the printed circuit board 102. 104 is electrically connected by the second metal wire 118.

여기서, 상기 제2반도체 칩(110)은 하면에 WBL(Wafer Backside Lamination Tape : 120)이 형성되어 상기 보호막(114)과의 접착성을 향상시켜 줌으로써, 상기 제2반도체 칩(110)과 제1반도체 칩(106) 간의 스택을 더욱 용이하게 한다.Here, the second semiconductor chip 110 has a wafer backside lamination tape (WBL) 120 formed on a lower surface thereof to improve adhesion to the protective layer 114, thereby improving the adhesion of the second semiconductor chip 110 to the first semiconductor chip 110. The stack between the semiconductor chips 106 is made easier.

한편, 상기 WBL 테입(120)은 상기 보호막(114) 상에만 선택적으로 형성되어, 상기 제1반도체 칩(106)과 제2반도체 칩(110) 간을 스택할 수 있다.The WBL tape 120 may be selectively formed only on the passivation layer 114 to stack the first semiconductor chip 106 and the second semiconductor chip 110.

상기 제2금속와이어(118)와 제1금속와이어(116) 및 제1반도체 칩(106)과 제2 반도체 칩(110)을 포함한 인쇄회로기판(102)의 상면은 외부의 스트레스로부터 보호하기 위해 EMC(Epoxy Molding Compound)와 같은 봉지제(122)로 밀봉된다.The upper surface of the printed circuit board 102 including the second metal wire 118, the first metal wire 116, the first semiconductor chip 106, and the second semiconductor chip 110 may be protected from external stress. It is sealed with an encapsulant 122 such as an epoxy molding compound (EMC).

상기 인쇄회로기판(102)은 하면에 솔더 볼과 같은 외부 접속 단자(124)가 부착된다. The printed circuit board 102 has an external connection terminal 124 such as a solder ball attached to a lower surface thereof.

전술한 바와 같이, 본 발명은 폴리이미드와 같은 물질로 이루어진 보호막만을 매개로 하여 별도의 수단 없이 하부 반도체 칩과 상부 반도체 칩 간을 스택하여 스택 패키지를 제조함으로써, 종래의 스택형 멀티 칩 패키지 제조시, 스페이서(Spacer) 물질을 개재시킴에 따라 발생하는 보이드 및 스페이서 물질이 얇게 갈라지게 되는 현상과 반도체 칩의 출렁임 현상에 따른 오버행 및 그리고, 반도체 패키지 공정 수행 중에서의 반도체 칩의 크랙(Crack) 발생을 방지할 수 있어, 그에 따른 반도체 패키지의 신뢰성 저하를 방지할 수 있다.As described above, the present invention manufactures a stack package by stacking a lower semiconductor chip and an upper semiconductor chip without a separate means only through a protective film made of a material such as polyimide, thereby manufacturing a conventional stacked multi-chip package. Voids caused by interposing spacer material and thinning of voids and spacer material, overhang due to slumping of semiconductor chip, and cracking of semiconductor chip during semiconductor package process. It can prevent, and thereby the fall of the reliability of the semiconductor package can be prevented.

따라서, 반도체 패키지의 전체 단가를 감소시킴과 아울러, 시간당 생산량(Unit Per Hour : UPH)을 증가시킬 수 있다. Therefore, the total cost of the semiconductor package can be reduced, and the unit per hour (UPH) can be increased.

이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.In the above-described embodiments of the present invention, the present invention has been described and described with reference to specific embodiments, but the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It will be readily apparent to those skilled in the art that the present invention may be variously modified and modified.

도 1 및 도 2는 본 발명의 실시예에 따른 멀티 칩 패키지를 도시한 단면도.1 and 2 are cross-sectional views showing a multi-chip package according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 멀티 칩 패키지 102 : 인쇄회로기판100: multi-chip package 102: printed circuit board

104 : 전극단자 106 : 제1반도체 칩104: electrode terminal 106: first semiconductor chip

108 : 제1본딩패드 110 : 제2반도체 칩108: first bonding pad 110: second semiconductor chip

112 : 제2본딩패드 114 : 보호막112: second bonding pad 114: protective film

116 : 제1금속와이어 118 : 제2금속와이어116: first metal wire 118: second metal wire

120 : WBL(Wafer Backside Lamination) 테입120: Wafer Backside Lamination Tape

122 : 봉지제 124 : 외부접속단자122: encapsulant 124: external connection terminal

Claims (12)

인쇄회로기판;Printed circuit board; 상기 인쇄회로기판에 부착되며, 상면에 보호막을 구비한 제1반도체 칩;A first semiconductor chip attached to the printed circuit board and having a protective film on an upper surface thereof; 상기 제1반도체 칩과 인쇄회로기판 간을 전기적으로 연결시키는 제1금속와이어;A first metal wire electrically connecting the first semiconductor chip and the printed circuit board; 상기 제1반도체 칩의 보호막 상에 배치된 제2반도체 칩;A second semiconductor chip disposed on the protective film of the first semiconductor chip; 상기 제2반도체 칩과 인쇄회로기판 간을 전기적으로 연결시키는 제2금속와이어; 및A second metal wire electrically connecting the second semiconductor chip and the printed circuit board; And 상기 제1 및 제2금속와이어와 상기 제1 및 제2반도체 칩을 포함한 인쇄회로기판의 상면을 밀봉하는 봉지제; An encapsulant sealing an upper surface of the printed circuit board including the first and second metal wires and the first and second semiconductor chips; 를 포함하며,Including; 상기 보호막은 상기 제1반도체 칩과 제2반도체 칩 간 간격을 유지시키는 스페이서로 역할하는 것을 특징으로 하는 멀티 칩 패키지.The protective film serves as a spacer to maintain a gap between the first semiconductor chip and the second semiconductor chip. 제 1 항에 있어서,The method of claim 1, 상기 보호막은 폴리이미드 물질로 이루어진 것을 특징으로 하는 멀티 칩 패키지.The protective film is a multi-chip package, characterized in that made of a polyimide material. 제 1 항에 있어서,The method of claim 1, 상기 보호막은 상기 제1반도체 칩의 본딩패드와 상기 본딩패드로부터 상기 제1반도체 칩의 가장자리 사이 영역 중, 상기 제1금속와이어가 지나가는 경로만 노출시키도록 형성된 것을 특징으로 하는 멀티 칩 패키지.The protective film is a multi-chip package, characterized in that to expose only the path that the first metal wire passes in the area between the bonding pad of the first semiconductor chip and the edge of the first semiconductor chip from the bonding pad. 제 1 항에 있어서,The method of claim 1, 상기 보호막은 상기 제1금속와이어가 연결되는 제1반도체 칩의 본딩패드 부분부터 가장자리 까지를 노출시키도록 형성된 것을 특징으로 하는 멀티 칩 패키지.The protective film is a multi-chip package, characterized in that to expose from the bonding pad portion to the edge of the first semiconductor chip to which the first metal wire is connected. 제 1 항에 있어서,The method of claim 1, 상기 보호막은 10∼50㎛ 두께로 형성되는 것을 특징으로 하는 멀티 칩 패키지.The protective film is a multi-chip package, characterized in that formed in a thickness of 10 to 50㎛. 제 5 항에 있어서,The method of claim 5, wherein 상기 보호막은 30∼40㎛ 두께로 형성되는 것을 특징으로 하는 멀티 칩 패키지.The protective film is a multi-chip package, characterized in that formed to a thickness of 30 to 40㎛. 제 6 항에 있어서,The method of claim 6, 상기 보호막 상부에 형성된 PWBL(Penetrate Wafer Backside Lamination) 테이프를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.And a PWBL (Penetrate Wafer Backside Lamination) tape formed on the passivation layer. 제 7 항에 있어서,The method of claim 7, wherein 상기 PWBL 테이프는 10∼20㎛ 두께로 형성되는 것을 특징으로 하는 멀티 칩 패키지.The PWBL tape is a multi-chip package, characterized in that formed in a thickness of 10 ~ 20㎛. 제 1 항에 있어서,The method of claim 1, 상기 보호막은 다층으로 이루어진 것을 특징으로 하는 멀티 칩 패키지.The protective film is a multi-chip package, characterized in that consisting of a multilayer. 제 1 항에 있어서,The method of claim 1, 상기 제2반도체 칩의 하면에 부착된 WBL(Wafer Backside Lamination Tape)을 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.And a wafer backside lamination tape (WBL) attached to a lower surface of the second semiconductor chip. 제 10 항에 있어서,The method of claim 10, 상기 WBL은 상기 보호막과 접촉하는 제2반도체 칩 부분에만 부착된 것을 특징으로 하는 멀티 칩 패키지.The WBL is attached to only the portion of the second semiconductor chip in contact with the protective film. 제 1 항에 있어서,The method of claim 1, 상기 인쇄회로기판은 하면에 부착된 외부 접속 단자를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.The printed circuit board further comprises an external connection terminal attached to the lower surface.
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