KR20080114318A - 얼라인 키 및 이의 형성방법과 이를 이용한 박막트랜지스터기판의 형성방법 - Google Patents

얼라인 키 및 이의 형성방법과 이를 이용한 박막트랜지스터기판의 형성방법 Download PDF

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Abstract

본 발명은 액정표시장치의 얼라인 키 및 이의 형성방법과 이를 이용한 박막트랜지스터 기판의 형성방법에 관한 것이다.
본 발명에 의한 얼라인 키 형성방법은 베이스 기판에 제1 금속층을 형성하는 단계와, 제1 금속층을 선택적으로 패터닝하여 제1 얼라인 키 및 제2 얼라인 키의 일부인 제1 마크부를 형성하는 단계와, 제1 금속층상에 절연막을 형성하는 단계와, 절연막상에 제2 금속층을 형성하는 단계 및 제2 금속층을 선택적으로 패터닝하여 절연막상에 제2 얼라인 키의 나머지인 제2 마크부를 형성하는 단계를 포함한다.

Description

얼라인 키 및 이의 형성방법과 이를 이용한 박막트랜지스터 기판의 형성방법{Align Key and The Method for Fabricating of The Same and The Method for Fabicating of Thin Film Transistor Substrate Using The Same}
도 1은 프린팅 공정을 이용하여 얼라인 키를 형성할 때 얼라인 키가 쉬프트되는 것을 나타내는 도면.
도 2a 내지 도 2i는 본 발명에 의한 얼라인 키 및 박막트랜지스터 기판을 형성하는 과정을 나타내는 도면.
도 3 및 도 4는 본 발명에 의한 박막트랜지스터 기판에서 데이터 라인과 화소전극간의 간격 편차가 줄어드는 것을 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
200, 202 : 인쇄롤 122, 124 : 제1 및 제2 얼라인 키
112 : 베이스 기판 120 : 게이트 금속층
150 : 데이터 금속층 126 : 게이트 라인
162 : 데이터 라인 156, 158 : 소스/드레인 전극
196 : 화소전극
본 발명은 액정표시장치의 얼라인 키 및 이의 형성방법과 이를 이용한 박막트랜지스터 기판의 형성방법에 관한 것이다.
액정표시장치는 광투과성인 두 장의 기판 사이에 액정층을 형성하고, 각 기판상에 배치된 전극에 전압을 인가하여 액정층을 재배열함으로써 영상을 표시하는 표시장치이다.
이러한 액정표시장치는 기판 세정 공정, 박막 패터닝 공정, 배향막형성/러빙 공정, 기판합착/액정주입 공정, 검사 공정, 리페어(Repair) 공정, 실장 공정 등의 여러 공정을 진행하여 제조된다.
그 중 박막 패터닝 공정은 상부기판 및 하부기판에 여러 가지 소자 및 구동 라인을 형성하는 공정이다. 이 중 상부기판인 박막트랜지스터 기판의 패터닝 공정을 개략적으로 살펴보면, 베이스 기판에 게이트 전극을 형성한 다음에 게이트 절연막을 형성하고, 게이트 절연막상에 반도체 패턴을 형성하고, 소스/드레인 전극과 보호막 및 화소전극을 순차적으로 형성한다.
게이트 전극, 반도체 패턴, 소스/드레인 전극, 화소전극과 같은 패턴을 순차적으로 형성할 때 각각의 패턴을 정확하게 정렬하기 위해서 베이스 기판에는 얼라인 키(align key)가 사용된다.
그러나 이러한 얼라인 키를 형성할 때에도 얼라인 키의 형성 오차가 발생하기 때문에 기판에 형성하는 각각의 패턴들은 일정한 마진을 두고 설계된다. 즉, 얼라인 키의 형성 오차범위가 0.5㎛라면 게이트 전극, 반도체 패턴, 소스/드레인 전극, 화소전극등의 설계 패턴은 얼라인 키의 오차범위를 포괄할 수 있는 범위인 약 1~1.5㎛의 설계마진을 가진다.
게이트 전극, 반도체 패턴, 소스/드레인 전극, 화소전극을 설계할 때 설계마진이 작을수록 액정셀의 미세화와 정확도가 높아지기 때문에, 얼라인 키의 형성 오차범위를 감소시키는 것이 바람직하다.
하지만 얼라인 키를 형성하는 방법에 따라서 얼라인 키의 오차를 줄이기 어려울 수 있다. 예컨대, 공정의 단순화를 위해서 프린팅 공정을 이용하여 얼라인 키 및 박막패턴을 형성할 때에는 도 1에서 보는 것처럼 실제 형성되는 얼라인 키(4b)의 형성위치는 얼라인 키의 설계된 마스크 패턴(4a) 형성위치와 다를 수 있다.
이와 같은 이유는 인쇄롤(8)을 이용하여 레지스트 패턴을 형성하는 과정에서, 인쇄롤(8)은 일정한 압력을 받으면서 마스크 위를 이동하기 때문에 얼라인 키(4b)는 쉬프트되어 형성되기 때문이다.
이처럼 프린팅 공정을 이용해서 얼라인 키를 형성하는 경우 얼라인 키는 설계된 패턴보다 약 10㎛ 까지 어긋나 형성되기도 한다.
이와 마찬가지로 얼라인 키를 기준으로 각각의 패턴을 형성할 때에도 각각의 패턴들은 형성오차가 발생한다. 그리고 패턴들의 형성오차는 게이트 전극, 반도체 패턴, 소스/드레인 전극, 화소전극등 이후에 형성하는 패턴들로 갈수록 커진다.
특히, 데이터 라인과 화소전극간의 형성 오차가 발생할 경우 크로스 토크의 원인이 되기도 한다. 이는 인접 화소들간의 데이터 라인과 화소전극간의 편차에 의한 기생용량(parasitic capacitance)의 차이에 기인한 것이다.
이에 따라 얼라인 키를 형성하는 과정에서 오차를 줄일 수 있는 방안이 요구된다.
따라서, 본 발명의 목적은 각각의 패턴들의 형성오차를 줄일 수 있는 얼라인 키 및 이의 형성방법과 이를 이용한 박막트랜지스터 기판의 형성방법을 제공하는 것이다.
특히, 본 발명의 목적은 데이터 라인과 화소전극간의 형성오차를 줄임으로써 크로스토크의 문제점을 개선할 수 있는 얼라인 키 및 이의 형성방법과 이를 이용한 박막트랜지스터 기판의 형성방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 의한 얼라인 키 형성방법은 베이스 기판에 제1 금속층을 형성하는 단계와, 제1 금속층을 선택적으로 패터닝하여 제1 얼라인 키 및 제2 얼라인 키의 일부인 제1 마크부를 형성하는 단계와, 제1 금속층상에 절연막을 형성하는 단계와, 절연막상에 제2 금속층을 형성하는 단계 및 제2 금속층을 선택적으로 패터닝하여 절연막상에 제2 얼라인 키의 나머지인 제2 마크부를 형성하는 단계를 포함한다.
그리고 이를 이용한 박막트랜지스터 기판의 형성방법은 베이스 기판에 게이트 금속층을 형성하는 단계와, 게이트 금속층을 선택적으로 패터닝하여 게이트 전극을 갖는 게이트 라인, 제1 얼라인 키 및 제2 얼라인 키의 제1 마크부를 형성하는 단계와, 게이트 금속층상에 절연막을 형성하는 단계와, 게이트 전극과 대응하는 절연막 상에 채널 패턴을 형성하는 단계와, 절연막상에 데이터 금속층을 형성하는 단계와, 데이터 금속층을 선택적으로 패터닝하여 데이터 라인, 소스/드레인 전극 및 제2 얼라인 키의 제2 마크부를 형성하는 단계와, 데이터 라인, 소스/드레인 전극 및 제2 마크부를 덮고 드레인 전극의 일부를 개구하는 콘택홀을 갖는 보호막을 형성하는 단계와, 보호막상에 투명 도전막을 형성하는 단계 및 투명 도전막을 패터닝하여 화소전극을 형성하는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 2a 내지 도 4를 통하여 본 발명의 실시예에 대해 설명하기로 한다.
본 발명에 의한 얼라인 키는 두 개의 얼라인 키, 즉 제1 및 제2 얼라인 키를 포함한다. 즉, 본 발명에서는 하나의 얼라인 키를 이용하는 것이 아니라 두 개 이상의 얼라인 키를 이용함으로써 서로 다른 패턴을 형성하는 과정에서 패턴들 간에 정렬 오차를 줄일 수 있다.
이러한 제1 및 제2 얼라인 키는 동시에 형성되지 않고, 제1 얼라인 키를 기 준으로 제2 얼라인 키를 형성한 다음에, 제2 얼라인 키를 기준으로 패턴이 형성된다.
이러한 박막트랜지스터 기판의 제1 및 제2 얼라인 키의 형성방법과, 이를 기준으로 박막트랜지스터의 주요 패턴을 형성하는 과정을 도면을 참조하여 살펴보면 다음과 같다.
도 2a 내지 도 2i는 본 발명에 의한 박막트랜지스터 기판의 얼라인 키 형성과정을 나타내는 도면이다. 본 실시예는 예를 들어 인쇄롤을 이용하여 레지스트 패턴을 기판상에 형성하는 레지스트 프린팅 공정에서 얼라인 키를 형성하는 과정을 설명하기로 한다.
먼저 도 2a와 같이 베이스 기판(112)상에 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등을 이용하여 형성한 게이트 금속층(120)에 제1 마스크(130)를 정렬한다. 이러한 제1 마스크(130)에는 도 2b와 같이 제1 얼라인 키 마스크 패턴(132), 제2 얼라인 키의 제1 마크부 마스크 패턴(134a), 게이트 라인 마스크 패턴(136) 및 게이트 전극 마스크 패턴(138)등을 포함하는 개구부가 형성된다. 또한, 제1 마스크(130)는 제1 스토리지 전극 마스크 패턴(미도시)을 포함할 수 있다.
그리고, 레지스트 물질(210)이 도포된 인쇄롤(200)을 이용하여 제1 마스크(130)의 개구부를 레지스트 물질(210)로 채움으로써 게이트 라인을 형성하기 위한 제1 레지스트 패턴(210a)을 게이트 금속층(120)상에 형성한다.
그리고 제1 마스크(130)를 게이트 금속층(120)으로부터 제거하고 제1 레지스트 패턴(210a)을 식각마스크로 이용하여, 도 2c와 같이 게이트 전극(128), 게이트 라인(126)과 제1 얼라인 키(122) 및 제2 얼라인 키의 제1 마크부(124a)를 베이스 기판(112)상에 형성한다. 도 2c에서 알 수 있듯이, 제2 얼라인 키의 제1 마크부(124a)는 인쇄롤(200)의 이동방향인 X축 방향으로 길게 형성된다. 또한, 제1 얼라인 키(122) 및 제2 얼라인 키의 제1 마크부(124a)는 박막트랜지스터 기판에서 표시영역인 액티브 영역(A)을 벗어난 더미 영역에 형성된다.
이어서 게이트 금속층(120)상에 형성된 제1 레지스트 패턴을 제거한 다음 도 2d와 같이 게이트 절연막(140)을 형성하고, 게이트 절연막(140)상에 반도체층(142) 및 오믹접촉층(144)을 형성한다. 그리고, 반도체층(142) 및 오믹접촉층(144)을 덮으면서 게이트 절연막(140)상에 데이터 금속층(150)을 형성한다.
이때, 게이트 절연막(140)은 플라즈마 화학기상 증착방법(Plasma Enhanced Chemical Vapor Deposition ; PECVD) 등을 이용하여 형성할 수 있다. 그리고, 데이터 금속층(150)으로 사용될 수 있는 금속의 예로는 구리(Cu), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴 합금(Mo alloy)등이 있고, 또한 이들 중 두 개 이상의 혼합금속을 이용할 수 있다.
이렇게 데이터 금속층(150)을 형성한 다음에, 데이터 금속층(150)상에 도 2e와 같이 데이터 라인 마스크 패턴(152), 소스/드레인 전극 마스크 패턴(166,168) 및 제2 얼라인 키의 제2 마크부 마스크 패턴(164b)을 포함하는 개구부가 형성된 제2 마스크(160)를 정렬한다.
그리고, 레지스트 물질(220)이 도포된 인쇄롤(202)을 이용하여 개구부를 채움으로써 제2 레지스트 패턴을 형성한다.
이때, 제2 얼라인 키의 제2 마크부 패턴(164b)은 제1 마크부 패턴(134a)과 다른 방향으로 길게 형성된다. 즉, 도 2b의 과정에서 X축 방향으로 인쇄롤(200)을 이동하여 제1 얼라인 키 및 제2 얼라인 키의 제1 마크부을 포함한 마스크 를 형성하였으면, 도 2d의 과정에서는 Y축 방향으로 인쇄롤(202)을 이동하여 제2 얼라인 키의 제2 마크부을 포함한 제2 레지스트 패턴을 형성한다. 이때 Y축 방향이라는 것은 X축 방향의 수직방향으로, 좌표상으로 볼 때 +Y축방향이거나 -Y축방향일 수 있다.
이처럼 제2 레지스트 패턴을 형성한 다음에, 데이터 금속층(150) 상에 형성된 제2 마스크(160)를 제거하고 식각 공정을 거쳐서 도 2f와 같이 데이터 라인(152)과 소스/드레인 전극(156,158) 및 제2 얼라인 키의 제2 마크부(124b)를 형성한다. 또한, 오믹접촉층(144)을 분리한다.
이어서, 제2 레지스트 패턴을 제거한 다음에 도 2g와 같이 보호막(170)을 형성하고, 스퍼터링 등의 방법으로 투명 도전막(172)을 증착한다. 투명 도전막(172)은 ITO, TO, IZO, ITZO 등을 이용하여 형성할 수 있다.
그리고 투명 도전막(172)에 레지스트 물질을 도포한 다음에 도 2h와 같이 화소전극을 형성하기 위한 제3 마스크(180)를 형성한다. 제3 마스크(180)는 화소전극 마스크 패턴(186) 및 제2 스토리지 전극(미도시)을 포함한다.
이때, 제3 마스크(180)는 제2 얼라인 키(124)를 기준으로 정렬되어 형성된다.
그리고, 사진 공정을 이용하여 제3 마스크에 대응되는 레지스트 패턴을 형성 하고, 식각 공정을 통하여 도 2i와 같이 화소전극(196)을 형성한다.
화소전극(196)을 형성하기 위한 레지스트 패턴을 형성하는 과정에서 사진 공정을 이용하는 것은 화소전극(196)의 패턴 모양이 단순 직선 형상이 아니어서 프린팅 공정을 이용하는 것보다 효율적이기 때문이다.
이상 설명한 본 발명의 실시예에서의 박막트랜지스터 기판의 패턴들은 제1 및 제2 얼라인 키를 형성하는 과정에서 같이 형성되는 중요 패턴만을 표현하였다. 상술한 실시예에서 도시되지 않은 패턴들은 주요 패턴들의 형성과정에서 패터닝을 통해 형성될 수 있음은 자명하다 할 것이다.
이와 같이 제2 얼라인 키를 기준으로 화소전극을 형성하면 화소전극의 패턴 오차를 줄일 수 있다. 이를 설명하면 다음과 같다.
종래에서와 같이 하나의 얼라인 키를 이용하여 모든 패턴을 형성할 경우에는 패턴들의 형성 오차범위가 일정치 않고 특히 화소전극과 데이터 라인 간의 형성 오차가 크게 된다.
하나의 얼라인 키를 이용하여 프린팅 공정을 이용하여 패턴을 형성하는 과정에서 데이터 라인의 형성 오차는 약 10㎛ 이다. 즉, 도 3에서 보는 바와 같이, 실제 형성되는 패턴(252a)은 설계된 패턴(252)에서 약 10㎛ 범위내에서 형성된다.
이러한 상태에서는 사진 공정을 이용하여 화소전극을 형성하여도 데이터 라인과의 패턴 오차는 존재한다. 즉, 사진 공정을 이용하여 화소전극을 형성할 경우에는 얼라인 키와 화소전극(296) 간의 형성 오차는 거의 존재하지 않지만, 이미 데이터 라인의 패턴 오차로 인하여 화소전극(296)과 데이터 라인(252a) 사이의 정렬 오차가 발생한다. 예컨대, 데이터 라인(252)과 화소전극(296) 간의 간격 설계값이 ℓ이 라고 할 때, 실제 간격은 설계값에서 데이터 라인(252a)의 오차가 발생되어 나타난다.
하지만 본 발명에 의한 얼라인 키와 이를 이용하여 박막트랜지스터의 기판을 패터닝하는 공정에 의하면 데이터 라인과 화소전극 간의 패턴 오차를 줄일 수 있다. 이는 본 발명에 의한 화소전극은 도 4에서 보는 바와 같이 데이터 라인(252a)과 동시에 형성되는 제2 얼라인 키(234b)를 기준으로 정렬되기 때문이다.
즉, 제2 얼라인 키의 제2 마크부(224b) 및 데이터 라인(252a)은 프린팅 공정을 이용하여 형성하는 과정에서 실제 설계된 패턴과 'α'만큼의 차이가 발생한다고 했을때, 화소전극의 형성을 위한 마스크 정렬을 제2 얼라인 키(224)를 기준으로 하기 때문에 화소전극도 최초 설계에서 'α'만큼의 오차가 발생한다. 다시 말해, 화소전극(296a)과 데이터 라인(252a) 간의 간격은 최초 설계값으로 형성되기 때문에 인접화소들간의 화소전극과 데이터 라인간의 편차로 인하여 크로스토크나 플리커등의 화질문제가 발생하는 것을 개선할 수 있다.
상술한 바와 같이, 본 발명에 의한 박막트랜지스터 기판의 얼라인 키와 이를 이용한 박막트랜지스터 기판의 형성방법에 의하면 기판의 패터닝 과정에서 발생하는 오차를 줄일 수 있다.
특히, 데이터 라인과 동시에 형성되는 제2 얼라인 키를 기준으로 화소전극을 형성함으로써 데이터 라인과 화소전극 간의 오차를 줄일 수 있어서, 크로스토크 등의 문제를 개선할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (17)

  1. 베이스 기판에 제1 금속층을 형성하는 단계;
    상기 제1 금속층을 선택적으로 패터닝하여 제1 얼라인 키 및 제2 얼라인 키의 일부인 제1 마크부를 형성하는 단계;
    상기 제1 금속층상에 절연막을 형성하는 단계;
    상기 절연막상에 제2 금속층을 형성하는 단계;
    상기 제2 금속층을 선택적으로 패터닝하여 상기 절연막상에 제2 얼라인 키의 나머지인 제2 마크부를 형성하는 단계를 포함하는 것을 특징으로 하는 얼라인 키 형성방법.
  2. 제 1 항에 있어서,
    상기 제1 금속층을 패터닝하는 단계는
    상기 제1 금속층상에 상기 제1 얼라인 키 및 제2 얼라인 키의 제1 마크부와 동일한 형상을 갖는 개구부를 포함하는 제1 마스크를 정렬하는 단계;
    레지스트 물질이 도포된 제1 인쇄롤을 이용하여 상기 개구부를 채움으로써 제1 레지스트 패턴을 형성하는 단계;
    상기 제1 레지스트 패턴을 식각 마스크로 이용하여 상기 제1 금속층을 선택적으로 식각하는 단계;
    상기 제1 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 얼 라인 키 형성방법.
  3. 제 2 항에 있어서,
    상기 제2 얼라인 키의 상기 제2 마크부는 상기 제1 인쇄롤이 이동하는 방향으로 길게 형성되는 것을 특징으로 하는 얼라인 키 형성방법.
  4. 제 1 항에 있어서,
    상기 제2 금속층을 패터닝하는 단계는
    상기 제2 금속층상에 상기 제2 얼라인 키의 제2 마크부와 대응하는 형상을 갖는 개구부를 포함하는 제2 마스크를 정렬하는 단계;
    레지스트 물질이 도포된 제2 인쇄롤을 이용하여 상기 개구부를 채움으로써 레지스트 패턴을 형성하는 단계;
    상기 제2 레지스트 패턴을 식각 마스크로 이용하여 상기 제2 금속층을 선택적으로 식각하는 단계; 및
    상기 제2 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 얼라인 키 형성방법.
  5. 제 4 항에 있어서,
    상기 제2 얼라인 키의 상기 제2 마크부는 상기 제2 인쇄롤이 이동하는 방향으로 길게 형성되는 것을 특징으로 하는 얼라인 키 형성방법.
  6. 제 4 항에 있어서,
    상기 제2 마스크를 정렬하는 단계에서 상기 제2 마스크는 제1 얼라인 키에 의하여 정렬되는 것을 특징으로 하는 얼라인 키 형성방법.
  7. 제 5 항에 있어서,
    상기 제1 인쇄롤은 상기 제2 인쇄롤의 이동방향과 다른 방향으로 이동하여 프린팅 공정을 진행하는 것을 특징으로 하는 얼라인 키 형성방법.
  8. 베이스 기판;
    상기 베이스 기판상에 형성된 제1 얼라인 키 및 제2 얼라인 키의 제1 마크부;
    상기 제1 얼라인 키를 덮으면서 상기 베이스 기판에 형성된 절연막;
    상기 절연막상에 형성되고, 상기 제2 얼라인 키의 제1 마크부와 적어도 일부가 중첩되는 상기 제2 얼라인 키의 제2 마크부를 포함하는 것을 특징으로 하는 얼라인 키.
  9. 제 8 항에 있어서,
    상기 제2 얼라인 키의 제1 마크부 및 상기 제2 얼라인 키의 제2 마크부는 상호 직교하는 것을 특징으로 하는 얼라인 키.
  10. 베이스 기판에 게이트 금속층을 형성하는 단계;
    상기 게이트 금속층을 선택적으로 패터닝하여 게이트 전극을 갖는 게이트 라인, 제1 얼라인 키 및 제2 얼라인 키의 제1 마크부를 형성하는 단계;
    상기 게이트 금속층상에 절연막을 형성하는 단계;
    상기 게이트 전극과 대응하는 절연막 상에 채널 패턴을 형성하는 단계;
    상기 절연막상에 데이터 금속층을 형성하는 단계;
    상기 데이터 금속층을 선택적으로 패터닝하여 데이터 라인, 소스/드레인 전극 및 상기 제2 얼라인 키의 제2 마크부를 형성하는 단계;
    상기 데이터 라인, 상기 소스/드레인 전극 및 제2 마크부를 덮고 상기 드레인 전극의 일부를 개구하는 콘택홀을 갖는 보호막을 형성하는 단계;
    상기 보호막상에 투명 도전막을 형성하는 단계; 및
    상기 투명 도전막을 패터닝하여 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 형성방법.
  11. 제 10 항에 있어서,
    상기 게이트 금속층을 패터닝하는 단계는
    상기 게이트 금속층에 상기 게이트 라인, 게이트 전극, 제1 얼라인 키 및 제2 얼라인 키의 제1 마크부와 동일한 형상의 개구부를 포함하는 제3 마스크를 형성하는 단계;
    레지스트 물질이 도포된 제3 인쇄롤을 이용하여 상기 개구부를 채움으로써 상기 개구부의 형상과 동일한 제3 레지스트 패턴을 형성하는 단계;
    상기 제3 레지스트 패턴을 식각 마스크로하여 상기 게이트 금속층을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 형성방법.
  12. 제 11 항에 있어서,
    상기 제2 얼라인 키의 제1 마크부는 상기 제3 인쇄롤이 이동하는 방향으로 길게 형성되는 것을 특징으로 하는 박막트랜지스터 기판의 형성방법.
  13. 제 10 항에 있어서,
    상기 데이터 금속층을 패터닝하는 단계는
    상기 데이터 라인, 소스/드레인 전극 및 제2 얼라인 키의 제2 마크부와 동일한 형상의 개구부를 포함하는 제4 마스크를 정렬하는 단계;
    레지스트 물질이 도포된 제4 인쇄롤을 이용하여 상기 개구부를 채움으로써 상기 개구부와 동일한 형상의 제4 레지스트 패턴을 형성하는 단계; 및
    상기 제4 레지스트 패턴을 식각 마스크로 하여 상기 데이터 금속층을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 형성방법.
  14. 제 13 항에 있어서,
    상기 제2 얼라인 키의 제2 마크부는 상기 제4 인쇄롤이 이동하는 방향으로 길게 형성되는 것을 특징으로 하는 박막트랜지스터 기판의 형성방법.
  15. 제 13 항에 있어서,
    상기 제4 마스크를 정렬하는 단계는 상기 제1 얼라인 키를 기준으로 정렬되는 것을 특징으로 하는 박막트랜지스터 기판의 형성방법.
  16. 제 10 항에 있어서,
    상기 화소전극을 형성하는 단계는
    상기 투명도전막에 포토레지스트 물질을 도포하는 단계;
    상기 포토레지스트 물질에 상기 화소전극과 동일한 형상을 갖는 개구부를 포함하는 제5 마스크를 정렬하는 단계;
    사진 공정을 통하여 상기 제5 마스크와 동일한 형상의 제5 레지스트 패턴을 형성하는 단계; 및
    상기 제5 레지스트 패턴을 식각 마스크로하여 상기 투명도전막을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 형성방법.
  17. 제 16 항에 있어서,
    상기 제5 마스크를 정렬하는 단계는 상기 제2 얼라인 키를 기준으로 정렬되 는 것을 특징으로 하는 박막트랜지스터 기판의 형성방법.
KR1020070063758A 2007-06-27 2007-06-27 얼라인 키 및 이의 형성방법과 이를 이용한 박막트랜지스터기판의 형성방법 KR101321298B1 (ko)

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