KR20080114166A - 클럭 데이터 복원회로 - Google Patents
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- 238000011084 recovery Methods 0.000 title claims abstract description 48
- 238000000034 method Methods 0.000 claims 7
- 238000010586 diagram Methods 0.000 description 10
- 230000000630 rising effect Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
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- H03L7/08—Details of the phase-locked loop
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- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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Abstract
Description
Claims (8)
- 지연 정보에 응답하여 입력되는 데이터의 지연값을 조절하는 지연조절부;상기 지연조절부에서 출력되는 데이터와 다중 위상 클럭들 간의 위상을 비교하여, 데이터의 지연량을 조절하기 위한 상기 지연정보를 출력하는 위상비교부; 및상기 지연조절부에서 출력되는 지연값이 조절된 데이터를 상기 다중 위상 클럭들을 이용하여 복원해 출력하는 데이터복원부를 포함하는 클럭 데이터 복원회로.
- 제 1항에 있어서,상기 데이터 복원부는,상기 지연값이 조절된 데이터를 상기 다중 위상 클럭들로 각각 래치하여 병렬로 출력하는 것을 특징으로 하는 클럭 데이터 복원회로.
- 제 2항에 있어서,상기 데이터 복원부에서 출력되는 복원된 데이터는,상기 다중 위상 클럭들의 갯수만큼 병렬로 출력되는 것을 특징으로 하는 클럭 데이터 복원회로.
- 제 1항에 있어서,상기 위상비교부는,상기 데이터와 상기 다중 위상 클럭들의 위상을 비교하여 업/다운 신호를 출력하는 위상비교기;상기 업/다운 신호에 응답하여 충전전류 및 방전전류를 출력하는 차지펌프;상기 차지펌프의 출력에 응답하여 완만한 변화를 갖는 전압을 상기 지연정보로 출력하는 루프필터를 포함하는 것을 특징으로 하는 클럭 데이터 복원회로.
- 제 4항에 있어서,상기 지연조절부는,상기 루프필터로부터 출력되는 전압에 따라 상기 데이터의 지연값을 조절하는 전압제어 지연라인을 포함하여 구성되는 것을 특징으로 하는 클럭 데이터 복원회로.
- 제 1항에 있어서,상기 다중 위상 클럭들의 주파수는,상기 클럭 데이터 복원회로로 입력되는 데이터의 주파수보다 낮은 것을 특징으로 하는 클럭 데이터 복원회로.
- 제 1항에 있어서,상기 데이터복원부는,상기 지연값의 조절된 데이터를 상기 다중 위상 클럭들로 각각 래치하는 복수의 D플립플롭을 포함하는 것을 특징으로 하는 클럭 데이터 복원회로.
- 제 1항에 있어서,상기 다중 위상 클럭들은,위상고정루프에서 출력되는 동일한 주파수를 가지며 서로 다른 위상을 가지는 클럭들인 것을 특징으로 하는 클럭 데이터 복원회로.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070063482A KR100889337B1 (ko) | 2007-06-27 | 2007-06-27 | 클럭 데이터 복원회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070063482A KR100889337B1 (ko) | 2007-06-27 | 2007-06-27 | 클럭 데이터 복원회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20080114166A true KR20080114166A (ko) | 2008-12-31 |
KR100889337B1 KR100889337B1 (ko) | 2009-03-18 |
Family
ID=40371310
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070063482A KR100889337B1 (ko) | 2007-06-27 | 2007-06-27 | 클럭 데이터 복원회로 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100889337B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101082386B1 (ko) | 2010-02-09 | 2011-11-11 | 고려대학교 산학협력단 | 임베디드 클록 및 데이터 복원 회로 및 그 방법 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100456464B1 (ko) * | 2002-04-09 | 2004-11-10 | 주식회사 케이티 | 다중 위상 클럭을 이용한 다중 링크용 데이터 복원 및리타이밍 장치 |
JP2006287484A (ja) | 2005-03-31 | 2006-10-19 | Kawasaki Microelectronics Kk | クロック・データリカバリ回路 |
-
2007
- 2007-06-27 KR KR1020070063482A patent/KR100889337B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR100889337B1 (ko) | 2009-03-18 |
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A201 | Request for examination | ||
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FPAY | Annual fee payment |
Payment date: 20140221 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20150223 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20160223 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20170223 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20180223 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20190220 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20200226 Year of fee payment: 12 |