KR20080108218A - 매트릭스 디스플레이장치용 임시메모리회로 - Google Patents

Abstract

타임슬롯으로 분할된 프레임에 공급되는 비디오 데이터를 픽셀 어레이에 공급하기 위한 회로가 다수의 임시저장요소로 구성되고, 상기 요소의 적어도 일부가 프레임내의 다른 타임슬롯 중에 다른 픽셀 어레이를 위한 데이터를 저장하도록 배열된다. 이 회로는 각 픽셀(P)이 유기발광다이오드로 구성되는 전기루미네선트 디스플레이에 사용된다.

광전자 디스플레이, 임시저장메모리, 픽셀 어레이.

Description

매트릭스 디스플레이장치용 임시메모리회로 {TEMPORARY MEMORY CIRCUITS FOR MATRIX DISPLAY DEVICE}

본 발명은 광전자 디스플레이장치에 관한 것이다. 본 발명은 데이터 프레임을 디스플레이하기 전에 이를 임시저장하기 위한 회로를 제공한다.

잘 알려진 전자디스플레이, 특히 마이크로 디스플레이는 어드레서블 화소(픽셀)의 어레이로 구성된다. 일부 경우에 있어서, 이들 어레이는 이진모드(binary mode)로 작동하며, 각 픽셀은 ON 또는 OFF 신호를 수신한다. 픽셀에서 신호는 상부층 전광물질을 통하여 광선을 변조하거나 발광하기 위하여 사용된다. 전형적으로, ON 신호를 수신하는 어레이의 픽셀은 뷰어(viewer)가 일부 광학계를 통하여 직접 또는 확대하여 수신하는 이미지를 형성한다.

유기발광장치(OLED) 마이크로 디스플레이의 측면에서 볼 때, 전류크기를 변화시켜 마이크로 디스플레이 픽셀에서 그레이스케일(greyscale)을 성공적으로 제어하기가 매우 어려우므로 요구된 소전류의 제어를 위한 디지털접근방식(digital approach)이 바람직하다. 디지털접근방식을 이용함으로서, 픽셀 드라이버 전류소오스는 최대와 최소 사이의 연속하는 전류보다는 최대전류를 위하여 설계되고 최적화 될 수 있다.

펄스폭변조는 이진모드의 전자디스플레이에서 그레이스케일의 발생을 위한 잘 알려진 기술이다. 픽셀 어레이에 디스플레이될 그레이스케일 비디오의 각 프레임은 다수의 시간순차형 서브프레임, 즉, 비트플레인(bitplane)으로 분할된다. 일련의 그레이 레벨을 나타내는데 요구된 비트의 수를 최소화하기 위하여, 비트플레인은 전형적으로 상대측에 대하여 이진가중형이 된다. 픽셀 어레이에 비트플레인을 신속히 스캔하고 각 비트플레인에 대하여 이진가중수의 타임슬롯을 할당함으로서 사람의 눈은 비트플레인을 효과적으로 통합하여 그레이스케일 이미지의 착시를 일으킨다. 전형적으로 펄스폭변조방식은 비록 필수적인 것은 아니나 변조시컨스의 타이밍을 제어하기 위하여 비디오 라인 동기화신호를 이용하는 것임을 유의하여야 한다.

전형적인 이진모드 전자디스플레이 장치에 있어서, 픽셀 에레이의 각 픽셀은 단일비트의 정보를 저장하고 디스플레이할 수 있다. 만약 정보소오스가 스트리밍 비디오 소오스인 경우, 데이터가 픽셀 어레이에 로딩되기 전에 데이터를 비트플레인으로 적당히 포맷하는데 도움을 줄 수 있도록 임시메모리저장수단이 요구된다. 전형적으로 임시메모리저장수단은 적어도 하나의 완전한 데이터 프레임을 수용할 수 있는 충분한 메모리요소를 가져야 하며, 각 메모리요소는 픽셀에 의하여 디스플레이될 요구된 수의 그레이스케일 레벨을 충분히 나타낼 수 있는 비트를 갖는다. 예를 들어, 각 픽셀이 1-비트저장요소를 갖는 경우, 320 x 240 픽셀 어레이에서 펄스폭변조를 이용하여 256 그레이 레벨(8-비트)을 얻기 위하여서는, 614,400 (320*240*8) 개의 1-비트 메모리셀을 갖는 임시메모리저장수단이 요구될 것이다.

데이터 프레임이 임시메모리저장수단에 로딩되었을 때, 데이터는 동시에 한 비트플레인의 픽셀 어레이로 이송될 수 있다. 가능한 한 프레임 시간의 작은 일부를 이용하기 위하여, 비트플레인 데이터가 임시메모리저장수단으로부터 판독되어야 한다는 것은 복잡하다. 이는 전형적으로 전자디스플레이 시스템의 작동주파수가 증가하고 전력소모가 증가하는 결과를 가져온다.

다른 복잡한 문제는 임시메모리저장수단이 전형적으로 두개의 완전한 프레임을 위한 데이터를 수용한다는 것이다. 이는 유입되는 비디오 스트림이 임시메모리저장수단의 반에 이송될 수 있도록 하는 반면에 데이터는 임시메모리저장수단의 다른 반으로부터 픽셀 어레이로 이송된다. 다른 방식으로서 듀얼포트형 임시메모리저장수단을 이용하는 것이 있으며, 이로부터 동시에 데이터가 기록되고 판독될 수 있다.

임시메모리저장수단은 전체 전자디스플레이 시스템의 비용에서 상당부분을 차지한다. 만약 온칩(on-chip)형으로 구성되는 경우, 전체 칩 사이즈의 상당부분을 차지하게 될 것이다.

임시메모리저장수단으로부터 비트플레인 데이터를 이송하는 폭주특성(bursty nature)은 각 픽셀에 두개의 메모리요소를 제공함으로서 제거될 수 있어, 각 픽셀의 다른 메모리요소의 값이 디스플레이되는 동안에 새로운 비트플레인이 각 픽셀의 메모리요소의 하나에 로딩될 수 있다. 그러나, 이는 픽셀이 차지하는 영역을 증가시켜 디스플레이 부품의 코스트가 증가도록 한다.

특허문헌 WO 02/089534에 기술된 바와 같은 다른 방식으로서는 특정수의 그레이 레벨을 발생하는데 요구된 모든 비트에 대하여 각 픽셀에 충분한 저장요소를 제공하고 그레이스케일을 발생하기 위하여 이진가중형 타이밍 인터벌을 이용하여 각 비트를 주기적으로 선택하는 것이 있다. 이러한 방식의 잇점은 데이터가 국지적으로 저장되어 외부 임시메모리저장수단로부터 연속하여 데이터를 이송하는데 전력이 소비되지 않아 스틸 이미지(still image)의 저전력 디스플레이가 가능하도록 한다.

미국특허 제6,201,521호에는 픽셀 어레이를 어드레싱하기 위한 "분할형 리셋(divided reset)" 방식이 기술되어 있다. 이러한 분할형 리셋 방법은 간단한 예를 이용하여 가장 잘 설명될 수 있다. 하나의 픽셀 어레이가 15개 열의 픽셀을 가지고 각 열이 15개의 픽셀을 포함한다고 가정하면, 각 픽셀은 단일 비트를 저장하고 디스플레이할 수 있다. 또한 4-비트 그레이스케일(16 그레이 레벨)이 요구된다고 가정할 때, 각 프레임 타임은 15개의 동일한 타임슬롯으로 분할된다. 이들 타임 슬롯이 결정되었을 때, 블랙 픽셀이 프레임에서 제로 타임슬롯에 ON 이고, 1 의 그레이 레벨을 갖는 픽셀은 1 타임슬롯에 ON 이며, 2 의 그레이 레벨을 갖는 픽셀은 2 타임슬롯에 ON 이고, 계속하여, 15 의 그레이 레벨을 갖는 픽셀이 15 타임슬롯에 ON 이 된다. 이러한 예의 분할형 리셋 방법에서, 각 열은 리셋 그룹으로 간주된다. 또한 각 타임슬롯의 시작(또는 종료)시에 픽셀 어레이의 1 열에 동시에 데이터를 기록할 수 있어, 열기록기능(row write function)이 PWM 타임슬롯과 동기화된다.

도 1은 각 열에 대하여 데이터가 로딩되고 시간에 따라 디스플레이되는 것을 보이고 있다. 각 타인슬롯의 시작에서, 4개 열이 업데이트되어야 한다. 예를 들어, FRAME 1에서 타임슬롯 15의 시작에서, 비트-0 데이터가 ROW 15에 기록되고, 비트-1 데이터가 ROW 14에 기록되며, 비트-2 데이터가 ROW 12 기록되고, 비트-3 데이터가 ROW 8에 기록된다. 마찬가지로, FRAME 2에서 타임슬롯 1의 시작에서, 비트-0 데이터가 ROW 1에 기록되고, 비트-1 데이터가 ROW 15에 기록되며, 비트-2 데이터가 ROW 13에 기록되고, 비트-3 데이터가 ROW 9에 기록된다.

종래기술에서, 이러한 예의 임시조장메모리는 완전한 하나의 데이터 프레임을 유지하여야 하므로 타임슬롯당 4개의 기록이 이루어질 수 있다. 상기 언급된 간단한 예에서, 이러한 임시저장메모리는 900 비트의 정보, 즉, 픽셀 어레이의 각 15 x 15 픽셀에 대하여 4-비트씩 저장할 수 있다.

본 발명의 목적은 메모리조건은 크게 감소되고 매우 명백한 비트심도 그레이스케일은 그대로 유지되는 임시저장메모리로 전자 디스플레이 픽셀을 분할하기 위한 회로와 방법을 제공하는데 있다.

본 발명은 청구항 제1항에 따른 픽셀 어레이를 구동시키기 위한 회로와 청구항 제13항에 따른 전자 디스플레이를 제공한다. 본 발명의 다른 특징들이 종속항에서 정의된다.

본 발명을 첨부도면에 의거하여 보다 상세히 설명하면 다음과 같다.

도 1은 상기 언급된 종래기술의 구성을 보인 설명도.

도 2는 본 발명의 간단한 실시형태를 보인 설명도.

도 3은 도 2에서 보인 임시메모리회로에 데이터를 저장하는 것을 보인 설명도.

도 1는 픽셀 어레이(1), 임시저장메모리(2)와, 드라이버 블록(3)으로 구성되는 전자 디스플레이를 보이고 있다. 픽셀 어레이는 R 열(rows)과 C 행(columns)을 갖는 픽셀 P의 어레이로 구성된다. 각 픽셀 P는 하나 이상의 메모리저장요소와 전 극 드라이버로 구성된다. 픽셀은 이러한 픽셀이 하나 이상의 메모리요소를 갖는 경우 멀티플렉서를 요구함으로서 적당함 메모리요소가 선택되고 제어신호로서 픽셀 전극 드라이버측으로 통과될 수 있다. 그리고 픽셀 전극 드라이버는 광선의 발광 또는 변조를 위하여 픽셀 전극을 제어하기 위한 신호를 발생한다.

임시저장메모리(2)는 다수의 메모리요소로 구성된다. 이들 메모리요소는 ADDR 1 ~ ADDR A로 지정되고 각각 C 메모리요소를 갖는 열로 배열될 수 있다. 임시저장메모리에서 열 A의 수는 요구된 PWM 그레이 레벨 비트심도와, 픽셀 어레이에서 열의 수에 따라서 달라진다. 만약 요구된 비트심도가 N인 경우, 임시저장메모리(2)는 (N-1) 그룹으로 나누어질 수 있으며, 여기에서 각 그룹은 요구된 그레이 레벨 비트심도의 특정비트가중을 위하여 임시저장데이터와 결합된다. 제1그룹은 제2최하위비트(비트-1)를 위하여 임시저장데이터와 결합되고, 제2그룹은 제3최하위비트(비트-2)를 위하여 임시저장데이터와 결합되는 등, (N-1) 그룹은 최상위비트(비트-(N-1))를 위하여 임시저장데이터와 결합된다. 또한 픽셀이 데이터를 저장하지 않는 수광형 디스플레이(passive display)의 경우, 임시저장메모리는 이러한 그룹을 N 개 가질 것이며 최하위비트(비트-0)를 위한 그룹을 포함한다.

드라이버 블록(3)은 다수의 드라이버 셀 D로 구성된다. 각 드라이버 셀 D은 픽셀 어레이에서 픽셀의 행과 임시저장메모리에서 메모리요소의 행과 결합될 수 있다. 더욱이, 각 드라이버 셀 D은 결합된 픽셀의 행에서 어떠한 픽셀의 메모리요소 와, 임시저장메모리에서 메모리요소의 결합된 행의 어떠한 메모리요소에 액세스할 수 있다. 아울러, 드라이버 블록은 데이터 비트가 임시저장메모리 및/또는 픽셀 어레이로 전달되기 전에 어샘블링되고 유입되는 N-비트 비디오 데이터의 한 열까지 저장될 수 있다.

작동의 원리를 설명하기 위하여, 특별한 예를 들 수 있다.상기 언급된 예로 돌아가서 분할형 리셋 방식을 설명키로 한다. 4-비트 PWM 그레이스케일이 요구될 때, 각 프레임 타임을 15개의 타임슬롯으로 분할한다. 아울러, 픽셀 어레이가 ROW 1 ~ ROW 15로 표시한 15개의 열로 구성되고 각 열이 15개의 픽셀 P을 갖는다고 가정한다. 또한, 각 픽셀 P은 단일 메모리요소와 전극 드라이버로 구성되며, 여기에서 메모리요소는 1-비트의 데이터를 저장할 수 있고, 전극 드라이버를 제어하도록 사용된다. 본 발명에 따른 디스플레이는 통상적으로 15 x 15 보다 매우 크고 4 이상의 비트심도를 갖는 픽셀 어레이를 가질 것이다.

이러한 예의 임시저장메모리에 있어서, N=4 일 때, 임시저장메모리는 도 3에서 보인 바와 같이 3(즉, N-1) 블록으로 분할될 수 있다. 제1블록 BLOCK 1은 비트-1 가중데이터를 위한 임시저장 데이터에 결합된다. 제2블록, BLOCK 2는 비트-2 가중데이터를 위한 임시저장 데이터에 결합된다. 제3블록, BLOCK 3은 비트-3 가중데이터를 위한 임시저장 데이터에 결합된다. 각 블록에서 열의 수는 각 블록이 원형 버퍼로서의 기능을 발휘할 수 있도록 선택된다. 이러한 예에서, 원형 버퍼 기능은 BLOCK 1에서 1개 열의 메모리요소, BLOCK 2에서 3개 열의 메모리요소와, BLOCK 3에서 8개 열의 메모리요소를 가짐으로서 얻을 수 있다.

더욱이, 블록 B 가 원형 버퍼로서 기능할 수 있도록 하는데 요구된 열의 수는 다음과 같다.

등식 1

여기에서, B는 블록 번호 (1 ~ N-1)이고, e는 보정계수이다.

더욱이, 일반적으로, R!=2^N-1 인 경우, 부가적인 열이 요구될 수 있다.

또한, 메모리요소가 1 비트 이상을 저장할 수 있다면, 보다 복잡한 등식이 요구된다.

FRAME 1에서 ROW 1에 대한 유입되는 4-비트 비디오 데이터 심볼은 하나의 완전한 열의 4-비트 데이터 심볼이 이루어질 때까지 적당한 드라이버 셀 D 에 전달되고 저장된다. 이와 같이 이루어졌을 때, 임시저장메모리와 픽셀 어레이 에 대한 전달이 시작된다. 각 드라이버 D는 그 저장된 데이터 심볼의 비트-0를 픽셀 어레이의 ROW 1에서 관련된 픽셀에 전달하고, 이는 그 픽셀 전극 드라이버회로에 대한 제어 신호로서 작용한다. 더욱이, 각 드라이버 D는 그 데이터 심볼의 비트-1을 임시저장메모리의 ADDR 1(BLOCK 1에서)에서 그 관련된 메모리요소로 전달한다. 또한, 각 드라이버 D는 그 데이터 심볼의 비트-2를 임시저장메모리의 ADDR 2(BLOCK 2에서)에서 그 관련된 메모리요소로 전달한다. 또한, 각 드라이버 D는 그 ROW 1 데이터 심볼의 비트-3를 임시저장메모리의 ADDR 5(BLOCK 3에서)에서 그 관련된 메모리요소로 전달한다. 데이터는 다음 타임슬롯의 시작시까지 픽셀 어레이와 임시저장메모리내에 고정되는 반면에, ROW 2 픽셀을 위한 4-비트 데이터 심볼이 드라이버 블록에 전달되고 저장된다.

ROW 2의 데이터가 드라이버 블록에 저장되었을 때, 각 드라이버 D는 그 데이터 심볼의 비트-0를 픽셀 어레이의 ROW 2의 관련된 픽셀로 전달한다. 또한, ROW 1의 픽셀이 PWM을 이용하여 LSB를 디스플레이하도록 할당된 시간에 일치하는 1 타임슬롯을 위한 이들의 비트-0를 디스플레이하므로서, 각 드라이버 D가 ADDR 1에서 그 관련된 메모리에 저장된 비트를 ROW 1에 전달하여, ROW 1의 비트-1은 다음의 두 타임슬롯에서 디스플레이될 수 있다. 임시저장메모리의 ADDR 1은 이제 재사용이 가능하게 되고, 각 드라이버 D는 ROW 2 데이터 심볼의 비트-1을 ADDR 1에서 관련된 메모리요소로 전달한다. 이와 같이 ADDR 1은 비트-1 데이터의 원형버퍼로서 작용한다. 또한, 각 드라이버 D는 ROW 2 데이터 심볼의 비트-2를 임시저장메모리의 ADDR 6에서 관련된 메모리요소로 전달한다.

마찬가지로, ROW 3의 데이터가 드라이버 블록에 저장되었을 때, 각 드라이버 D는 그 데이터 심볼의 비트-0를 픽셀 어레이의 ROW 3의 관련된 픽셀로 전달한다. 또한, ROW 2의 픽셀이 1 타임슬롯을 위한 이들의 비트-0를 디스플레이하므로서, 각 드라이버 D가 ADDR 1 ~ ADD 2에서 그 관련된 메모리에 저장된 비트를 ROW 1에 전달하여, ROW 2의 비트-1은 다음의 두 타임슬롯에서 디스플레이될 수 있다. 다시 ADDR 1이 재사용이 가능하게 되고, 각 드라이버 D는 ROW 3 데이터 심볼의 비트-1을 ADDR 1에서 관련된 메모리요소로 전달한다. 또한 각 드라이버 D는 그 데이터 심볼의 비트-2와 비트-3을 각 임시저장메모리의 ADDR 4 및 ADDR 7의 관련된 메모리요소로 전달한다.

또한, ROW 4의 데이터가 드라이버 블록에 저장되었을 때, 각 드라이버 D는 그 데이터 심볼의 비트-0를 픽셀 어레이의 ROW 4의 관련된 픽셀로 전달한다. 또한, ROW 3의 픽셀이 이들의 비트-0를 디스플레이하므로서, 각 드라이버 D가 ADDR 1에서 그 관련된 메모리에 저장된 비트를 ROW 3에 전달하여, ROW 1의 비트-1은 다음의 두 타임슬롯에서 디스플레이될 수 있다. 다시 ADDR 1은 재사용이 가능하게 되고, 각 드라이버 D는 데이터 심볼의 비트-1을 ADDR 1에서 관련된 메모리요소로 전달한다. 또한, ROW 1의 비트-1이 PWM 시컨스에서 이들의 할당된 시간에 일치하는 두 타임슬롯에서 디스플레이되고, 각 드라이버 D는 ADDR 2에서 그 관련된 메모리요소에 저장된 비트를 ROW 1에 전달함으로서, ROW 1의 비트-2가 다음의 4개 타임슬롯에서 디스플레이될 수 있다. 이제 임시저장메모리의 ADDR 1이 재사용이 가능하게 되고, 각 드라이버 D는 데이터 심볼의 비트-2를 ADDR 2에서 관련된 메모리요소로 전달할 수 있을 것이다. 따라서, BLOCK 2의 ADDR 2 ~ ADDR 4ㄴ는 비트-2 데이터에 대하여 원형버퍼로서 작용한다. 또한 각 드라이버 D는 그 데이터 심볼의 비트-3을 임시저장메모리의 ADDR 8의 관련된 메모리요소로 전달한다.

프레임과 다른 프레임들은 임시저장메모리에 대한 수회의 액세스가 이루어질 수 있도록 하고 타임슬롯당 픽셀 어레이는 픽셀 에레이에 대한 기록이 4회에 걸쳐 이루어지도록 증가하고 임시저장메모리에 대하여 4회의 판독과 4회의 기록이 이루어질 수 있도록 함을 이해할 수 있을 것이다.

본 발명 기술분야의 전문가라면 본 발명의 장치와 방법을 위한 적당한 어드레싱 및 타이밍 제어신호를 발생하기 위한 적당한 장치를 용이하게 제공할 수 있다.

임시저장메모리에서 각 블록은 원형 버퍼로서 작용함을 이해할 것이다. 상기 간단한 예에서, 임시저장메모리는 풀 프레임(full frame) 임시저장메모리에 대하여 요고된 900개에 비교되는 180개(즉, 15의 12열) 1-비트 메모리요소를 이용하여 구현될 수 있는 반면에, 요구된 PWM 4-비트 그레이스케일을 그대로 유지할 수 있어 실질적으로 메모리조건을 절약할 수 있도록 한다.

더욱이, 일반적으로, 본 발명의 방법과 장치는 다수의 픽셀수와 고도의 비트심도 디스플레이 분야에서 임시저장메모리의 조건이 실질적으로 감속될 수 있도록 하는데 이용될 수 있다. 예를 들어, 8-비트 그레이스케일을 갖는 320 x 240 픽셀 마이크로디스플레이의 경우, 임시저장메모리는 전체가 247 열의 320(1-비트)개 메모리요소, 즉, 79040 비트를 갖는 7개의 블록으로 분할될 수 있다. 614,400(320 x 240 x 8)개 블록을 갖는 종래기술의 임시저장메모리와 비교하였을 때, 본 발명은 실질적인 메모리조건이 절약이 이루어질 수 있도록 한다.

다른 실시형태에서, DATA 라인은 픽셀의 행(또는 열)을 위한 하나의 섹션과 임시저장메모리를 위한 다른 섹션들의 둘 이상의 분리된 섹션으로 분할된다. 분할된 DATA 라인으로, 픽셀 어레이에 대한 액시스가 임시저장메모리에 대한 액세스에 대하여 분리되어 수행될 수 있고, 임시저장메모리에 대한 액세스는 픽셀 어레이에 대한 액세스에 대하여 분리되어 수행될 수 있다. 이는 액세스회로의 로딩용량을 줄이고 보다 신속한 액세스 시간 및/또는 보다 낮은 전력소비가 이루어질 수 있도록 한다. 더욱이, DATA 신호는 전체 열과 행을 통하여 데이터를 보낼 필요가 없도록 하기 위하여 픽셀의 열 또는 행의 두 섹션에 어드레스할 수 있도록 둘로 분할되어 액세스 시간을 개선하고 전력수비를 줄일 수 있도록 한다.

또 다른 실시형태에 있어서, DATA 라인은 임시저장메모리와 픽셀의 행(또는 컬럼)에 대하여 아날로그값을 전달하도록 이용될 수 있다. 아날로그 시스템에서, 본 발명은 종래기술 보다 낮은 품질의 메모리요소(다소 누설이 있음) 및/또는 낮은 품질의 아날로그 DATA 라인 드라이브가 사용될 수 있도록 한다.

비록 일부 예시적인 실시형태와 방법이 설명되었으나, 전문가라면 이상의 설명으로부터 이러한 실시형태와 방법의 수정이 청구범위에 한정된 본 발명의 범위를 벗어남이 없이 이루어질 수 있음이 명백하게 될 것이다. 예를 들어, 비록 예시된 실시형태가 유기발광다이오드 디스플레이에 대하여 설명되었으나, 본 발명의 교시내용은 화소가 저장요소를 포함하고 있고 행방향 또는 열방향으로 각각 어드레스될 수 있는 액정디스플레이 또는 기타 다른 디스플레이에도 동일하게 적용될 수 있다.

아울러, 비트심도는 최하위 비트에 할당된 타임슬롯을 서브-타임슬롯으로 분할함으로서 증가될 수 있다. 예를 들어, 상기 예를 든 바와 같이 4-비트인 경우, 이러한 타임슬롯을 3개의 서브-타임슬롯으로 분할함으로서 부가적인 ㅂ트가 디스플레이되어 5-비트 그레이스케일을 얻을 수 있도록 한다. 3개 타임슬롯중의 하나는 새로운 최하위 비트를 위하여 사용되고 다른 두개의 서브-타임슬롯은 종전의 최하위 비트를 위하여 사용된다. 마찬가지로, 이러한 타임슬롯을 7개의 서브-타임슬롯으로 분할함으로서 6-비트 그레이스케일을 허용할 것이다.

Claims (15)

1. 타임슬롯으로 분할된 프레임에 공급되는 비디오 데이터를 픽셀 어레이에 공급하기 위한 회로에 있어서, 이 회로가 다수의 임시저장요소를 포함하고, 상기 요소의 적어도 일부가 프레임내의 다른 타임슬롯 중에 다른 픽셀 어레이를 위한 데이터를 저장하도록 배열됨을 특징으로 하는 매트릭스 디스플레이장치용 임시메모리회로.
2. 제1항에 있어서, 저장요소가 사실상 디지털이고 픽셀 드라이버에 디지털값을 제공함을 특징으로 하는 회로.
3. 제1항 또는 제2항에 있어서, 저장요소가 각각 1 비트를 저장할 수 있음을 특징으로 하는 회로.
4. 제1항 또는 제2항에 있어서, 저장요소가 각각 1 비트 이상을 저장할 수 있음을 특징으로 하는 회로.
5. 제1항에 있어서, 데이터가 펄스진폭변조, 펄스폭변조 및 펄스부호화변조로부터 선택된 그레이스케일 발생기술을 이용하여 디스플레이되도록 픽셀에 공급됨을 특징으로 하는 회로.
6. 전기 청구항의 어느 한 항에 있어서, 임시저장요소에 데이터를 저장함이 없이 픽셀의 열 또는 행에 직접 데이터를 공급할 수 있도록 구성됨을 특징으로 하는 회로.
7. 전기 청구항의 어느 한 항에 있어서, 픽셀 어레이의 열 또는 행의 일부분에 관련된 데이터 세그먼트를 직접 그 일부분에 공급할 수 있도록 구성됨을 특징으로 하는 회로.
8. 전기 청구항의 어느 한 항에 있어서, 임시저장요소에 데이터를 보내고 데이터를 임시저장요소로부터 픽셀 어레이로 전달하기 위한 드라이버 회로를 포함함을 특징으로 하는 회로.
9. 제8항에 있어서, 제1항에 종속할 때, 상기 저장요소가 사실상 아날로그이고 드라이버 회로에 아날로그값을 제공할 수 있음을 특징으로 하는 회로.
10. 전기 청구항의 어느 한 항에 있어서, 데이터를 열별방식(row-by-row basis)으로 처리할 수 있도록 구성됨을 특징으로 하는 회로.
11. 전기 청구항의 어느 한 항에 있어서, 데이터를 행별방식(column-by-column basis)으로 처리할 수 있도록 구성됨을 특징으로 하는 회로.
12. 전기 청구항의 어느 한 항에 있어서, 픽셀 어레이로 구성되는 집적회로임을 특징으로 하는 회로.
13. 픽셀 어레이와 제1항 내지 제11항에 따른 회로를 포함함을 특징으로 하는 전기루미네선트 디스플레이(electroluminsecent display).
14. 제13항에 있어서, 각 픽셀이 유기발광다이오드를 포함함을 특징으로 하는 전기루미네선트 디스플레이.
15. 제13항에 있어서, 실리콘상 액정(liquid-crystal-over-silicon) 또는 디지털 라이트 프로젝터 어레이(Digital Light Projector array)를 포함함을 특징으로 하는 전기루미네선트 디스플레이.

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