JP2009517706A - マトリクス・ディスプレイ装置用一時記憶回路 - Google Patents

Abstract

タイムスロットに分割されたフレームで供給されるビデオデータをピクセルのアレイに供給する回路は、複数の１ビット一時記憶素子（Ｍ）を含み、その少なくともいくつかはフレーム内の異なるタイムスロットの間アレイの異なるピクセルのためのデータを格納するように構成されている。この回路は各ピクセル（Ｐ）が有機発光ダイオードを含むエレクトロルミネセント・ディスプレイ内で使用することができる。

Description

（発明の背景）
本発明は光電子ディスプレイ装置に関する。本発明はディスプレイする前のデータのフレームを一時記憶する回路を提供する。

既知の電子ディスプレイ、特に、マイクロディスプレイは個別にアドレス指定可能な画素（ピクセル）のアレイ（配列）からなっている。ある応用では、これらのアレイは２進モードで機能し、個別の各ピクセルがオンまたはオフ信号を受信する。ピクセルにおける信号は上層電気光学材料を介して光を変調または発生するのに使用される。典型的には、オン信号を受信するアレイのピクセルは視聴者が直接またはあるオプティクスを介して拡大して与えられる画像を形成する。

有機発光装置（ＯＬＥＤ）マイクロディスプレイの状況において、電流の大きさを変えてマイクロディスプレイ・ピクセル内のグレースケール（ｇｒｅｙｓｃａｌｅ）をうまく制御することは極めて困難であるため、必要な小電流を制御するデジタル方法が有利である。デジタル方法を使用して、最大および最少間の連続体に対してではなく、必要な最大電流に対してピクセル・ドライバ電流源を設計し最適化することができる。

パルス幅変調は２進モード電子ディスプレイ上にグレースケールを発生するための既知の技術である。ピクセルアレイ上にディスプレイされるグレースケール・ビデオの各フレームはいくつかの時系列サブフレーム、すなわちビットプレーン（ｂｉｔｐｌａｎｅ）に分割される。１組のグレーレベルを表現するのに必要なビット数を最小限に抑えるために、典型的にビットプレーンは互いに２進重み付けされる。ピクセルアレイへビットプレーンを迅速に取り込み、タイムスロットの２進重み付け数を各ビットプレーンに割当てることにより、人間の目はビットプレーンを有効に統合してグレースケール・イメージの錯覚を作り出す。パルス幅変調方式は典型的にビデオライン同期化信号を使用して、必ずしも必要ではないが、変調シーケンスのタイミングを制御する。

典型的な２進モード電子ディスプレイ実施例では、ピクセルアレイ内の各ピクセルは１ビットの情報を格納しディスプレイすることができる。情報源がストリーミング・ビデオソースであれば、一時記憶装置はピクセルアレイ上にロードされる前にデータを適切にビットマップへフォーマット化するのを助ける必要がある。一時記憶装置はマイクロディスプレイの内側または外側に実施することができる。典型的に、一時記憶装置はデータの少なくとも１つの完全なフレームを保持するのに十分な記憶素子を持たなければならず、各記憶素子はピクセルによりディスプレイされる所望数のグレースケール・レベルを表現するのに十分なビットを有する。たとえば、各ピクセルが１ビット記憶素子を有する、３２０×２４０ピクセルアレイ上にパルス幅変調を使用して２５６グレーレベル（８ビット）を達成するのに、６１４，４００（３２０＊２４０＊８）個の１ビット記憶セルを有する一時記憶装置が必要である。

１フレームのデータが一時記憶装置内にロードされると、データは一時に１ビットプレーンずつピクセルアレイに転送することができる。やっかいな問題は、フレーム時間のできるだけ小さい割合を使いきるために、ビットプレーン・データは一時記憶装置からバースト方法で読み出されなければならないことである。そのため典型的には電子ディスプレイ・システムに対する動作周波数および電力損失が増加する。

もう１つのやっかいな問題は、一時記憶装置が典型的に２つの完全なフレームの間データを保持することである。それにより着信ビデオストリームは一時記憶装置の半分へ転送することができ、データは一時記憶装置の残りの半分からピクセルアレイへ転送される。代替策はデータを同時に読み書きできるデュアルポート一時記憶装置を使用することである。

一時記憶装置は完全な電子ディスプレイ・システムのコストの極めて重要な部分となることがある。オンチップで実装されると、それは全体チップサイズの極めて大きい割合を占めることがある。

一時記憶装置からビットプレーン・データを転送する際のバーストの多い性質は、各ピクセル内に２つの記憶素子を設けて、各ピクセル内の一方の記憶素子中に新しいビットプレーンをロードすることができ、各ピクセルの他方の記憶素子内の値はディスプレイされるようにして解消することができる。しかしながら、それによりピクセルの面積要求条件が増してディスプレイ・コンポーネントのコストが高くなる。

ＷＯ０２／０８９５３４に開示されている代替方法は、特定数のグレーレベルを発生するのに必要な全ビットに対して各ピクセル内に十分な記憶素子を提供し、次に２進重み付けタイミング間隔を使用して順次各ビットを巡回的に選出してグレースケールを発生することである。その利点はデータが局所的に格納されて電力は浪費されずに外部一時記憶装置からデータを間断なく転送して、静止画像の低電力ディスプレイを可能にすることである。しかしながら、この方法の主要な欠点はピクセル内にビットを格納することによりピクセルの面積要求条件が増してディスプレイ・コンポーネントのコストが高くなることである。

米国特許第６，２０１，５２１号にはピクセルアレイをアドレス指定するための「分割リセット」方式が開示されている。分割リセット方法は単純な例を使用して最もよく説明される。ピクセルアレイは１５行のピクセルを有し、各行は１５ピクセルを含み、かつ各ピクセルは１ビットを格納しディスプレイできるものとする。また、４ビットグレースケール（１６グレーレベル）が要求され、各フレーム時間は１５の等しいタイムスロットに分割されるものとする。これらのタイムスロットが確立されると、フレーム内のゼロ・タイムスロットの間黒ピクセルはオンであり、１のグレーレベルを有するピクセルは１つのタイムスロットの間オンであり、２のグレーレベルを有するピクセルは２つのタイムスロットの間オンであり、１５のグレーレベルを有するピクセルが１５個のタイムスロットの間オンとなるまで以下同様である。分割リセット方法のこの例では、各行はリセット・グループと見なされる。また、各タイムスロットの初めに（または終りに）データを一時に１行ずつピクセルアレイに書き込んで、行ライト（ｗｒｉｔｅ）機能がＰＷＭタイムスロットと同期化されるようにすることも便利である。

図１はデータが各行に対してどのようにロードされ、時間と共にどのようにディスプレイされるかを例示している。各タイムスロットの始めに、４行を更新しなければならない。たとえば、ＦＲＡＭＥ１内のタイムスロット１５の初めに、ビット０データがＲＯＷ１５に書き込まれ、ビット１データがＲＯＷ１４に書き込まれ、ビット２データがＲＯＷ１２に書き込まれ、ビット３データがＲＯＷ８に書き込まれる。同様に、ＦＲＡＭＥ２内のタイムスロット１の初めに、ビット０データがＲＯＷ１に書き込まれ、ビット１データがＲＯＷ１５に書き込まれ、ビット２データがＲＯＷ１３に書き込まれ、ビット３データがＲＯＷ９に書き込まれる。

現在の技術状態において、この例の一時記憶装置はタイムスロット当たり４ライト（ｗｒｉｔｅ）を達成できるように完全な１フレームのデータを保持しなければならない。前記した単純な例に対して、これは９００ビットの情報、すなわち、ピクセルアレイ内の１５×１５ピクセルアレイの各々に対して４ビットの情報を有する一時記憶装置に対応する。

（発明の概要）
高い見掛けのビット深さグレースケールを維持しながら、メモリ要求条件が遥かに低減された一時記憶装置を有する電子ディスプレイ・ピクセルを駆動する回路および方法を提供することが本発明の目的である。

本発明は請求項１に従ったピクセルのアレイを駆動する回路、および請求項１３に従った電子ディスプレイを提供する。本発明の好ましいまたはオプショナルな特徴が従属項に記載される。

（特定実施例の詳細な説明）
次に、単なる例として、添付図について本発明をより詳細に説明する。図２はピクセルアレイ１、一時記憶装置（ｔｅｍｐｏｒａｒｙ ｍｅｍｏｒｙ ｓｔｏｒｅ）２、およびドライバ・ブロック３を含む電子ディスプレイを示す。ピクセルアレイはＲ行およびＣ列を有するピクセルＰのアレイからなっている。各ピクセルＰは１つ以上の記憶素子（ｍｅｍｏｒｙ ｓｔｏｒａｇｅ ｅｌｅｍｅｎｔ）および電極ドライバからなっている。ピクセルが２つ以上の記憶素子を有する場合、適切な記憶素子を選出して制御信号としてピクセル電極ドライバへ通せるように、ピクセルはマルチプレクサを必要とする。ピクセル電極ドライバは、順次、信号を与えて光を発生するまたは変調するようにピクセルの電極を制御する。

一時記憶装置２は複数の記憶素子からなっている。これらの記憶素子は行配置することができ、ＡＤＤＲ１からＡＤＤＲ Ａに示す、各々がＣ記憶素子を有する。一時記憶装置内の行数Ａは要求されるＰＷＭグレーレベル・ビット深さ、およびピクセルアレイ内の行数によって決まる。要求されるビット深さがＮであれば、一時記憶装置２を（Ｎ−１）グループに分割するのが便利であり、各グループは要求されるグレーレベル・ビット深さの特定のビット重みにして一時的にデータを格納することと関連付けられる。第１のグループは第２の最下位ビット（ビット１）に対して一時的にデータを格納することと関連付けられ、第２のグループは第３の最下位ビット（ビット２）に対して一時的にデータを格納することと関連付けられ、第（Ｎ−１）グループが最下位ビット（ビット（Ｎ−１））に対して一時的にデータを格納することと関連付けられるまで、以下同様である。あるいは、ピクセルがデータを格納しないパッシブ（ｐａｓｓｉｖｅ）・ディスプレイにおいて、一時記憶装置は最下位ビット（ビット０）に対するグループを含むこのようなＮグループを有することができる。

ドライバ・ブロック３は複数のドライバ・セルＤを含んでいる。各ドライバ・セルＤはピクセルアレイ内のピクセルの列および一時記憶装置内の記憶素子の列と関連付けることができる。さらに、各ドライバ・セルＤはピクセルのその関連する列内の任意のピクセル内の記憶素子、および一時記憶装置内の記憶素子のその関連する列内の任意の記憶素子をアクセスすることができる。さらに、ドライバ・ブロックは、データビットが一時記憶装置および／またはピクセルアレイへ転送される前に着信Ｎビット・ビデオデータの１行までをアセンブルして格納することができる。

動作原理を説明するために、特定の例を使用するのが便利である。我々は分割リセット法を説明するのに使用された例に戻る。４ビットＰＷＭグレースケールが要求されているため、各フレーム時間を１５タイムスロットに分割するのが便利である。さらに、ピクセルアレイは１５行のピクセルＲＯＷ１からＲＯＷ１５からなり、各行が１５ピクセルＰを含むものとする。さらに、各ピクセルＰは単一記憶素子および電極ドライバを含み、記憶素子は１ビットのデータを格納することができ、電極ドライバを制御するのに使用される。本発明に従ったディスプレイは通常１５×１５ピクセルよりも遥かに大きなピクセルアレイおよび４よりも大きいビット深さを有する。

本例の一時記憶装置に関して、Ｎ＝４であるため、一時記憶装置は図３に示す３（すなわち、Ｎ−１）ブロックに分割される。第１のブロック、ＢＬＯＣＫ１、はビット１重み付けデータのために一時的にデータを格納することと関連付けられる。第２のブロック、ＢＬＯＣＫ２、はビット２重み付けデータのために一時的にデータを格納することと関連付けられる。第３のブロック、ＢＬＯＣＫ３、はビット３重み付けデータのために一時的にデータを格納するここと関連付けられる。各ブロック内の行数は各ブロックが巡回バッファとして機能できるように選択される。本実施例に対して、巡回バッファ機能性はＢＬＯＣＫ１内の記憶素子の１行と、ＢＬＯＣＫ２内の記憶素子の３行と、ＢＬＯＣＫ３内の記憶素子の８行とを有して達成することができる。

より一般的に、ブロックＢが巡回バッファとして機能できるのに必要な行数は次式で示され、

ここに、Ｂはブロック番号（１からＮ−１）であり、ｅは補正係数である（０または１）。

より一般的に、Ｒ！＝２^Ｎ−１であれば、追加行が要求されることがある。

より一般的に、記憶素子が２ビット以上を格納することができれば、より複雑な方程式が必要となる。

ＦＲＡＭＥ１内のＲＯＷ１に対する着信４ビット・ビデオデータ・シンボルは、完全な４ビット・データ・シンボルの１行が確立されるまで、ドライバ・ブロック内の適切なドライバ・セルＤにおいて転送され格納されるものとする。確立されると、一時記憶装置およびピクセルアレイに対する転送を開始することができる。各ドライバＤはその格納されたデータ・シンボルのビット０をピクセルアレイのＲＯＷ１内の関連するピクセルへ転送し、そこでそのピクセル電極ドライバ回路に対する制御信号として作用することができる。さらに、各ドライバＤはそのデータ・シンボルのビット１を一時記憶装置のＡＤＤＲ１（ＢＬＯＣＫ１内の）の関連する記憶素子に転送する。さらに、各ドライバＤはそのデータ・シンボルのビット２を一時記憶装置のＡＤＤＲ２（ＢＬＯＣＫ２内の）の関連する記憶素子に転送する。さらに、各ドライバＤはそのＲＯＷ１データ・シンボルのビット３を一時記憶装置のＡＤＤＲ５（ＢＬＯＣＫ３内の）の関連する記憶素子に転送する。データは次のタイムスロットの初めまでピクセルアレイおよび一時記憶装置内に保持され、ＲＯＷ２ピクセルに対する４ビット・データ・シンボルはドライバ・ブロックへ転送されて格納される。

ドライバ・ブロック内でＲＯＷ２のためのデータが確立されると、各ドライバＤはそのデータ・シンボルのビット０をピクセルアレイのＲＯＷ２内の関連するピクセルへ転送する。さらに、ＲＯＷ１内のピクセルはＰＷＭを使用してＬＳＢをディスプレイするために割当てられた時間の量に応答する１つのタイムスロットの間それらのビット０をディスプレイしているため、各ドライバＤはＡＤＤＲ１において関連する記憶素子内に格納されたビットをＲＯＷ１へ転送し、ＲＯＷ１のビット１が次の２つのタイムスロットの間ディスプレイされるようにする。ここで、一時記憶装置のＡＤＤＲ１は再利用することができ、各ドライバＤはＲＯＷ２データ・シンボルのビット１をＡＤＤＲ１の関連する記憶素子へ転送することができる。このように、ＡＤＤＲ１はビット１データに対する巡回バッファとして作用する。さらに、各ドライバＤはそのデータ・シンボルのビット２を一時記憶装置のＡＤＤＲ３の関連する記憶素子へ転送する。さらに、各ドライバＤはそのデータ・シンボルのビット２を一時記憶装置のＡＤＤＲ６の関連する記憶素子へ転送する。

同様に、ＲＯＷ３のためのデータがドライバ・ブロック内に確立されると、各ドライバＤはそのデータ・シンボルのビット０をピクセルアレイのＲＯＷ３内の関連するピクセルへ転送する。さらに、ＲＯＷ２内のピクセルはそれらのビット０を１つのタイムスロットの間ディスプレイしているため、各ドライバＤはＡＤＤＲ１の関連する記憶素子内に格納されたビットをＲＯＷ２へ転送し、ＲＯＷ２のビット１が次の２つのタイムスロットの間ディスプレイされるようにする。ここでも、ＡＤＤＲ１は再利用することができ、各ドライバＤはそのＲＯＷ３データ・シンボルのビット１をＡＤＤＲ１の関連する記憶素子へ転送することができる。さらに、各ドライバＤはそのデータ・シンボルのビット２およびビット３を一時記憶装置のそれぞれＡＤＤＲ４およびＡＤＤＲ７内の関連する記憶素子へ転送する。

さらに、ＲＯＷ４のためのデータがドライバ・ブロック内に確立されると、各ドライバＤはそのデータ・シンボルのビット０をピクセルアレイのＲＯＷ４の関連するピクセルへ転送する。さらに、ＲＯＷ３内のピクセルはそれらのビット０をディスプレイしているため、各ドライバＤはＡＤＤＲ１の関連する記憶素子内に格納されたビットをＲＯＷ３へ転送し、ＲＯＷ１のビット１が次の２つのタイムスロットの間ディスプレイされるようにする。ここでも、ＡＤＤＲ１は再利用することができ、各ドライバＤはそのデータ・シンボルのビット１をＡＤＤＲ１の関連する記憶素子へ転送することができる。さらに、ＲＯＷ１のビット１は２つのタイムスロットの間ディスプレイされており、その長さはＰＷＭシーケンス上の割当時間に対応するため、各ドライバＤはＡＤＤＲ２の関連する記憶素子内に格納されたビットをＲＯＷ１へ転送し、ＲＯＷ１のビット２が次の４つのタイムスロットの間ディスプレイされるようにする。ここで、一時記憶装置のＡＤＤＲ２は再利用できるため、各ドライバＤはそのデータ・シンボルのビット２をＡＤＤＲ２の関連する記憶素子へ転送することができる。このように、ＢＬＯＣＫ２内のＡＤＤＲ２からＡＤＤＲ４はビット２データに対する巡回バッファとして作用する。さらに、各ドライバＤはそのデータ・シンボルのビット３を一時記憶装置のＡＤＤＲ８の関連する記憶素子へ転送する。

フレームおよびさらなるフレームが進行するにつれて、一時記憶装置とピクセルアレイに対するタイムスロット当たりのアクセス数は増加して、ピクセルアレイへの４回のライトと、一時記憶装置に対する点在する４つのリードと４つのライトとなることは明らかである。

当業者ならば、この装置および方法に対する適切なアドレス指定およびタイミング制御信号を発生する装置を想定することができる。

一時記憶装置内の各ブロックは巡回バッファとして作用することも明らかである。前記した単純な例に対して、一時記憶装置は、必要なＰＷＭ４ビットグレースケールを維持しながら、全フレーム一時記憶装置に対して要求される９００個に較べて１８０（すなわち、１５の１２行）個の１ビット記憶素子を使用して実施することができ、メモリ要求条件を実質的に節減する。

より一般的に、ここで説明する方法および装置はより高いピクセル・カウントおよびより高いビット深さディスプレイ応用に対する一時記憶装置要求条件の実質的な低減を実現するのにも使用できる。たとえば、８ビット・グレースケールを有する３２０×２４０ピクセル・マイクロディスプレイに対して、一時記憶装置は７ブロックに分割することができ、合計３２０（１ビット）記憶素子の２４７行、すなわち、７９０４０ビットを有する。６１４，４００（３２０×２４０×８）ブロックを有する従来技術一時記憶装置に較べて、本発明はメモリ要求条件が実質的に節減される。

もう１つの実施例では、ＤＡＴＡラインを２つ以上の個別のセクションに分割することができ、１つのセクションはピクセルの列（または行）用であり他は一時記憶装置用である。分割されたＤＡＴＡラインにより、ピクセルアレイへのアクセスは一時記憶装置へのアクセスとは分離して実施することができ、一時記憶装置へのアクセスはピクセルアレイへのアクセスとは分離して実施することができる。これはアクセス回路に対する容量性装荷を低減することができ、それはより速いアクセス時間および／またはより低い電力浪費をもたらす。さらに、ＤＡＴＡ信号はさらに２分割されてピクセルの行または列の２つのセクションをアドレス指定して、全行または列を経てデータを送る必要性を回避し、アクセス時間の改善および／または電力浪費の低減を行う。

さらにもう１つの代替実施例では、ＤＡＴＡラインを使用して一時記憶装置およびピクセルの列（または行）から／へアナログ値を転送することができる。アナログ・システム内で、本発明は従来技術よりも低品質の記憶素子（低または高漏洩）および／または低品質のアナログＤＡＴＡライン・ドライバを使用することを可能にする。

ある実施例および方法を開示してきたが、当業者ならば特許請求の範囲に明記された本発明の範囲を逸脱することなくこのような実施例および方法を修正できることが前記した開示から自明であろう。たとえば、実施例は有機発光ダイオードディスプレイを考慮しているが、本発明の技術は液晶、または画素が記憶素子を含み個別にまたは列方向、または行方向にアドレス指定される他のディスプレイにも同等に応用できる。

さらに、ビット深さは最下位ビットに割当てられたタイムスロットをサブタイムスロットに分割して増加させることができる。たとえば、前記した４ビットのケースでは、このタイムスロットを３つのサブタイムスロットに分割すると追加ビットをディスプレイして、５ビット・グレースケールを可能にする。３つのタイムスロットの１つは新しい最下位ビットのために使用され、他の２つのサブタイムスロットは古い最下位ビットのために使用される。同様に、このタイムスロットを７つのサブタイムスロットに分割すると６ビット・グレースケールが許される。

前記した従来技術を略示する図である。 本発明の単純な実施例を略示する図である。 図２の一時記憶回路内のデータの格納を示す図である。

Claims (15)

1. タイムスロットに分割されたフレームで供給されたビデオデータをピクセルのアレイへ供給する回路であって、前記回路は複数の一時記憶素子を含み、前記素子の少なくともいくつかはフレーム内の異なるタイムスロットの間アレイの異なるピクセルのためにデータを格納するように構成されている回路。
2. 請求項１に記載の回路であって、記憶素子は事実上デジタルでありピクセル・ドライバにデジタル値を与える回路。
3. 請求項１または２に記載の回路であって、記憶素子は各々が１ビットを格納することができる回路。
4. 請求項１または２に記載の回路であって、記憶素子は各々が２ビット以上を格納することができる回路。
5. 請求項１に記載の方法であって、パルス振幅変調、パルス幅変調およびパルス符号化変調から選出されたグレースケール発生技術を使用してディスプレイするためにピクセルへデータが供給される回路。
6. 前記いずれかの項に記載の回路であって、あるデータを一時記憶素子内に格納することなくピクセルアレイの行または列に直接供給するように構成されている回路。
7. 前記いずれかの項に記載の回路であって、データのセグメントの各々がピクセルアレイの行または列の部分に関連しており、データのセグメントを関連する部分へ直接供給するように構成されている回路。
8. 前記いずれかの項に記載の回路であって、一時記憶素子へデータを送り、一時記憶素子からピクセルアレイへデータを転送するドライバ回路を含む回路。
9. 請求項８に記載の回路であって、請求項１に直接従属する場合、記憶素子は事実上アナログでありドライバ回路にアナログ値を提供することができる回路。
10. 前記いずれかの項に記載の回路であって、データを１行ずつ処理するように構成されている回路。
11. 前記いずれかの項に記載の回路であって、データを１列ずつ処理するようにされている回路。
12. 前記いずれかの項に記載の回路であって、ピクセルのアレイをも含む集積回路である回路。
13. ピクセルのアレイおよび請求項１から１１のいずれか１項に記載の回路を含むエレクトロルミネセント・ディスプレイ。
14. 請求項１３に記載のエレクトロルミネセント・ディスプレイであって、各ピクセルは有機発光ダイオードを含むエレクトロルミネセント・ディスプレイ。
15. 請求項１３に記載のエレクトロルミネセント・ディスプレイであって、シリコン上の液晶（ｌｉｑｕｉｄ−ｃｒｙｓｔａｌ−ｏｖｅｒ−ｓｉｌｉｃｏｎ）またはデジタルライトプロジェクタ（Ｄｉｇｉｔａｌ Ｌｉｇｈｔ Ｐｒｏｊｅｃｔｏｒ）アレイを含むエレクトロルミネセント・ディスプレイ。
    

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