KR20080107667A - 비휘발성 메모리 소자 및 그 동작 방법 - Google Patents

비휘발성 메모리 소자 및 그 동작 방법 Download PDF

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진영구
홍기하
박윤동
신재광
김석필
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Abstract

우수한 동작 성능을 가지면서 고집적화가 가능한 비휘발성 메모리 소자 및 그 동작 방법아 제공된다. 비휘발성 메모리 소자는 기판 전극을 포함하고, 반도체 채널층은 상기 기판 전극 상에 이격 배치된다. 플로팅 게이트 전극은 상기 반도체 채널층과 대향되도록 상기 기판 전극 상에 이격 배치된다. 제어 게이트 전극은 상기 플로팅 게이트 전극 상에 제공된다. 그리고, 상기 플로팅 게이트 전극의 일부분 및 상기 기판 전극 사이의 이격 거리는 전하의 터널링을 허용하도록 상기 반도체 채널층 및 상기 기판 전극 사이의 이격 거리보다 작을 수 있다.

Description

비휘발성 메모리 소자 및 그 동작 방법{Non-volatile memory device and method of operating the same}
도 1 및 도 2는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자를 보여주는 단면도들이고;
도 3 및 도 4는 도 1 및 도 2의 비휘발성 메모리 소자의 동작 방법을 보여주는 단면도들이고;
도 5 및 도 6은 본 발명의 제 2 실시예에 따른 비휘발성 메모리 소자를 보여주는 단면도들이고;
도 7 및 도 8은 본 발명의 제 3 실시예에 따른 비휘발성 메모리 소자를 보여주는 단면도들이고;
도 9 및 도 10은 본 발명의 제 4 실시예에 따른 비휘발성 메모리 소자를 보여주는 단면도들이고;
도 11 및 도 12는 본 발명의 제 5 실시예에 따른 비휘발성 메모리 소자를 보여주는 단면도들이고;
도 13 및 도 14는 본 발명의 제 6 실시예에 따른 비휘발성 메모리 소자를 보여주는 단면도들이고;
도 15는 본 발명의 일 실험예에 따른 비휘발성 메모리 소자를 보여주는 사시 도이고;
도 16은 도 15의 비휘발성 메모리 소자의 부분 절취 단면도이고;
도 17은 도 15 및 도 16의 비휘발성 메모리 소자를 이용한, 프로그램 동작을 설명하기 위한 시뮬레이션 도면이고;
도 18은 도 15 및 도 16의 비휘발성 메모리 소자를 이용한, 소거 동작을 설명하기 위한 시뮬레이션 도면이고;
도 19는 비교예에 따른 비휘발성 메모리 소자의 누설 전류 특성을 보여주는 그래프이고; 그리고
도 20은 본 발명의 실험예에 따른 비휘발성 메모리 소자의 누설 전류 특성을 보여주는 그래프이다.
본 발명은 반도체 소자에 관한 것으로서, 특히 데이터를 저장할 수 있는 비휘발성 메모리 소자 및 그 동작 방법에 관한 것이다.
비휘발성 메모리 소자, 예컨대 이이피롬(EEPROM) 또는 플래시 메모리는 전원이 꺼지더라도 데이터를 보관할 수 있고, 나아가 저장된 데이터를 삭제하고 새로 데이터를 프로그램 할 수 있다. 이러한 비휘발성 메모리 소자는 반도체 제품, 예컨대 모바일 기기의 저장 매체 또는 휴대용 메모리 스틱 등에 이용될 수 있다.
최근 이러한 반도체 제품들의 소형화 추세로 인해, 이러한 반도체 제품들에 사용되는 비휘발성 메모리 소자는 더욱 고집적화되고 있다. 예를 들어, 3차원 구조의 비휘발성 메모리 소자는 평면 구조의 비휘발성 메모리 소자에 비해서, 동일 평면 내에서 보다 높은 집적도를 가질 수 있다. 예를 들어, 실리콘-온-절연체(SOI) 기판을 이용하거나 또는 나노 와이어 구조를 이용하여 3차원 구조의 비휘발성 메모리 소자를 제조할 수 있다.
하지만, 이러한 3차원 구조의 비휘발성 메모리 소자에서, 채널로 이용되는 반도체층은 기판으로부터 절연된다. 따라서, 통상적인 평면 구조에서와 같이, 기판을 이용한 소거 동작이 어렵다. 이 경우, 반도체층에 직접 소거 전압을 인가할 수도 있으나, 이 경우 부가적인 고전압 회로가 필요할 수 있고 동작 속도가 감소될 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 우수한 동작 성능을 가지면서 고집적화가 가능한 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 비휘발성 메모리 소자의 동작 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 기판 전극이 제공되고, 반도체 채널층은 상기 기판 전극 상에 이격 배치된다. 플로팅 게이트 전극은 상기 반도체 채널층과 대향되도록 상기 기판 전극 상에 이격 배치된다. 제어 게이트 전극은 상기 플로팅 게이트 전극 상에 제공 된다. 그리고, 상기 플로팅 게이트 전극의 일부분 및 상기 기판 전극 사이의 이격 거리는 전하의 터널링을 허용하도록 상기 반도체 채널층 및 상기 기판 전극 사이의 이격 거리보다 작을 수 있다.
상기 비휘발성 메모리 소자의 일 예에 따르면, 상기 플로팅 게이트 전극은 상기 반도체 채널층을 덮고 그 단부가 상기 기판 전극과 대향되도록 상기 반도체 채널층 아래로 신장될 수 있다. 나아가, 상기 플로팅 게이트 전극은 그 단부에 상기 기판 전극과 대향된 탭을 포함할 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 따르면, 상기 플로팅 게이트 전극은 상기 반도체 채널층을 한바퀴 둘러쌀 수 있다.
상기 비휘발성 메모리 소자의 또 다른 예에 따르면, 상기 플로팅 게이트 전극은 상기 반도체 채널층의 일측 또는 양측에 상기 기판 전극에 수직하게 배치될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 동작 방법은 상기 비휘발성 메모리 소자를 이용할 수 있다. 프로그램 단계에서, 상기 반도체 채널층으로부터 상기 플로팅 게이트 전극에 전하를 주입할 수 있다. 그리고, 소거 단계에서, 상기 플로팅 게이트 전극에 주입된 전하를 상기 기판 전극으로 제거할 수 있다.
상기 비휘발성 메모리 소자의 동작 방법의 일 예에 있어서, 상기 프로그램 단계에서, 상기 기판 전극에 기판 전압을 인가하고 상기 제어 게이트 전극에 상기 기판 전압보다 큰 프로그램 전압을 인가할 수 있다.
상기 비휘발성 메모리 소자의 동작 방법의 다른 예에 있어서, 상기 소거 단계에서, 상기 기판 전극에 소거 전압을 인가하고, 상기 제어 게이트 전극은 접지시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1 및 도 2는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자(100)를 보여주는 단면도들이다. 예를 들어, 비휘발성 메모리 소자(100)는 낸드(NAND) 구조를 가질 수 있고, 이 경우 도 1은 비트 라인 방향의 단면을 나타내고, 도 2는 워드 라인 방향의 단면을 나타낼 수 있다.
도 1 및 도 2를 참조하면, 단위셀들(C)이 비트 라인 방향으로 연결될 수 있다. 단위셀들(C) 각각은 메모리 트랜지스터로 기능할 수 있다. 이러한 낸드 구조에서 단위셀들(C)의 수는 적절하게 선택될 수 있고, 본 발명의 범위를 제한하지 않는다. 나아가, 본 발명의 단위셀(C)들의 구조는 낸드 구조 이외의 다른 구조, 예컨대 노어(NOR) 구조 또는 앤드(AND) 구조에도 적용될 수 있음은 자명하다. 이하에서는 단위셀들(C)의 구조에 대해서 보다 상세하게 설명한다.
기판 전극(110)은 반도체 채널층(130) 아래에 배치될 수 있다. 기판 전 극(110)은 후술하는 바와 같이, 비휘발성 메모리 소자(100)의 동작에 이용될 수 있고, 특히 소거 동작에서 주요하게 이용될 수 있다. 예를 들어, 기판 전극(110)은 도전성 물질 또는 반도체 물질을 포함할 수 있다. 도전성 물질은 금속 또는 금속 실리사이드를 포함하고, 반도체 물질은 도핑된 반도체 웨이퍼를 포함할 수 있다.
반도체 채널층(130)은 기판 전극(110) 상에 이격 배치될 수 있다. 반도체 채널층(130)은 비휘발성 메모리 소자(100)가 턴-온 될 때, 전하의 이동 경로를 제공할 수 있다. 이 실시예의 비휘발성 메모리 소자(100)에서, 반도체 채널층(130)은 반도체 나노와이어를 포함할 수 있다. 예를 들어, 반도체 나노와이어는 원기둥 모양을 갖고 비트 라인 방향으로 길게 배치될 수 있다. 반도체 나노와이어의 모양은 예시적인 것이고, 따라서 원기둥에서 다른 모양, 예컨대 다각 기둥으로 변형될 수도 있다. 한편, 낸드 구조에서, 반도체 채널층(130)은 비트 라인 및 공통 소오스 라인에 연결될 수 있다.
반도체 나노와이어는 나노 크기의 반도체 물질을 통칭할 수 있지만, 최근 나노와이어는 반드시 나노 크기로 제한되지 않고 미세한 크기의 반도체 물질을 포함하여 확장 해석될 수 있다. 예를 들어, 반도체 물질은 Si, SiGe, GaAs 또는 ZnO를 포함할 수 있다. 반도체 나노와이어는 얇은 바디 구조를 갖고, PN접합 없이도 메모리 트랜지스터의 채널로서 기능할 수 있다. 따라서, 반도체 나노와이어는 P형 및 N형 불순물의 어느 하나로 도핑될 수 있다.
이와 같이, PN접합이 없기 때문에, 메모리 트랜지스터의 누설 전류는 크게 감소될 수 있다. 그 결과 반도체 나노와이어에 인가된 전압의 보존성이 뛰어나고, 메모리 트랜지스터의 채널 부스팅 효율이 증가될 수 있다. 나아가, 반도체 나노와이어는 적층이 용이하기 때문에, 비휘발성 메모리 소자(100)는 스택 구조를 이용하여 용이하게 고집적화될 수 있다.
플로팅 게이트 전극(140)은 반도체 채널층(130))에 대향되게 기판 전극(110) 상에 이격 배치될 수 있다. 예를 들어, 플로팅 게이트 전극(140)은 반도체 채널층(130)을 덮고, 그 일부분, 예컨대 그 단부가 반도체 채널층(130) 아래로 신장되어 기판 전극(110)과 대향될 수 있다. 플로팅 게이트 전극(140)의 단부 및 기판 전극(110) 사이의 이격 거리(D2)는 반도체 채널층(130) 및 기판 전극(110) 사이의 이격 거리(D1) 보다 작을 수 있다. 예를 들어, 이격 거리(D2)는 플로팅 게이트 전극(140) 및 기판 전극(110) 사이에서 전하의 터널링을 허용하는 범위 내에서 적절하게 조절될 수 있다.
예를 들어, 이격 거리(D2)는 5 내지 50 nm 범위를 가질 수 있다. 이격 거리(D2)가 5 nm 보다 작게되면, 전하의 터널링이 너무 용이해서 리텐션 특성이 나빠질 수 있다. 반대로, 이격 거리(D2)가 50 nm 보다 크게 되면, 전하의 터널링이 어려워질 수 있다. 예를 들어, 비휘발성 메모리 소자의 동작 전압이 5 내지 30V 인 경우, 이격 거리(D2)가 바람직하게 10 내지 30 nm 범위를 가질 때, 리텐션 및 전하의 터널링에서 모두 우수한 특성을 가질 수 있다.
플로팅 게이트 전극(140)은 전하의 저장이 가능하고, 내부에서 전하 이동이 가능한 도전성 물질을 포함할 수 있다. 예를 들어, 플로팅 게이트 전극(140)은 폴리실리콘, 금속, 및/또는 금속 실리사이드를 포함할 수 있다. 이에 따라서, 플로팅 게이트 전극(140)에 저장된 전하가 플로팅 게이트 전극(140)의 단부를 통해서 이동하는 것이 가능해진다.
제어 게이트 전극(150)은 플로팅 게이트 전극(140) 상에 배치될 수 있다. 예를 들어, 제어 게이트 전극(150)은 플로팅 게이트 전극(140)과의 커플링 비를 높이도록, 플로팅 게이트 전극(140)의 측벽 일부분을 덮도록 기판 전극(110) 방향으로 신장될 수 있다. 이에 따라, 제어 게이트 전극(150)을 이용하여, 플로팅 게이트 전극(140)을 효과적으로 제어할 수 있다.
나아가, 제어 게이트 전극(150)은 반도체 채널층(130)의 상당 부분을 둘러싸도록 입체적으로 배치될 수 있다. 이에 따라서, 제어 게이트 전극(150)에 의한 반도체 채널층(130)의 제어 효율은 통상적인 평면 구조보다 높아질 수 있다. 예를 들어, 제어 게이트 전극(150)은 도전성 물질, 예컨대, 폴리실리콘, 금속 및/또는 금속 실리사이드를 포함할 수 있다.
기판 전극(110), 반도체 채널층(130), 플로팅 게이트 전극(140) 및 제어 게이트 전극의 인접한 둘 사이에는 절연층(120)이 개재될 수 있다. 절연층(120)은 포괄적인 의미로 사용되고, 따라서 하나 이상의 절연 물질을 포함할 수 있다. 예를 들어, 반도체 채널층(130) 및 플로팅 게이트 전극(140) 사이의 절연층(120)은 터널링 절연층(미도시)으로 불릴 수 있다. 플로팅 게이트 전극(140) 및 제어 게이트 전극(150) 사이의 절연층(120)은 블로킹 절연층으로 불릴 수 있다.
이러한 터널링 절연층 및 블로킹 절연층은 같은 물질로 형성될 수도 있고, 서로 다른 물질로 형성될 수도 있다. 예를 들어, 절연층(120)은 산화막, 질화막, 및 고유전율막의 어느 하나, 또는 이들의 적층 구조를 포함할 수 있다.
도 3 및 도 4는 도 1 및 도 2의 비휘발성 메모리 소자(100)의 동작 방법을 보여주는 단면도들이다.
도 3을 참조하면, 반도체 채널층(130)으로부터 플로팅 게이트 전극(140)에 전하를 주입하여 프로그램 동작을 수행할 수 있다. 예를 들어, 제어 게이트 전극(150)에 프로그램 전압(VPRG)을 인가하고, 기판 전극(110)에 기판 전압(VSUB)을 인가할 수 있다. 예를 들어, 기판 전압(VSUB)은 약 0 내지 5 V이고, 프로그램 전압(VPRG)은 기판 전압(VSUB)보다 큰 약 7 내지 20V일 수 있다. 이 경우, 플로팅 게이트 전극(140) 및 반도체 채널층(130) 사이에 약 5 내지 10V의 전압이 걸릴 수 있다.
이에 따라, 반도체 채널층(130)의 전자(e)가 터널링에 의해서 플로팅 게이트 전극(140) 내부로 주입될 수 있다. 따라서, 플로팅 게이트 전극(140)에 전자를 저장하여 데이터 비트를 프로그램 할 수 있다. 나아가, 플로팅 게이트 전극(140)에 저장된 전하의 양을 다중으로 제어하여, 하나의 플로팅 게이트 전극(140)에 멀티 비트 데이터를 프로그램 할 수도 있다.
이와 같은 데이터 비트의 프로그램 상태는, 비휘발성 메모리 소자(100)의 턴-온 여부를 조사하여 판독할 수 있다. 읽기 동작 중, 플로팅 게이트 전극(140)에 저장된 전자(e)에 의해서 반도체 채널층(130)은 턴-오프 될 것이다. 따라서, 비휘발성 메모리 소자(100)에 전류가 흐르지 않을 것이다.
도 4를 참조하면, 플로팅 게이트 전극(140)에 저장된 전하를 기판 전극(110)으로 제거하여 소거 동작을 수행할 수 있다. 예를 들어, 기판 전극(110)에 소거 전압(VERS)을 인가하고, 제어 게이트 전극(150) 및/또는 반도체 채널(130)을 접지시킬 수 있다. 예를 들어, 소거 전압(VERS)은 7 내지 20 V일 수 있다.
제어 게이트 전극(150) 및 반도체 채널(130) 사이에 개재된 플로팅 게이트 전극(140)은 약 0V로 유지될 수 있다. 따라서, 소거 전압(VERS)에 의해, 플로팅 게이트 전극(140)에 저장된 전자들(e)은 플로팅 게이트 전극(140)의 단부를 통해서 기판 전극(110)으로 터널링될 수 있다. 이에 따라, 플로팅 게이트 전극(140)에 저장된 데이터 비트가 소거될 수 있다.
이와 같은 데이터 비트의 소거 상태는, 비휘발성 메모리 소자(100)의 턴-온 여부를 조사하여 판독할 수 있다. 읽기 동작 중, 플로팅 게이트 전극(140)에 전자(e)가 없기 때문에, 반도체 채널층(130)은 턴-온 될 것이다. 따라서, 비휘발성 메모리 소자에 전류가 흐를 수 있다.
전술한 바와 같이, 비휘발성 메모리 소자(100)에서 데이터 비트는 반도체 채널층(130)이 아닌 기판 전극(110)으로 빠른 속도로 소거될 수 있다. 따라서, 비휘발성 메모리 소자의 동작 성능이 향상될 수 있다. 또한, 프로그램 동작과 소거 동작 중에, 전자(e)의 터널링 경로가 다르기 때문에, 절연층(120)의 내구성이 향상될 수 있다. 나아가, 비휘발성 메모리 소자(100)에 별도의 고전압 회로를 구비할 필요가 없어서, 비휘발성 메모리 소자(100)는 경제성을 가질 수 있다.
도 5 및 도 6은 본 발명의 제 2 실시예에 따른 비휘발성 메모리 소자(100a)를 보여주는 단면도들이다. 비휘발성 메모리 소자(100a)는 도 1 및 도 2의 비휘발성 메모리 소자(100)에서 일부 구성만을 변형한 것일 수 있다. 따라서, 두 실시예들에서 중복되는 설명은 생략한다.
도 5 및 도 6을 참조하면, 플로팅 게이트 전극(140a)은 반도체 채널층(130)을 한바퀴 감쌀 수 있다. 예를 들어, 플로팅 게이트 전극(140a)은 사각형 도넛 모양을 가질 수 있다. 하지만, 플로팅 게이트 전극(140a)의 모양은 다양하게 변형될 수 있고, 예컨대 속이 비어 있는 원형, 타원형 또는 다각형 모양을 가질 수도 있다. 절연층(120a)은 기판 전극(110), 반도체 채널층(130), 플로팅 게이트 전극(140a) 및 제어 게이트 전극(150)의 인접한 둘 사이에 배치될 수 있다.
비휘발성 메모리 소자(100a)의 동작은 도 3 및 도 4를 참조할 수 있다. 다만, 비휘발성 메모리 소자(100a)의 소거 동작에서, 전하의 터널링은 플로팅 게이트 전극(140a)의 바닥면 및 기판 전극(110) 사이에서 일어날 수 있다. 이에 따라서, 플로팅 게이트 전극(140a)의 전하의 터널링이 일어나는 부분의 면적은 도 1 및 도 2의 플로팅 게이트 전극(140)의 그것보다 넓다. 따라서, 비휘발성 메모리 소자(100a)의 소거 동작의 속도는 도 1 및 도 2의 비휘발성 메모리 소자(100)의 소거 동작의 속도보다 빠를 수 있다.
도 7 및 도 8은 본 발명의 제 3 실시예에 따른 비휘발성 메모리 소자(100b) 를 보여주는 단면도들이다. 비휘발성 메모리 소자(100b)는 도 1 및 도 2의 비휘발성 메모리 소자(100)에서 일부 구성만을 변형한 것일 수 있다. 따라서, 두 실시예들에서 중복되는 설명은 생략한다.
도 7 및 도 8을 참조하면, 플로팅 게이트 전극(140b)은 그 단부에 기판 전극(110)에 대향된 탭(144)을 포함할 수 있다. 탭(144)의 길이 및 모양은 도 8에 국한되지 않고 다양하게 변형될 수 있다. 절연층(120a)은 기판 전극(110), 반도체 채널층(130), 플로팅 게이트 전극(140b) 및 제어 게이트 전극(150)의 인접한 둘 사이에 배치될 수 있다.
비휘발성 메모리 소자(100b)의 동작은 도 3 및 도 4를 참조할 수 있다. 다만, 비휘발성 메모리 소자(100b)의 소거 동작에서, 전하의 터널링은 탭(144) 및 기판 전극(110) 사이에서 일어날 수 있다. 이에 따라서, 플로팅 게이트 전극(140b)의 전하의 터널링이 일어나는 부분의 면적은 도 1 및 도 2의 플로팅 게이트 전극(140)의 그것보다 넓다. 따라서, 비휘발성 메모리 소자(100b)의 소거 동작의 속도는 도 1 및 도 2의 비휘발성 메모리 소자(100)의 소거 동작의 속도보다 빠를 수 있다.
도 9 및 도 10은 본 발명의 제 4 실시예에 따른 비휘발성 메모리 소자(100c)를 보여주는 단면도들이다. 비휘발성 메모리 소자(100c)는 도 1 및 도 2의 비휘발성 메모리 소자(100)에서 일부 구성만을 변형한 것일 수 있다. 따라서, 두 실시예들에서 중복되는 설명은 생략한다.
도 9 및 도 10을 참조하면, 반도체 채널층(130c)은 기판 전극(110) 상의 반도체 박막을 포함할 수 있다. 예를 들어, 반도체 박막은 Si, SiGe, GaAs 또는 ZnO 를 포함할 수 있다. 플로팅 게이트 전극(140c)은 반도체 채널층(130c)을 덮도록 기판 전극(110) 상에 배치될 수 있다. 플로팅 게이트 전극(140c)의 상세한 설명은 도 1 및 도 2를 참조할 수 있다. 절연층(120c)은 기판 전극(110), 반도체 채널층(130c), 플로팅 게이트 전극(140c) 및 제어 게이트 전극(150)의 인접한 둘 사이에 배치될 수 있다. 비휘발성 메모리 소자(100a)의 동작은 도 3 및 도 4를 참조할 수 있다.
도 11 및 도 12는 본 발명의 제 5 실시예에 따른 비휘발성 메모리 소자(100d)를 보여주는 단면도들이다. 비휘발성 메모리 소자(100d)는 도 1 및 도 2의 비휘발성 메모리 소자(100)에서 일부 구성만을 변형한 것일 수 있다. 따라서, 두 실시예들에서 중복되는 설명은 생략한다.
도 11 및 도 12를 참조하면, 플로팅 게이트 전극(140d)은 반도체 채널층(130) 양측에 대향 배치된 제 1 기둥(142a) 및 제 2 기둥(142b)을 포함할 수 있다. 제 1 기둥(142a) 및 제 2 기둥(142b)은 기판 전극(110) 상에 수직으로 배치될 수 있다. 절연층(120d)은 기판 전극(110), 반도체 채널층(130), 플로팅 게이트 전극(140d) 및 제어 게이트 전극(150)의 인접한 둘 사이에 배치될 수 있다.
비휘발성 메모리 소자(100d)의 동작은 도 3 및 도 4를 참조할 수 있다. 다만, 프로그램 동작에서, 전자는 반도체 채널층(130)으로부터 제 1 기둥(142a) 및/또는 제 2 기둥(142b)으로 터널링될 수 있다. 소거 동작에서, 전하는 제 1 기둥(42a) 및/또는 제 2 기둥(142b)의 단부로부터 기판 전극(110)으로 터널링될 수 있다.
이 실시예의 변형된 예에서, 제 1 기둥(142a) 및 제 2 기둥(142b)의 어느 하나가 생략될 수도 있다. 나아가, 제 1 기둥(142a) 및 제 2 기둥(142b)은 기판 전극(110) 상에 비스듬하게 배치될 수도 있다.
도 13 및 도 14는 본 발명의 제 6 실시예에 따른 비휘발성 메모리 소자(100e)를 보여주는 단면도들이다. 비휘발성 메모리 소자(100e)는 도 1 및 도 2의 비휘발성 메모리 소자(100)에서 일부 구성만을 변형한 것일 수 있다. 따라서, 두 실시예들에서 중복되는 설명은 생략한다.
도 13 및 도 14를 참조하면, 기판 전극(110e)은 반도체 웨이퍼를 식각하여 형성할 수 있다. 기판 전극(110e)은 플로팅 게이트 전극(140e)의 단부 방향으로 신장된 돌출부(112)를 포함할 수 있다. 예를 들어, 반도체 웨이퍼는 Si, Ge, SiGe, GaAs 또는 ZnO를 포함할 수 있다. 플로팅 게이트 전극(140e)은 반도체 채널층(130)을 덮고 반도체 채널층(130) 아래로 신장될 수 있다. 절연층(120e)은 기판 전극(110e), 반도체 채널층(130), 플로팅 게이트 전극(140e) 및 제어 게이트 전극(150)의 인접한 둘 사이에 배치될 수 있다.
플로팅 게이트 전극(140e) 및 돌출부(112) 사이의 이격 거리(D2)는 반도체 채널층(130) 및 돌출부(112) 사이의 이격 거리(D1)보다 작을 수 있다. 비휘발성 메모리 소자(100e)의 동작은 도 3 및 도 4를 참조할 수 있다.
도 15는 본 발명의 일 실험예에 따른 비휘발성 메모리 소자(200)를 보여주는 사시도이다. 도 16은 도 15의 비휘발성 메모리 소자(200)의 부분 절취 단면도이다.
도 15 및 도 16을 참조하면, 반도체 채널층(230)은 나노와이어 구조를 갖고, 기판 전극(210) 상에 배치된다. 플로팅 게이트 전극(240)은 반도체 채널층(230)을 덮고 기판 전극(210) 방향으로 반도체 채널층(230) 아래까지 신장될 수 있다. 제어 게이트 전극(250)은 플로팅 게이트 전극(240) 상에 배치될 수 있다. 절연층(220)은 기판 전극(210), 반도체 채널층(230), 플로팅 게이트 전극(240) 및 제어 게이트 전극(250)의 인접한 둘 사이에 배치될 수 있다.
반도체 채널층(230)의 신장 방향이 비트 라인 방향을 나타내고, 제어 게이트 전극(250)의 신장 방향이 워드 라인 방향을 나타낼 수 있다. 이 실험예에서, 플로팅 게이트 전극(240)은 N형으로 도핑된 폴리실리콘이고, 플로팅 게이트 전극(240) 및 기판 전극(210) 사이의 이격 거리는 10 nm이다.
도 17은 도 15 및 도 16의 비휘발성 메모리 소자(200)를 이용한, 프로그램 동작을 설명하기 위한 시뮬레이션 도면이다.
도 15 내지 도 17을 같이 참조하면, 기판 전극(210)에 OV를 인가하고, 제어 게이트 전극(250)에 12V를 인가하였다. 이에 따라, 플로팅 게이트 전극(240) 및 반도체 채널층(230) 사이에 약 1.7E7 V/cm의 전기 필드가 형성되었다. 이러한 전기 필드에 의해서, 반도체 채널층(230)의 전자가 플로팅 게이트 전극(240)으로 터널링될 수 있다. 전기 필드가 약 7E6 V/cm 이상인 경우, 전자의 터널링이 가능하다고 알려져 있다.
도 18은 도 15 및 도 15의 비휘발성 메모리 소자(200)를 이용한, 소거 동작을 설명하기 위한 시뮬레이션 도면이다.
도 15, 도 16 및 도 18을 같이 참조하면, 기판 전극(210)에 10V를 인가하고, 제어 게이트 전극(250)에 0V를 인가하였다. 이 경우, 기판 전극(210) 및 플로팅 게이트 전극(240)의 단부 사이에 약 1.1E7 V/cm의 전기 필드가 형성되었다. 이러한 전기 필드에 의해서, 플로팅 게이트 전극(240)의 전자가 기판 전극(210)으로 터널링될 수 있다.
도 19는 비교예에 따른 비휘발성 메모리 소자의 누설 전류 특성을 보여주는 그래프이고, 도 20은 본 발명의 실험예에 따른 비휘발성 메모리 소자의 누설 전류 특성을 보여주는 그래프이다. 비교예는 평면 구조를 갖는 비휘발성 메모리 소자를 나타내고, 실험예는 도 15 및 도 16의 입체 구조를 가질 수 있다. 도 19 및 도 20은 비트 라인에 동작 전압을 인가하고, 제어 게이트 전극에 패스 전압을 인가하고, 제어 게이트 전극에 프로그램 전압을 인가한 상황을 시간에 따라서 보여주고 있다.
도 19를 참조하면, 비트 라인에 흐르는 전류(IBL)는 약 10 pA이고, 기판으로 흐르는 누설 전류(ISUB) 또는 공통 소오스 라인으로 흐르는 누설전류(ICSL)는 약 10 내지 100 pA에 이르렀다. 이러한 누설 전류들(ISUB, ICSL)은 비휘발성 메모리 소자의 프로그램 동작을 억제하고자 할 경우 반도체 채널에 걸리는 채널 부스팅 전압을 감소시킬 수 있다. 비교예의 경우, 약 18 V의 채널 부스팅 전압에서, 반도체 채널층에는 약 5 내지 6 V 정도의 전압만이 걸렸다. 따라서, 채널 부스팅 효율이 크게 떨어졌다.
도 20을 참조하면, PN접합을 갖지 않는 실험예에서, 비트 라인에 흐르는 전 류(IBL)는 약 0.1 내지 0.01 pA 정도이고, 공통 소오스 라인으로 흐르는 누설전류(ICSL)는 1 pA 이하에 불과하였다. 즉, 실험예에서 누설 전류(ICSL)는 비교예의 경우에 비해서 약 1/100 이하로 감소한 것을 알 수 있다. 따라서, 약 10V의 채널 부스팅 전압에서, 반도체 채널층에는 약 7-8V의 높은 전압이 걸렸다. 따라서, 실험예의 채널 부스팅 효율은 비교예에서 채널 부스팅 효율보다 높은 것을 알 수 있다. 실험예에서는 채널 부스팅 효율이 높기 때문에, 제어 게이트 전극의 임계 치수를 더 낮출 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다. 특히, 상기 실시예들에서, 플로팅 게이트 전극의 모양은 전술한 본 발명의 사상 범위 내에서 다양하게 변형될 수 있다.
본 발명에 따른 비휘발성 메모리 소자에서, 데이터 비트는 반도체 채널층이 아닌 기판 전극으로 빠른 속도로 소거될 수 있다. 따라서, 비휘발성 메모리 소자의 동작 성능이 향상될 수 있다. 또한, 프로그램 동작과 소거 동작 중에, 전자의 터널링 경로가 다르기 때문에, 절연층의 내구성이 향상될 수 있다. 나아가, 비휘발성 메모리 소자에 별도의 고전압 회로를 구비할 필요가 없어서, 비휘발성 메모리 소자 는 경제성을 가질 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자는 반도체 나노와이어를 이용하여 메모리 트랜지스터의 누설 전류를 크게 감소시킬 수 있다. 그 결과 반도체 메모리 트랜지스터의 채널 부스팅 효율이 증가될 수 있다. 나아가, 반도체 나노와이어는 적층이 용이하기 때문에, 비휘발성 메모리 소자는 용이하게 고집적화될 수 있다.

Claims (22)

  1. 기판 전극;
    상기 기판 전극 상에 이격 배치된 반도체 채널층;
    상기 반도체 채널층과 대향되도록 상기 기판 전극 상에 이격 배치된 플로팅 게이트 전극; 및
    상기 플로팅 게이트 전극 상의 제어 게이트 전극을 포함하고,
    상기 플로팅 게이트 전극의 일부분 및 상기 기판 전극 사이의 이격 거리는 전하의 터널링을 허용하도록 상기 반도체 채널층 및 상기 기판 전극 사이의 이격 거리보다 작은 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 반도체 채널층은 반도체 나노와이어를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 2 항에 있어서, 상기 반도체 나노와이어는 PN 접합 없이 P형 불순물 또는 N형 불순물로 도핑된 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 1 항에 있어서, 상기 반도체 채널층은 반도체 박막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 1 항에 있어서, 상기 플로팅 게이트 전극의 일부분 및 상기 기판 전극 사이의 이격 거리는 5 내지 50 nm 범위인 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 5 항에 있어서, 상기 플로팅 게이트 전극의 일부분 및 상기 기판 전극 사이의 이격 거리는 10 내지 30 nm 범위인 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 1 항에 있어서, 상기 플로팅 게이트 전극은 상기 반도체 채널층을 덮고 그 단부가 상기 기판 전극과 대향되도록 상기 반도체 채널층 아래로 신장된 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 7 항에 있어서, 상기 플로팅 게이트 전극은 그 단부에 상기 기판 전극과 대향된 탭을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 1 항에 있어서, 상기 플로팅 게이트 전극은 상기 반도체 채널층을 한바퀴 둘러싸는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 1 항에 있어서, 상기 플로팅 게이트 전극은 상기 반도체 채널층의 일측 또는 양측에 상기 기판 전극에 수직하게 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제 1 항에 있어서, 상기 제어 게이트 전극은 상기 플로팅 게이트 전극의 측벽 일부분을 덮도록 상기 기판 전극 방향으로 신장된 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제 1 항에 있어서, 상기 기판 전극, 상기 반도체 채널층, 상기 플로팅 게이트 전극 및 상기 제어 게이트 전극들의 인접한 둘 사이에 개재된 절연층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 제 1 항에 있어서, 상기 플로팅 게이트 전극은 도전성을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 제 1 항에 있어서, 상기 기판 전극은 도전성을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  15. 제 14 항에 있어서, 상기 기판 전극은 반도체 웨이퍼를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  16. 제 15 항에 있어서, 상기 반도체 웨이퍼는 상기 플로팅 게이트 전극 방향으로 상향 신장된 돌출부를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  17. 제 1 항 내지 제 16 항의 어느 한 항의 비휘발성 메모리 소자를 이용한 것으로서,
    상기 반도체 채널층으로부터 상기 플로팅 게이트 전극에 전하를 주입하는 프로그램 단계; 및
    상기 플로팅 게이트 전극에 주입된 전하를 상기 기판 전극으로 제거하는 소거 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  18. 제 17 항에 있어서, 상기 프로그램 단계에서, 상기 기판 전극에 기판 전압을 인가하고 상기 제어 게이트 전극에 상기 기판 전압보다 큰 프로그램 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  19. 제 18 항에 있어서, 상기 기판 전압은 0 내지 5V이고, 상기 프로그램 전압은 7 내지 20V인 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  20. 제 17 항에 있어서, 상기 소거 단계에서, 상기 기판 전극에 소거 전압을 인가하고, 상기 제어 게이트 전극은 접지시키는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  21. 제 20 항에 있어서, 상기 소거 전압은 7 내지 20V인 것을 특징으로 하는 비 휘발성 메모리 소자의 동작 방법.
  22. 제 10 항에 있어서, 상기 소거 단계에서 상기 반도체 채널층을 더 접지시키는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
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