KR20080105979A - Resistive random access memory device - Google Patents
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- 229910045601 alloy Inorganic materials 0.000 claims abstract description 27
- 239000000956 alloy Substances 0.000 claims abstract description 27
- 229910000510 noble metal Inorganic materials 0.000 claims abstract description 8
- 239000010970 precious metal Substances 0.000 claims abstract description 6
- 230000008859 change Effects 0.000 claims description 65
- 238000000034 method Methods 0.000 claims description 25
- 229910002845 Pt–Ni Inorganic materials 0.000 claims description 11
- 229910001069 Ti alloy Inorganic materials 0.000 claims description 10
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910002056 binary alloy Inorganic materials 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 229910052741 iridium Inorganic materials 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 230000004075 alteration Effects 0.000 abstract 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 11
- 239000000463 material Substances 0.000 description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 229910000480 nickel oxide Inorganic materials 0.000 description 3
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910000314 transition metal oxide Inorganic materials 0.000 description 3
- 238000009826 distribution Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000879 optical micrograph Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910002058 ternary alloy Inorganic materials 0.000 description 2
- 229910013716 LiNi Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910010380 TiNi Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/20—Multistable switching devices, e.g. memristors
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 저항성 메모리 소자에 관한 것이다. BACKGROUND OF THE
저항성 메모리 소자(Resistive random access memory)(이하, RRAM)는 저항이 특정 전압에서 크게 달라지는 물질, 예컨대 전이 금속 산화물의 저항 변화 특성을 이용한 비휘발성 메모리 소자이다. 즉, 저항 변화 물질에 세트 전압(set voltage) 이상의 전압이 인가되면 상기 저항 변화 물질의 저항이 낮아진다. 이때를 온(ON) 상태라 한다. 그리고 저항 변화 물질에 리세트 전압(reset voltage) 이상의 전압이 인가되면 상기 저항 변화 물질의 저항이 높아진다. 이때를 오프(OFF) 상태라 한다. RRAM 중에서 다층 교차점(multi-layer cross point) RRAM은 그 셀 구조가 간단하기 때문에 고집적화에 매우 유리한 이점이 있다. Resistive random access memory (hereinafter referred to as RRAM) is a nonvolatile memory device that uses a resistance change characteristic of a material, for example, a transition metal oxide, in which resistance varies greatly at a specific voltage. That is, when a voltage above a set voltage is applied to the resistance change material, the resistance of the resistance change material is lowered. This is called an ON state. When a voltage equal to or greater than a reset voltage is applied to the resistance change material, the resistance of the resistance change material is increased. This is called an OFF state. Among the RRAMs, a multi-layer cross point RRAM has a very advantageous advantage of high integration since its cell structure is simple.
RRAM의 스토리지 노드(storage node)는 하부전극, 상기 저항 변화 물질로 형성된 저항변화층 및 상부전극이 차례로 적층된 구조를 갖는다. 종래의 RRAM은 저항변화층으로서 주로 니켈 산화물(NiOX)층을 사용하고, 상ㆍ하부전극으로서 백금(Pt) 층을 사용한다. The storage node of the RRAM has a structure in which a lower electrode, a resistance change layer formed of the resistance change material, and an upper electrode are sequentially stacked. The conventional RRAM mainly uses a nickel oxide (NiO X ) layer as the resistance change layer, and a platinum (Pt) layer as the upper and lower electrodes.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 제조 비용을 낮출 수 있고, 다른 막과 우수한 접착 특성을 갖는 전극을 포함하는 저항성 메모리 소자(RRAM)를 제공하는데 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to improve the above-described problems of the prior art, and to provide a resistive memory device (RRAM) including an electrode which can reduce manufacturing costs and has excellent adhesion characteristics with other films.
본 발명의 일 실시예는 적어도 하나의 제1 전극; 상기 제1 전극과 이격된 적어도 하나의 제2 전극; 상기 제1 및 제2 전극 사이에 구비되고, 제1 저항변화층을 포함하는 제1 구조체; 및 상기 제1 저항변화층과 전기적으로 연결된 제1 스위칭소자;를 포함하며, 상기 제1 및 제2 전극 중 적어도 하나는 귀금속과 비귀금속을 포함하는 합금층을 구비하는 저항성 메모리 소자를 제공한다. One embodiment of the invention the at least one first electrode; At least one second electrode spaced apart from the first electrode; A first structure provided between the first and second electrodes and including a first resistance change layer; And a first switching device electrically connected to the first resistance change layer, wherein at least one of the first and second electrodes includes an alloy layer including a noble metal and a non-noble metal.
상기 귀금속은 Pt, Ir, Ru, Pd 및 Au 중 어느 하나일 수 있다. The precious metal may be any one of Pt, Ir, Ru, Pd, and Au.
상기 합금층은 이원(binary) 또는 삼원(ternary) 이상의 합금층일 수 있다.The alloy layer may be a binary or ternary alloy layer.
상기 합금층은 Pt-Ti 합금층 또는 Pt-Ni 합금층일 수 있다. The alloy layer may be a Pt-Ti alloy layer or a Pt-Ni alloy layer.
상기 Pt-Ti 합금층에서 Ti의 함유량 X(mol%)는 0＜X≤40 일 수 있다. Content X (mol%) of Ti in the Pt-Ti alloy layer may be 0 <X≤40.
상기 Pt-Ni 합금층에서 Ni의 함유량 Y(mol%)는 0＜Y≤90 일 수 있다. In the Pt-Ni alloy layer, the content Y (mol%) of Ni may be 0 <Y ≦ 90.
상기 제1 구조체는 상기 제1 스위칭소자를 포함하고, 상기 제1 저항변화층과 상기 제1 스위칭소자 사이에 제1 중간전극을 더 포함할 수 있다. The first structure may include the first switching device, and further include a first intermediate electrode between the first resistance change layer and the first switching device.
상기 제1 중간전극은 상기 합금층을 포함할 수 있다. The first intermediate electrode may include the alloy layer.
상기 제1 스위칭소자는 제1 산화물 다이오드일 수 있다. The first switching device may be a first oxide diode.
상기 제1 전극 상에 상기 제1 저항변화층, 상기 제1 중간전극, 상기 제1 스위칭소자 및 상기 제2 전극이 차례로 구비될 수 있다. The first resistance change layer, the first intermediate electrode, the first switching device, and the second electrode may be sequentially provided on the first electrode.
상기 제1 전극 상에 상기 제1 스위칭소자, 상기 제1 중간전극, 상기 제1 저항변화층 및 상기 제2 전극이 차례로 구비될 수 있다. The first switching device, the first intermediate electrode, the first resistance change layer, and the second electrode may be sequentially provided on the first electrode.
상기 제1 및 제2 전극은 서로 교차하는 복수의 배선일 수 있고, 상기 제1 및 제2 전극의 교차점에 상기 제1 구조체가 구비될 수 있다. The first and second electrodes may be a plurality of wires crossing each other, and the first structure may be provided at an intersection point of the first and second electrodes.
본 발명의 실시예에 따른 저항성 메모리 소자는 상기 제2 전극과 이격된 적어도 하나의 제3 전극; 상기 제2 전극과 상기 제3 전극 사이에 구비되고, 제2 저항변화층을 포함하는 제2 구조체; 및 상기 제2 저항변화층과 전기적으로 연결된 제2 스위칭소자;를 더 포함할 수 있다. In an exemplary embodiment, a resistive memory device may include at least one third electrode spaced apart from the second electrode; A second structure provided between the second electrode and the third electrode and including a second resistance change layer; And a second switching device electrically connected to the second resistance change layer.
상기 제3 전극은 상기 합금층을 포함할 수 있다. The third electrode may include the alloy layer.
상기 제2 구조체는 상기 제2 스위칭소자를 포함하고, 상기 제2 저항변화층과 상기 제2 스위칭소자 사이에 제2 중간전극을 더 포함할 수 있다. The second structure may include the second switching device, and further include a second intermediate electrode between the second resistance change layer and the second switching device.
상기 제2 중간전극은 상기 합금층을 포함할 수 있다. The second intermediate electrode may include the alloy layer.
상기 제2 스위칭소자는 제2 산화물 다이오드일 수 있다. The second switching device may be a second oxide diode.
상기 제2 전극 상에 상기 제2 저항변화층, 상기 제2 중간전극, 상기 제2 스위칭소자 및 상기 제3 전극이 차례로 구비될 수 있다. The second resistance change layer, the second intermediate electrode, the second switching element, and the third electrode may be sequentially provided on the second electrode.
상기 제2 전극 상에 상기 제2 스위칭소자, 상기 제2 중간전극, 상기 제2 저항변화층 및 상기 제3 전극이 차례로 구비될 수 있다. The second switching element, the second intermediate electrode, the second resistance change layer, and the third electrode may be sequentially provided on the second electrode.
상기 제2 및 제3 전극은 서로 교차하는 복수의 배선일 수 있고, 상기 제2 및 제3 전극의 교차점에 상기 제2 구조체가 구비될 수 있다. The second and third electrodes may be a plurality of wires crossing each other, and the second structure may be provided at an intersection point of the second and third electrodes.
본 발명의 실시예에 따른 저항성 메모리 소자는 1D(diode)-1R(resistor) 셀 구조를 갖는 다층 교차점 메모리 소자일 수 있다. The resistive memory device according to the exemplary embodiment of the present invention may be a multilayer cross-point memory device having a 1D (diode) -1R (resistor) cell structure.
상기 제1 및/또는 제2 저항변화층은 고저항 상태에서 저저항 상태로 또는 저저항 상태에서 고저항 상태로 가역적으로(reversibly) 변환되는 요소를 포함할 수 있다. The first and / or second resistance change layer may include elements that are reversibly converted from a high resistance state to a low resistance state or from a low resistance state to a high resistance state.
상기 제1 및/또는 제2 저항변화층은 고저항 상태에서 저저항 상태로 비가역적으로(irreversibly) 변환되는 요소를 포함할 수 있다. The first and / or second resistance change layer may include elements that are irreversibly converted from a high resistance state to a low resistance state.
이하, 본 발명의 바람직한 실시예에 따른 저항성 메모리 소자(RRAM)를 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 도면들에서 동일한 도면 부호는 동일한 구성 요소를 나타낸다. Hereinafter, a resistive memory device (RRAM) according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings. In this process, the thicknesses of layers or regions illustrated in the drawings are exaggerated for clarity. Like reference numerals in the drawings denote like elements.
도 1는 본 발명의 실시예에 따른 RRAM을 보여준다. 본 실시예의 RRAM은 다층 교차점 RRAM이다. 1 shows an RRAM in accordance with an embodiment of the present invention. The RRAM of this embodiment is a multilayer intersection RRAM.
도 1를 참조하면, 기판(미도시) 상에 다수의 제1 전극(E1)이 등간격으로 형성되어 있다. 제1 전극(E1) 각각은 배선 형태를 가질 수 있다. 제1 전극(E1)의 상면과 일정 간격 이격하여 배선 형태의 제2 전극(E2)들이 등간격으로 형성되어 있다. 제2 전극(E2)은 제1 전극(E1)과 교차, 바람직하게는, 직교할 수 있다. Referring to FIG. 1, a plurality of first electrodes E1 are formed at equal intervals on a substrate (not shown). Each of the first electrodes E1 may have a wiring form. The second electrodes E2 having a wiring form are formed at equal intervals from the upper surface of the first electrode E1 by a predetermined interval. The second electrode E2 may cross, preferably orthogonal to, the first electrode E1.
제1 및 제2 전극(E1, E2) 중 적어도 하나는 귀금속과 비귀금속을 포함하는 이원(binary) 또는 삼원(ternary) 이상의 합금층을 포함할 수 있다. 상기 귀금속은 NiO와 같은 p형 산화물과 접촉하여 스위칭 특성을 나타내거나 다이오드의 p형 반도체층과 접촉하여 오믹(ohmic) 특성을 나타내는 금속일 수 있고, 약 5eV 이상의 일함수를 가질 수 있다. 예컨대, 상기 귀금속은 Pt, Ir, Ru, Pd 및 Au 중 어느 하나일 수 있다. 상기 비귀금속은 약 5eV 이하의 일함수를 갖는 금속일 수 있고, 상기 합금층의 접착력을 향상시키는 역할을 할 수 있다. 상기 비귀금속은, 예컨대 Ni 또는 Ti일 수 있지만 이에 한정되지는 않는다. 바람직하게는, 하부 또는 상부전극(10, 30)의 상기 합금층은 Pt-Ti 합금층이거나, Pt-Ni 합금층일 수 있다. 상기 Pt-Ti 합금층에서 Ti의 함유량 X(mol%)는 0＜X≤40 일 수 있고, 상기 Pt-Ni 합금층에서 Ni의 함유량 Y(mol%)는 0＜Y≤90 일 수 있다. 이러한 합금층은 PVD(physical vapor deposition) 방법, 예컨대, 동시 스퍼터링(co-sputtering) 방법으로 형성될 수 있지만, 그 밖의 다른 방법으로도 형성될 수 있다. At least one of the first and second electrodes E1 and E2 may include a binary or ternary alloy layer including a precious metal and a non-noble metal. The noble metal may be a metal that exhibits switching characteristics by contact with a p-type oxide such as NiO or ohmic characteristics by contact with a p-type semiconductor layer of a diode, and may have a work function of about 5 eV or more. For example, the precious metal may be any one of Pt, Ir, Ru, Pd, and Au. The non-noble metal may be a metal having a work function of about 5 eV or less, and may serve to improve adhesion of the alloy layer. The non-noble metal may be, for example, Ni or Ti, but is not limited thereto. Preferably, the alloy layer of the lower or
제1 전극(E1)과 제2 전극(E2)의 교차점에 제1 구조물(S1)이 구비되어 있다. The first structure S1 is provided at the intersection of the first electrode E1 and the second electrode E2.
도 1의 확대도를 참조하면, 제1 구조물(S1)은 제1 전극(E1) 상에 차례로 적층된 제1 저항변화층(R1), 제1 중간전극(M1) 및 제1 다이오드(D1)를 포함할 수 있다. 제1 저항변화층(R1)은 가변 저항 특성을 갖는 물질, 예컨대, 전이금속 산화물(TMO : transition metal oxide)로 형성할 수 있다. 보다 구체적으로는, 제1 저항변화층(R1)은 Ni 산화물, Cu 산화물, Ti 산화물, Co 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Nb 산화물, TiNi 산화물, LiNi 산화물, Al 산화물, InZn 산화물, V 산화물, SrZr 산화물, SrTi 산화물, Cr 산화물, Fe 산화물 또는 Ta 산화 물 등으로 형성할 수 있다. 제1 중간전극(M1)은 제1 저항변화층(R1)과 제1 다이오드(D1)를 전기적으로 연결시키는 것으로서, 전술한 합금층을 포함할 수 있다. 만약 제1 중간전극(M1)이 없으면 제1 다이오드(D1)가 저항체와 같이 작용하여 소자 동작에 문제가 발생할 수 있다. 보다 자세히 설명하면, 제1 중간전극(M1)이 없으면 제1 저항변화층(R1)이 세트될 때, 제1 다이오드(D1)가 손상되어 정류 특성을 잃을 수 있다. 제1 저항변화층(R1), 제1 다이오드(D1) 및 제1 중간전극(M1)은 유사한 크기의 도트(dot) 패턴일 수 있지만, 그 형태는 다양하게 변화될 수 있다. 제1 다이오드(D1)는 수직 다이오드로서, p형 산화물층과 n형 산화물층이 차례로 적층된 구조인 것이 바람직하지만, p형 실리콘층과 n형 실리콘층이 차례로 적층된 구조일 수도 있다. 예컨대, 제1 다이오드(D1)는 CuO층과 같은 p형 산화물층과 InZnO층와 같은 n형 산화물층이 순차로 적층된 구조이거나, NiO와 같은 p형 산화물층과 TiO2과 같은 n형 산화물층이 차례로 적층된 구조일 수 있다. CuO층의 경우, 자연적으로 발생한 Cu 결핍(deficiency)에 의해, Cu와 결합하지 못한 O2 -가 도너(donor)로 작용하여 p형 반도체층이 될 수 있다. InZnO층의 경우, 자연적으로 발생한 Zn 간극(interstitial) 및 O 공공(vacancy)에 의해, 격자 외에 존재하거나 O와 결합하지 못한 Zn2 +가 억셉터(acceptor)로 작용하여 n형 반도체가 될 수 있다. 상온에서 용이하게 형성되는 비정질의 산화물층들로 제1 다이오드(D1)를 제조할 수 있지만, 결정상의 산화물층으로도 제1 다이오드(D1)를 제조할 수 있다. 실리콘 다이오드의 경우, 800℃ 정도의 고온 공정으로 형성해야 하므로, 고온 공정에 따른 다양한 문제 들이 발생할 가능성이 있다. 따라서, 본 실시예에서는 상온에서 용이하게 형성될 수 있는 산화물층으로 제1 다이오드(D1)를 형성하는 것이 바람직하다. 제1 다이오드(D1)와 제2 전극(E2) 사이에는 콘택전극(미도시)이 더 구비될 수 있다. Referring to the enlarged view of FIG. 1, the first structure S1 may include a first resistance change layer R1, a first intermediate electrode M1, and a first diode D1 sequentially stacked on the first electrode E1. It may include. The first resistance change layer R1 may be formed of a material having a variable resistance characteristic, for example, a transition metal oxide (TMO). More specifically, the first resistance change layer (R1) is Ni oxide, Cu oxide, Ti oxide, Co oxide, Hf oxide, Zr oxide, Zn oxide, W oxide, Nb oxide, TiNi oxide, LiNi oxide, Al oxide, It may be formed of InZn oxide, V oxide, SrZr oxide, SrTi oxide, Cr oxide, Fe oxide or Ta oxide. The first intermediate electrode M1 electrically connects the first resistance change layer R1 and the first diode D1 and may include the aforementioned alloy layer. If the first intermediate electrode M1 is not present, the first diode D1 acts like a resistor, which may cause a problem in device operation. In more detail, when there is no first intermediate electrode M1, when the first resistance change layer R1 is set, the first diode D1 may be damaged to lose rectification characteristics. Although the first resistance change layer R1, the first diode D1, and the first intermediate electrode M1 may have similar dot patterns, their shapes may be variously changed. The first diode D1 is a vertical diode and preferably has a structure in which a p-type oxide layer and an n-type oxide layer are sequentially stacked, but may also have a structure in which a p-type silicon layer and an n-type silicon layer are sequentially stacked. For example, the first diode D1 has a structure in which a p-type oxide layer such as a CuO layer and an n-type oxide layer such as an InZnO layer are sequentially stacked, or a p-type oxide layer such as NiO and an n-type oxide layer such as TiO 2 are formed. It may be a stacked structure in turn. In the case of the CuO layer, due to the naturally occurring Cu deficiency, O 2 − that is not bonded with Cu may act as a donor to form a p-type semiconductor layer. For the InZnO layer, and naturally acts as a Zn gap (interstitial) and O public (vacancy), have not combined with the presence in addition to the grid, or O Zn 2 + is an acceptor (acceptor) by the generated may be n-type semiconductor . Although the first diode D1 may be manufactured using amorphous oxide layers easily formed at room temperature, the first diode D1 may also be manufactured using an oxide layer of a crystalline phase. In the case of a silicon diode, since it must be formed at a high temperature process of about 800 ° C., various problems may occur due to the high temperature process. Therefore, in the present embodiment, it is preferable to form the first diode D1 with an oxide layer that can be easily formed at room temperature. A contact electrode (not shown) may be further provided between the first diode D1 and the second electrode E2.
제2 전극(E2)의 상면과 일정 간격 이격하여 제3 전극(E3)들이 구비될 수 있다. 제3 전극(E3)은 배선 형태를 갖고 등간격으로 형성될 수 있고, 제2 전극(E2)과 교차, 바람직하게는, 직교할 수 있다. 제3 전극(E3)을 구성하는 물질은 제1 전극(E1) 또는 제2 전극(E2)과 동일할 수 있다. 제2 전극(E2)과 제3 전극(E3)의 교차점에는 제2 구조물(S2)이 구비된다. 제2 구조물(S2)과 제1 구조물(S1)은 동일한 적층 구조 또는 회로적으로 상하 대칭적인 구조를 가질 수 있다. 즉, 제1 구조물(S1)이 제1 저항변화층(R1) 상에 제1 중간전극(M1) 및 제1 다이오드(D1)가 순차로 적층된 구조를 포함한다면, 제2 구조물(S2)은 제2 다이오드 상에 제2 중간전극과 제2 저항변화층이 순차로 적층된 구조를 가질 수 있다. 상기 제2 중간전극은 제1 중간전극(M1)과 동일한 물질로 형성될 수 있고, 제1 구조물(S1)의 제1 다이오드(D1)와 제2 구조물(S2)의 상기 제2 다이오드는 회로적으로 상하 대칭적인 구조 또는 동일한 적층 구조를 가질 수 있다. 즉, 제1 구조물(S1), 제2 전극(E2) 및 제2 구조물(S2)은 회로적으로 도 2a 또는 도 2b와 같은 구조를 가질 수 있다. 도 2a 및 도 2b에서 참조번호 D2 및 R2는 각각 상기 제2 다이오드 및 상기 제2 저항변화층을 나타낸다. 도 2a 및 도 2b에서 제1 및 제2 다이오드(D1, D2)의 정류 방향은 달라질 수 있다. 또한 도 2a 및 도 2b의 제1 구조물(S1)에서 제1 저항변화층(R1)과 제1 다이오드(D1)의 위치는 서로 바뀔 수 있고, 제2 구조물(S2)에서 제2 저항변화층(R2) 과 제2 다이오드(D2)의 위치도 서로 바뀔 수 있다. The third electrodes E3 may be provided to be spaced apart from the upper surface of the second electrode E2 by a predetermined distance. The third electrode E3 may have a wiring form and may be formed at equal intervals, and may intersect with the second electrode E2, preferably, orthogonal to each other. The material constituting the third electrode E3 may be the same as the first electrode E1 or the second electrode E2. The second structure S2 is provided at the intersection of the second electrode E2 and the third electrode E3. The second structure S2 and the first structure S1 may have the same stacked structure or a vertically symmetrical structure. That is, if the first structure S1 includes a structure in which the first intermediate electrode M1 and the first diode D1 are sequentially stacked on the first resistance change layer R1, the second structure S2 may be formed. The second intermediate electrode and the second resistance change layer may be sequentially stacked on the second diode. The second intermediate electrode may be formed of the same material as the first intermediate electrode M1, and the first diode D1 of the first structure S1 and the second diode of the second structure S2 may be formed in a circuit manner. It may have a vertically symmetric structure or the same laminated structure. That is, the first structure S1, the second electrode E2, and the second structure S2 may have a structure as illustrated in FIG. 2A or 2B. 2A and 2B, reference numerals D2 and R2 denote the second diode and the second resistance change layer, respectively. In FIGS. 2A and 2B, rectification directions of the first and second diodes D1 and D2 may vary. In addition, the positions of the first resistance change layer R1 and the first diode D1 in the first structure S1 of FIGS. 2A and 2B may be interchanged, and the second resistance change layer (2) may be changed in the second structure S2. The positions of R2) and the second diode D2 may also be interchanged.
부가해서, 도 2a의 구조에서는 제2 전극(E2)을 기준으로 제1 및 제2 다이오드(D1, D2)가 회로적으로 상하 대칭적이므로, 제2 전극(E2)을 공통 비트라인으로 사용해서 제1 및 제2 저항변화층(R1, R2)에 동시에 정보를 기록할 수 있다. 반면, 도 2b의 구조에서는 제1 및 제2 다이오드(D1, D2)의 정류 방향이 같기 때문에, 한 번의 프로그래밍 동작으로 제1 및 제2 저항변화층(R1, R2) 중 어느 하나에 정보를 기록할 수 있다. In addition, in the structure of FIG. 2A, since the first and second diodes D1 and D2 are symmetrically vertically based on the second electrode E2, the second electrode E2 is used as a common bit line. Information can be simultaneously recorded in the first and second resistance change layers R1 and R2. On the other hand, in the structure of FIG. 2B, since the rectification directions of the first and second diodes D1 and D2 are the same, information is recorded in either one of the first and second resistance change layers R1 and R2 in one programming operation. can do.
다시 도 1를 참조하면, 제1 및 제2 구조물(S1, S2)은 원 기둥 형상으로 도시되어 있지만, 그들은 사각 기둥 또는 아래로 갈수록 폭이 넓어지는 형태 등 다양한 변형 형상을 가질 수 있다. 예를 들어, 제1 및 제2 구조물(S1, S2)은 제1 및 제2 전극(E1, E2)의 교차점과 제2 및 제3 전극(E2, E3)의 교차점 외부로 확장된 비대칭적 모양을 가질 수도 있다. 상기 비대칭적 모양을 갖는 제1 적층구조물(S1)의 예가 도 3에 도시되어 있다. Referring back to FIG. 1, although the first and second structures S1 and S2 are shown in a circular columnar shape, they may have various deformation shapes, such as a rectangular column or a shape widening downward. For example, the first and second structures S1 and S2 have an asymmetric shape extending outside the intersection of the first and second electrodes E1 and E2 and the intersection of the second and third electrodes E2 and E3. May have An example of the first laminated structure S1 having the asymmetrical shape is shown in FIG. 3.
도 3을 참조하면, 제1 구조물(S1)은 제1 및 제2 전극(E1, E2)의 교차점에 구비된 제1 부분(P1)과 제1 부분(P1)과 접촉되고 상기 교차점 외부로 확장된 제2 부분(P2)을 포함할 수 있다. 즉, 제1 구조물(S1)은 제1 및 제2 전극(E1, E2)의 교차점 외부로 확장된 비대칭적 모양을 갖는다. 이 경우, 제1 다이오드(D1)의 모양과 제1 저항변화층(R1)의 모양은 서로 상이할 수도 있다. 예컨대, 제1 다이오드(D1)는 제1 부분(P1)과 제2 부분(P2)에 대응하는 면적을 갖도록 형성되고, 제1 저항변화층(R1)은 제1 부분(P1)에 대응하는 면적을 갖도록 형성될 수 있다. 제1 다이오 드(D1)의 면적이 커질수록, 제1 다이오드(D1)의 순방향 전류가 커지고 스위칭 특성이 향상될 수 있다. 여기서 도시하지는 않았지만, 제2 구조물(S2)의 평면 구조는 도 3의 제1 구조물(S1)과 유사할 수 있다. Referring to FIG. 3, the first structure S1 is in contact with the first portion P1 and the first portion P1 provided at the intersection of the first and second electrodes E1 and E2 and extends outside the intersection. It may comprise a second portion (P2). That is, the first structure S1 has an asymmetrical shape that extends outside the intersection point of the first and second electrodes E1 and E2. In this case, the shape of the first diode D1 and the shape of the first resistance change layer R1 may be different from each other. For example, the first diode D1 is formed to have an area corresponding to the first portion P1 and the second portion P2, and the first resistance change layer R1 has an area corresponding to the first portion P1. It may be formed to have. As the area of the first diode D1 increases, the forward current of the first diode D1 may increase, and switching characteristics may be improved. Although not shown here, the planar structure of the second structure S2 may be similar to the first structure S1 of FIG. 3.
도 1에 도시하지는 않았지만, 본 발명의 실시예에 따른 다층 교차점 RRAM은 제3 전극(E3) 상에 상기 제1 구조물(S1)과 제2 전극(E2)의 적층 구조물과 동일한 구조를 갖는 적층 구조물을 더 포함할 수 있다. Although not shown in FIG. 1, the multilayer intersection RRAM according to the exemplary embodiment of the present invention has a stacked structure having the same structure as that of the stacked structure of the first structure S1 and the second electrode E2 on the third electrode E3. It may further include.
또는, 본 발명의 실시예에 따른 다층 교차점 RRAM은 제3 전극(E3) 상에 상기 제1 구조물(S1), 제2 전극(E2), 제2 구조물(S2) 및 제3 전극(E3)의 적층 구조물과 동일한 구조를 갖는 적층 구조물을 적어도 한 세트 이상 더 포함할 수 있다. Alternatively, the multi-layer junction RRAM according to the embodiment of the present invention may be formed on the third electrode E3 of the first structure S1, the second electrode E2, the second structure S2, and the third electrode E3. At least one set may further include a stack structure having the same structure as the stack structure.
또는, 본 발명의 실시예에 따른 다층 교차점 저항성 RRAM은 제3 전극(E3) 상에 상기 제1 구조물(S1), 제2 전극(E2), 제2 구조물(S2), 제3 전극(E3), 제1 구조물(S1) 및 제2 전극(E2)이 차례로 적층된 적층 구조물과 동일한 구조를 갖는 적층 구조물을 적어도 한 세트 이상 더 포함할 수 있다. Alternatively, the multilayer cross-point resistive RRAM according to the embodiment of the present invention may have the first structure S1, the second electrode E2, the second structure S2, and the third electrode E3 on the third electrode E3. In addition, the first structure S1 and the second electrode E2 may further include at least one or more sets of stacking structures having the same structure as the stacking structure in which the stacking is sequentially performed.
부가해서, 본 발명의 실시예에 따른 RRAM은 재기록형(rewritable) 메모리나 OTP(one-time programmable) 메모리로 사용될 수 있다. 보다 구체적으로 설명하면, 제1 및 제2 저항변화층(D1, D2)이 고저항 상태에서 저저항 상태로 또는 저저항 상태에서 고저항 상태로 가역적으로(reversibly) 변환되는 제1 요소를 포함하는 경우, 본 발명의 실시예에 따른 RRAM은 재기록형(rewritable) 메모리이다. 상기 제1 요소의 예로는 전술한 가변 저항 특성을 갖는 물질층과 필라멘트 퓨즈(filament fuse) 등을 들 수 있다. 한편, 제1 및 제2 저항변화층(D1, D2)가 고저항 상태에서 저저항 상태로 비가역적으로(irreversibly) 변환되는 제2 요소를 포함하는 경우, 한번 프로그램된 메모리 셀은 다시 원상태로 되돌릴 수 없기 때문에, 본 발명의 실시예에 따른 RRAM은 OTP(one-time programmable) 메모리이다. 상기 제2 요소의 일례로 안티퓨즈(antifuse)가 있고, 이러한 안티퓨즈는 실리콘 산화물 또는 실리콘 질화물 등으로 형성할 수 있다. In addition, the RRAM according to the embodiment of the present invention may be used as a rewritable memory or a one-time programmable memory. More specifically, the first and second resistance change layers D1 and D2 include a first element reversibly converted from a high resistance state to a low resistance state or from a low resistance state to a high resistance state. In this case, the RRAM according to the embodiment of the present invention is a rewritable memory. Examples of the first element include a material layer having a variable resistance characteristic, a filament fuse, and the like. On the other hand, when the first and second resistance change layers D1 and D2 include a second element that is irreversibly converted from a high resistance state to a low resistance state, the memory cell once programmed is returned to its original state. Because of this, RRAM according to an embodiment of the present invention is a one-time programmable (OTP) memory. An example of the second element is an antifuse, and the antifuse may be formed of silicon oxide, silicon nitride, or the like.
도 4a, 도 4b, 도 4c, 도 4d, 도 5a 및 도 5b는 합금으로 형성된 상ㆍ하부전극 사이에 저항변화층으로 니켈산화물(NiOX)층을 갖는 RRAM 셀의 전류-전압 특성을 보여준다. 4A, 4B, 4C, 4D, 5A, and 5B show current-voltage characteristics of an RRAM cell having a nickel oxide (NiO X ) layer as a resistance change layer between upper and lower electrodes formed of an alloy.
도 4a, 도 4b, 도 4c, 도 4d, 도 5a 및 도 5b 각각은 본 발명의 실시예에 따른 RRAM의 제1 내지 제6 샘플에 대한 결과이다. 상기 제1 내지 제6 샘플은 상ㆍ하부전극과 그들 사이의 저항변화층으로 니켈산화물(NiOX)층을 갖는다. 상기 제1 내지 제4 샘플은 상기 상ㆍ하부전극으로 Pt-Ni 합금을 사용하고, 상기 제5 및 제6 샘플은 상기 상ㆍ하부전극으로 Pt-Ti 합금을 사용한다. 상기 제1 내지 제4 샘플의 상ㆍ하부전극에서 Ni의 함유량은 각각 10mol%, 51mol% 및 73mol% 이고, 상기 제5 및 제6 샘플의 상ㆍ하부전극에서 Ti의 함유량은 각각 11mol% 및 22mol%이다. 4A, 4B, 4C, 4D, 5A, and 5B are results of the first through sixth samples of the RRAM according to the embodiment of the present invention. The first to sixth samples have nickel oxide (NiO X ) layers as upper and lower electrodes and a resistance change layer therebetween. The first to fourth samples use a Pt-Ni alloy as the upper and lower electrodes, and the fifth and sixth samples use a Pt-Ti alloy as the upper and lower electrodes. The content of Ni in the upper and lower electrodes of the first to fourth samples is 10 mol%, 51 mol% and 73 mol%, respectively, and the content of Ti in the upper and lower electrodes of the fifth and sixth samples is 11 mol% and 22 mol, respectively. %to be.
도 6은 상기 제1 샘플과 동일한 구조를 갖되, 상ㆍ하부전극으로 Pt를 사용하는 제7 샘플의 전류-전압 특성을 보여준다. 6 shows the current-voltage characteristics of the seventh sample having the same structure as the first sample but using Pt as the upper and lower electrodes.
도 4a 및 도 6을 참조하면, 상기 제1 샘플은 상기 제7 샘플과 유사한 스위칭 특성을 나타냄을 알 수 있다. 보다 자세히 설명하면, 도 4a에 도시된 바와 같이, 상ㆍ하부전극 사이의 저항변화층에 세트 전압(set voltage)(Vs) 이상의 전압이 인가되면 상기 저항변화층의 저항이 낮아진다. 이때를 온(ON) 상태라 한다. 그리고 상기 저항변화층에 리세트 전압(reset voltage)(Vr) 이상의 전압이 인가되면 상기 저항변화층의 저항이 높아진다. 이때를 오프(OFF) 상태라 한다. 이는 도 6에서도 마찬가지이다. 이러한 결과는 Pt-Ni 합금을 RRAM의 전극으로 사용할 수 있음을 의미한다. 4A and 6, it can be seen that the first sample exhibits similar switching characteristics as the seventh sample. In more detail, as shown in FIG. 4A, when a voltage equal to or greater than a set voltage Vs is applied to the resistance change layer between the upper and lower electrodes, the resistance of the resistance change layer is lowered. This is called an ON state. When a voltage equal to or greater than a reset voltage Vr is applied to the resistance change layer, the resistance of the resistance change layer is increased. This is called an OFF state. The same applies to FIG. 6. This result means that Pt-Ni alloy can be used as an electrode of RRAM.
도 4b 및 도 4c를 참조하면, 상기 제2 내지 제3 샘플은 도 6의 상기 제7 샘플과 유사한 스위칭 특성을 나타내고, 도 4d를 참조하면, 상기 제4 샘플은 오프(OFF) 저항이 작기는 하지만 스위칭 특성을 보이는 것을 알 수 있다. 그러므로 Ni가 80mol% 이상 함유된 Pt-Ni 합금도 RRAM의 전극으로 사용할 수 있다. 4B and 4C, the second to third samples exhibit switching characteristics similar to those of the seventh sample of FIG. 6. Referring to FIG. 4D, the fourth sample may have a low OFF resistance. However, it can be seen that the switching characteristics. Therefore, Pt-Ni alloy containing more than 80 mol% of Ni can also be used as an electrode of RRAM.
도 5a, 도 5b 및 도 6을 참조하면, 상기 제5 및 제6 샘플은 상기 제7 샘플과 유사한 스위칭 특성을 나타내는 것을 알 수 있다. 그러므로 Ti가 20mol% 이상 함유된 Pt-Ti 합금도 RRAM의 전극으로 사용할 수 있다. 5A, 5B, and 6, it can be seen that the fifth and sixth samples exhibit similar switching characteristics as the seventh sample. Therefore, Pt-Ti alloy containing 20 mol% or more of Ti can also be used as an electrode of RRAM.
따라서 본 발명의 실시예에 따르면, 고가의 Pt만을 전극 물질로 사용하는 경우보다 RRAM의 제조비용을 낮출 수 있다. Therefore, according to the embodiment of the present invention, the manufacturing cost of the RRAM can be lowered than when only expensive Pt is used as the electrode material.
도 7 및 도 8은 각각 상기 제4 샘플 및 상기 제7 샘플의 스위칭 회수에 따른 저항 변화 특성을 보여주는 그래프이다. 도 7 및 도 8에서 도면부호 G1은 저항변화층이 저저항 상태, 즉, 온(ON) 상태일 때의 저항 값이고, 도면부호 G2는 저항변화층이 고저항 상태, 즉, 오프(OFF) 상태일 때의 저항 값이다. 7 and 8 are graphs illustrating resistance change characteristics according to the number of switching of the fourth sample and the seventh sample, respectively. 7 and 8, reference numeral G1 denotes a resistance value when the resistance change layer is in a low resistance state, that is, an ON state, and reference numeral G2 denotes a resistance value when the resistance change layer is in a high resistance state, that is, OFF. The resistance value when in the state.
도 7을 참조하면, 본 발명의 실시예에 따른 RRAM의 저항변화층은 확연히 구 분되는 두 개의 저항 상태를 갖는 것을 알 수 있다. 예컨대, 저항변화층이 G1의 저저항을 가질 때, 상기 저항변화층에 데이터 '0'이 기록된 것으로 간주할 수 있고, 저항변화층이 G2의 고저항을 가질 때, 상기 저항변화층에 데이터 '1'이 기록된 것으로 간주할 수 있다. Referring to FIG. 7, it can be seen that the resistance change layer of the RRAM according to the embodiment of the present invention has two resistance states that are clearly distinguished. For example, when the resistance change layer has a low resistance of G1, data '0' can be regarded as written in the resistance change layer, and when the resistance change layer has a high resistance of G2, data is recorded in the resistance change layer. '1' can be considered to be recorded.
도 7의 G1 및 G2의 산포(distribution)는 도 8의 G1 및 G2의 산포보다 훨씬 작다. 저저항 또는 고저항 상태에서 저항 값의 산포가 작다는 것은 소자의 신뢰성이 우수하다는 것을 의미한다. The distribution of G1 and G2 in FIG. 7 is much smaller than the distribution of G1 and G2 in FIG. 8. In the low or high resistance state, the small dispersion of resistance values means that the reliability of the device is excellent.
도 9a 내지 도 9c는 서로 다른 조건으로 제조한 제8 내지 제10 샘플 각각에 대한 스크래치(scratch) 검사 결과이다. 상기 제8 샘플은 실리콘 산화물층 상에 Pt-Ni 합금층을 형성한 샘플이고, 상기 제9 샘플은 실리콘 산화물층 상에 Pt-Ti 합금층을 형성한 샘플이고, 상기 제10 샘플은 실리콘 산화물층 상에 Pt층을 형성한 샘플이다. 상기 제8 내지 제10 샘플을 임의로(random) 서로 인접하게 배치한 후, 핀셋과 같은 연장으로 긁은 다음, 그 표면을 관찰하였다. 9A to 9C are scratch test results for each of the eighth to tenth samples prepared under different conditions. The eighth sample is a sample in which a Pt-Ni alloy layer is formed on a silicon oxide layer, the ninth sample is a sample in which a Pt-Ti alloy layer is formed on a silicon oxide layer, and the tenth sample is a silicon oxide layer. It is a sample in which the Pt layer was formed on it. The eighth to tenth samples were randomly placed adjacent to each other, then scraped with an extension such as tweezers and the surface was observed.
도 9a 내지 도 9c를 참조하면, 상기 제8 및 제9 샘플의 스크래치가 상기 제10 샘플의 스크래치보다 월등히 적고 작은 것을 알 수 있다. 이는 Pt-Ni 합금층 또는 Pt-Ti 합금층의 접착 특성이 Pt층의 접착 특성보다 월등히 우수하다는 것을 의미한다. 종래의 RRAM의 경우, Pt층의 접착 특성이 좋지 않기 때문에, Pt층 하부에 별도의 접착층(adhesion layer)을 형성해주어야 하지만, 본 발명의 RRAM은 별도의 접착층을 요구하지 않는다. 9A to 9C, it can be seen that scratches of the eighth and ninth samples are significantly less and smaller than the scratches of the tenth sample. This means that the adhesive property of the Pt-Ni alloy layer or the Pt-Ti alloy layer is much superior to the adhesive property of the Pt layer. In the case of the conventional RRAM, since the adhesion property of the Pt layer is not good, a separate adhesion layer should be formed below the Pt layer, but the RRAM of the present invention does not require a separate adhesion layer.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 실시예에서 RRAM의 구성 요소를 보다 다양화할 수 있을 것이고, RRAM의 구조를 변형할 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.While many details are set forth in the foregoing description, they should be construed as illustrative of preferred embodiments, rather than to limit the scope of the invention. For example, those skilled in the art will be able to further diversify the components of the RRAM in the embodiments of the present invention, and may modify the structure of the RRAM. Therefore, the scope of the present invention should not be defined by the described embodiments, but should be determined by the technical spirit described in the claims.
도 1는 본 발명의 실시예에 따른 저항성 메모리 소자의 사시도이다. 1 is a perspective view of a resistive memory device according to an exemplary embodiment of the present invention.
도 2a 및 도 2b는 도 1의 저항성 메모리 소자의 회로도이다.2A and 2B are circuit diagrams of the resistive memory device of FIG. 1.
도 3은 본 발명의 다른 실시예에 따른 저항성 메모리 소자의 평면도이다. 3 is a plan view of a resistive memory device according to another exemplary embodiment of the present invention.
도 4a 내지 도 5b는 본 발명의 실시예들에 따라 제조된 샘플들의 전압-전류 특성을 보여주는 그래프이다. 4A through 5B are graphs showing voltage-current characteristics of samples prepared according to embodiments of the present invention.
도 6은 비교예에 따라 제조된 샘플의 전압-전류 특성을 보여주는 그래프이다. 6 is a graph showing voltage-current characteristics of a sample prepared according to a comparative example.
도 7 및 도 8은 본 발명의 실시예 및 비교예에 따라 제조된 샘플의 스위칭 회수에 따른 저항 변화를 보여주는 그래프이다. 7 and 8 are graphs showing a change in resistance according to the number of switching of samples prepared according to the Examples and Comparative Examples of the present invention.
도 9a 및 도 9b는 본 발명의 실시예에 따라 제조된 샘플들의 접착 특성을 보여주는 광학 현미경 사진이다. 9A and 9B are optical micrographs showing the adhesive properties of samples prepared according to an embodiment of the present invention.
도 9c는 비교예에 따라 제조된 샘플의 접착 특성을 보여주는 광학 현미경 사진이다. 9C is an optical micrograph showing the adhesive properties of a sample prepared according to a comparative example.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
D1, D2 : 제1 및 제2 다이오드 E1∼E3 : 제1 내지 제3 전극D1, D2: first and second diodes E1 to E3: first to third electrodes
M1, M2 : 제1 및 제2 중간전극 P1, P2 : 제1 및 제2 부분M1, M2: first and second intermediate electrodes P1, P2: first and second portions
R1, R2 : 제1 및 제2 저항변화층 S1, S2 : 제1 및 제2 구조체R1, R2: first and second resistance change layers S1, S2: first and second structures
Vs : 세트 전압 Vr : 리세트 전압Vs: set voltage Vr: reset voltage
Claims (22)
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/149,809 US8173989B2 (en) | 2007-05-30 | 2008-05-08 | Resistive random access memory device and methods of manufacturing and operating the same |
| JP2008141727A JP5441361B2 (en) | 2007-05-30 | 2008-05-29 | Resistive memory element |
| CN200810108832XA CN101315942B (en) | 2007-05-30 | 2008-05-29 | Resistive random access memory device |
| EP08157323A EP1998384B1 (en) | 2007-05-30 | 2008-05-30 | Resistive random access memory device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20070052918 | 2007-05-30 | ||
| KR1020070052918 | 2007-05-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080105979A true KR20080105979A (en) | 2008-12-04 |
Family
ID=40106859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080020589A KR20080105979A (en) | 2007-05-30 | 2008-03-05 | Resistive random access memory device |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR20080105979A (en) |
| CN (1) | CN101315942B (en) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100976424B1 (en) * | 2008-03-14 | 2010-08-17 | 재단법인서울대학교산학협력재단 | Switching diode for resistance switching element and resistance switching element and resistance random access memory using the same |
| WO2010101340A1 (en) * | 2009-03-05 | 2010-09-10 | 광주과학기술원 | Resistance change memory device with three-dimensional structure, and device array, electronic product and manufacturing method therefor |
| WO2011096940A1 (en) * | 2010-02-08 | 2011-08-11 | Hewlett-Packard Development Company, L.P. | Memory resistor having multi-layer electrodes |
| KR101068571B1 (en) * | 2009-07-03 | 2011-09-30 | 주식회사 하이닉스반도체 | Semiconductor memory device |
| KR20130077514A (en) * | 2011-12-29 | 2013-07-09 | 에스케이하이닉스 주식회사 | Resistance variable memory device |
| KR101320875B1 (en) * | 2012-01-05 | 2013-10-23 | 인텔렉추얼디스커버리 주식회사 | Resistive random access memory device and method of manufacturing the same |
| KR101340570B1 (en) * | 2011-12-23 | 2013-12-11 | 광주과학기술원 | Non-volatile resistive switching memory device and method for manufacturing the same |
| KR20140109564A (en) * | 2013-03-04 | 2014-09-16 | 삼성전자주식회사 | Memory device and apparatus including the same |
| KR20180109287A (en) * | 2017-03-27 | 2018-10-08 | 삼성전자주식회사 | Memory device |
| KR20190059397A (en) * | 2017-11-23 | 2019-05-31 | 서울대학교산학협력단 | Neural networks using cross-point array and pattern readout method thereof |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101441890B (en) * | 2008-12-18 | 2011-11-30 | 中国科学院微电子研究所 | Resistance transition type memory and driving device and method thereof |
| CN102623045B (en) * | 2011-01-27 | 2014-10-29 | 中国科学院微电子研究所 | Resistive random access memory cell and memory |
| KR101934013B1 (en) * | 2012-03-27 | 2018-12-31 | 에스케이하이닉스 주식회사 | Resistance variable memory device |
| CN104952874B (en) * | 2014-03-25 | 2018-02-09 | 林崇荣 | The nonvolatile memory of 3-dimensional structure and memory cell structure and its manufacture method |
| US20160260779A1 (en) * | 2015-03-06 | 2016-09-08 | Kabushiki Kaisha Toshiba | Non-volatile resistive random access memory device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100657911B1 (en) * | 2004-11-10 | 2006-12-14 | 삼성전자주식회사 | Nonvolitile Memory Device Comprising One Resistance Material and One Diode |
-
2008
- 2008-03-05 KR KR1020080020589A patent/KR20080105979A/en not_active Application Discontinuation
- 2008-05-29 CN CN200810108832XA patent/CN101315942B/en active Active
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100976424B1 (en) * | 2008-03-14 | 2010-08-17 | 재단법인서울대학교산학협력재단 | Switching diode for resistance switching element and resistance switching element and resistance random access memory using the same |
| WO2010101340A1 (en) * | 2009-03-05 | 2010-09-10 | 광주과학기술원 | Resistance change memory device with three-dimensional structure, and device array, electronic product and manufacturing method therefor |
| US8546861B2 (en) | 2009-03-05 | 2013-10-01 | Gwangju Institute Of Science And Technology | Resistance change memory device with three-dimensional structure, and device array, electronic product and manufacturing method therefor |
| KR101068571B1 (en) * | 2009-07-03 | 2011-09-30 | 주식회사 하이닉스반도체 | Semiconductor memory device |
| WO2011096940A1 (en) * | 2010-02-08 | 2011-08-11 | Hewlett-Packard Development Company, L.P. | Memory resistor having multi-layer electrodes |
| US8737113B2 (en) | 2010-02-08 | 2014-05-27 | Hewlett-Packard Development Company, L.P. | Memory resistor having multi-layer electrodes |
| KR101340570B1 (en) * | 2011-12-23 | 2013-12-11 | 광주과학기술원 | Non-volatile resistive switching memory device and method for manufacturing the same |
| KR20130077514A (en) * | 2011-12-29 | 2013-07-09 | 에스케이하이닉스 주식회사 | Resistance variable memory device |
| KR101320875B1 (en) * | 2012-01-05 | 2013-10-23 | 인텔렉추얼디스커버리 주식회사 | Resistive random access memory device and method of manufacturing the same |
| KR20140109564A (en) * | 2013-03-04 | 2014-09-16 | 삼성전자주식회사 | Memory device and apparatus including the same |
| KR20180109287A (en) * | 2017-03-27 | 2018-10-08 | 삼성전자주식회사 | Memory device |
| KR20190059397A (en) * | 2017-11-23 | 2019-05-31 | 서울대학교산학협력단 | Neural networks using cross-point array and pattern readout method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101315942A (en) | 2008-12-03 |
| CN101315942B (en) | 2013-02-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |