KR20080095761A - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 본 발명의 비휘발성 메모리 소자는 기판 상의 제1 및 제2 전극, 상기 제1 및 제2 전극 사이에 구비되는 전도성 유기물층, 및 상기 전도성 유기물층 내에 구비되면서, 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈을 포함하는 나노 크리스탈층을 포함하는 단위 셀; 및 상기 단위 셀이 적어도 3가지 레벨의 출력 전류 중 어느 하나의 출력 전류 레벨을 갖도록 상기 제1 및 제2 전극 양단을 다양한 입력 전압으로 구동하는 구동 수단을 포함하고, 상술한 본 발명에 의한 비휘발성 메모리 소자 및 그 제조 방법은, 전원이 인가되지 않은 상태에서도 데이터 손실이 없고 소비 전력이 낮으며 고 집적도(메모리 셀 사이즈 : 4F2)가 가능하고 처리 속도가 빠른 PoRAM 소자의 특성을 유지하면서, 균일한 사이즈 및 분포를 갖는 나노 크리스탈의 제조 방법을 다양하게 제시하여 동일 소자 내의 문턱 전압과 Ion/Ioff 율을 균일하게 유지할 수 있다. 나아가, 본 발명에 의한 비휘발성 메모리 소자 및 그 제조 방법은, 쌍안정성 전도 특성의 중간 상태를 이용하여 단위 셀이 멀티 레벨 데이터를 갖도록 갖고 이러한 단위 셀이 다중으로 적층되게 할 수 있다.
PoRAM, 멀티 레벨, 전도성 유기물, 나노 크리스탈, 비결정성 베리어

Description

비휘발성 메모리 소자 및 그 제조 방법{NON-VOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 PoRAM(Polymer Random Access Memory)과 같이 상하부 전극 사이에 전도성 유기물이 개재된 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
현재 메모리 소자는 휘발성의 D램(DRAM)과, 비휘발성의 플래시(FLASH) 메모리가 그 주류를 이루고 있다.
D램은 게이트에 인가된 전압에 따라 게이트 하부의 채널 폭을 조절하여, 소스와 드레인 단자간의 채널을 형성하고, 소스 단자에 접속된 커패시터에 전자를 충전 또는 방전시킨다. 이후, 커패시터의 충전 및 방전 상태를 판독하여 0과 1의 데이터를 구분하는 소자이다. 이러한 D램은 휘발성 메모리 소자이기 때문에 커패시터를 계속적으로 재충전해주어야 하는 단점이 있고, 전원이 인가되지 않을 경우에는 누설 전류에 의해 소자에 입력된 데이터가 손실되는 문제가 있어 전력 소비가 많은 단점이 있다.
반면, 낸드 플래시 메모리에서는 컨트롤 게이트와 채널 영역에 인가된 전압에 의해 F-N 터널링(Tunneling) 현상이 발생하고, 이러한 F-N 터널링 현상을 통해 플로팅 게이트 내의 전자를 충전 혹은 방전시킨다. 충전 및 방전 상태에 따른 채널 영역의 문턱 전압 변화가 생기고 이러한 문턱전압 변화를 판독하여 0과 1의 데이터를 구분하는 소자이다. 이러한 플래시 메모리는 F-N 터널링을 이용하기 때문에 소자내에서 사용하는 전압이 매우 커지는 단점이 있고, 데이터를 쓰고 읽는 것이 F-N 터널링을 통해 폴리실리콘으로 제조된 플로팅 게이트에 전자를 충전 혹은 방전하는 방식으로 수행되므로 데이터 처리 속도가 μ-초(sec) 수준으로 느린 단점이 발생한다.
또한, 상술한 종래의 메모리 소자를 구현하기 위해서는 메모리 셀 사이즈가 다소 크고(8F2) 최소 수십 공정 이상을 거쳐야 하기 때문에 소자의 집적도를 향상시키기 어렵고, 단가가 높고 수율을 유지하기가 어렵다.
그에 따라, 현재 이러한 D램과 플래시 메모리의 단점을 극복하고 이들의 장점을 고루 갖춘 차세대 메모리 소자를 구현하기 위해 각국 연구기관 및 기업들은 많은 연구를 수행하고 있다.
이러한 차세대 메모리 소자는 그 내부의 기본 단위인 셀을 구성하는 물질에 따라 그 연구 분야들이 다양하게 분리되고 있다. 즉, 상변화 물질에 전류를 가한 후 냉각될 때 물질이 저항이 적은 고체 상태가 되느냐 저항이 큰 비정질 상태가 되 느냐에 따라 저항 차이를 이용해 데이터 0과 1을 만들거나, 전도성 유기물체에 전압 인가시 나타나는 동일 전압에 고저항과 저저항이 존재하는 쌍안정성 전도특성을 이용한 메모리 소자나, 강유전체라는 물질의 성질을 이용하여 이에 전원을 가해 잔류 분극 성질을 갖도록 하여 메모리 소자로 이용하거나, 자기장의 성질을 이용해 N극과 S극의 성질의 강자성 물질을 이용해 데이터를 저장하려는 시도가 활발히 이루어지고 있다. 또한, 평탄 플로팅 게이트를 평판구조의 실리콘에서 금속, 실리콘 혹은 화합물 반도체의 양자점을 대체하는 비휘발성 메모리 소자에 대한 연구 또한 활발히 이루어지고 있다.
하지만, 이러한 물질들은 그 특성을 살려 고집적화된 메모리 소자에 이를 적용하기 위한 공정 조건을 찾아내는 것이 현재 차세대 메모리 소자의 공통적인 과제로 남아 있는 실정이다.
특히 상기의 차세대 메모리 중 전도성 유기물을 이용하는 비휘발성 메모리(예를 들어, PoRAM)는 실제 양산에 적용된 사례가 없을 뿐만 아니라, 이를 메모리 소자로 제작하기 위한 정확한 공정 조건을 찾기가 어려운 실정이다. 특히, 전도성 유기물 내에 균일한 사이즈 및 분포를 갖는 나노 크리스탈을 재현성있게 형성하는 것이 어렵기 때문에 소자의 문턱 전압과 쌍안정성 전도 특성(Ion/Ioff 율)이 불균일한 단점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 전원이 인가되지 않은 상태에서도 데이터 손실이 없고 소비 전력이 낮으며 고 집적도(메모리 셀 사이즈 : 4F2)가 가능하고 처리 속도가 빠른 PoRAM 소자의 특성을 유지하면서, 균일한 사이즈 및 분포를 갖는 나노 크리스탈의 제조 방법을 다양하게 제시하여 동일 소자 내의 문턱 전압과 Ion/Ioff 율을 균일하게 유지할 수 있는 비휘발성 메모리 소자 및 그 제조 방법을 제공하고자 한다. 나아가, 쌍안정성 전도 특성의 중간 상태를 이용하여 단위 셀이 멀티 레벨 데이터를 갖도록 하고 이러한 단위 셀이 다중으로 적층되는 비휘발성 메모리 소자 및 그 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 소자는, 기판 상의 제1 및 제2 전극, 상기 제1 및 제2 전극 사이에 구비되는 전도성 유기물층, 및 상기 전도성 유기물층 내에 구비되면서, 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈을 포함하는 나노 크리스탈층을 포함하는 단위 셀; 및 상기 단위 셀이 적어도 3가지 레벨의 출력 전류 중 어느 하나의 출력 전류 레벨을 갖도록 상기 제1 및 제2 전극 양단을 다양한 입력 전압으로 구동하는 구동 수단을 포함한다.
또한, 상기 과제를 해결하기 위한 또다른 본 발명의 비휘발성 메모리 소자는, 기판 상의 제1 및 제2 전극, 상기 제1 및 제2 전극 사이에 구비되는 전도성 유기물층, 및 상기 전도성 유기물층 내에 구비되면서, 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈을 포함하는 나노 크리스탈층을 포함하는 단위 셀; 및 상기 단위 셀이 고저항 상태, 저저항 상태 또는 부저항 상태 중 어느 한 상태를 갖도록, 상기 제1 및 제2 전극 양단을 다양한 입력 전압으로 구동하는 구동수단을 포함한다.
또한, 상기 과제를 해결하기 위한 또다른 본 발명의 비휘발성 메모리 소자는, 기판 상의 제1 및 제2 전극; 상기 제1 및 제2 전극 사이에 구비되는 전도성 유기물층; 및 상기 전도성 유기물층 내에 구비되면서, 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈을 포함하는 나노 크리스탈층을 포함하고, 상기 제1 및 제2 전극 양단에 인가되는 입력 전압이 제1 전압 범위인 경우 입력 데이터를 읽는 읽기 동작이 수행되고, 상기 입력 전압이 상기 제1 전압 범위보다 높은 제2 전압 범위인 경우 제1 입력 데이터를 쓰는 동작이 수행되고, 상기 입력 전압이 상기 제2 전압 범위보다 높은 제3 전압 범위인 경우 제2 입력 데이터를 쓰는 동작이 수행되고, 상기 입력 전압이 상기 제3 전압 범위보다 높은 제4 전압 범위인 경우 상기 제1 또는 제2 입력 데이터를 제거하는 소거 동작이 수행된다.
또한, 상기 과제를 해결하기 위한 또다른 본 발명의 비휘발성 메모리 소자는, 기판 상의 제1 및 제2 전극; 상기 제1 및 제2 전극 사이에 구비되는 제1 전도성 유기물층; 및 상기 제1 전도성 유기물층 내에 구비되면서, 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈을 포함하는 제1 나노 크리스탈층을 포함하는 제1 셀과, 상기 제2 전극 및 제3 전극; 상기 제2 및 제3 전극 사이에 구비되는 제2 전도성 유기물층; 및 상기 제2 전도성 유기물층 내에 구비되면서, 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈을 포함하는 제2 나노 크리스탈층을 포함하는 제2 셀을 포함하고, 상기 제1 셀 및 상기 제2 셀은 수직으로 적층된다.
또한, 상기 과제를 해결하기 위한 또다른 본 발명의 비휘발성 메모리 소자는, 기판 상의 하부 및 상부 전극; 및 상기 하부 및 상부 전극 사이에 구비되면서, 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈이 분산된 폴리머층을 포함한다.
또한, 상기 과제를 해결하기 위한 또다른 본 발명의 비휘발성 메모리 소자는, 기판 상의 제1 및 제2 전극; 및 상기 제1 및 제2 전극 사이에 구비되면서, 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈이 분산된 제1 폴리머층을 포함하는 제1 셀과, 상기 제2 전극 및 제3 전극; 및 상기 제2 및 제3 전극 사이에 구비되면서, 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈이 분산된 제2 폴리머층을 포함하는 제2 셀을 포함하고, 상기 제1 셀 및 상기 제2 셀은 수직으로 적층된다.
또한, 상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 소자의 제조 방법은, 기판 상에 제1 전극을 형성하는 단계, 상기 제1 전극을 포함하는 상기 기판 상에 제1 전도성 유기물층을 형성하는 단계, 상기 제1 전도성 유기물층 상에 비 결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈을 포함하는 제1 나노 크리스탈층을 형성하는 단계, 상기 제1 나노 크리스탈층을 포함하는 상기 제1 전도성 유기물층 상에 제2 전도성 유기물층을 형성하는 단계, 및 상기 제2 전도성 유기물층을 포함하는 기판 상에 제2 전극을 형성하는 단계를 포함하여 제1 셀을 형성하는 단계; 및 상기 제2 전극을 포함하는 상기 기판 상에 제3 전도성 유기물층을 형성하는 단계, 상기 제3 전도성 유기물층 상에 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈을 포함하는 제2 나노 크리스탈층을 형성하는 단계, 상기 제2 나노 크리스탈층을 포함하는 상기 제3 전도성 유기물층 상에 제4 전도성 유기물층을 형성하는 단계, 및 상기 제4 전도성 유기물층을 포함하는 기판 상에 제3 전극을 형성하는 단계를 포함하여 제2 셀을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 또다른 본 발명의 비휘발성 메모리 소자의 제조 방법은, 기판 상에 제1 전극을 형성하는 단계; 상기 제1 전극을 포함하는 상기 기판 상에 제1 전도성 유기물층을 형성하는 단계; 상기 제1 전도성 유기물층 상에 제1 베리어 물질층을 형성하는 단계; 상기 제1 베리어 물질층 상에 소정 금속층을 형성하는 단계; 상기 소정 금속층 상에 제2 베리어 물질층을 형성하는 단계; 상기 제2 베리어 물질층을 포함하는 상기 제1 전도성 유기물층 상에 제2 전도성 유기물층을 형성하는 단계; 결과물에 대해 큐어링을 수행하는 단계; 및 상기 제2 전도성 유기물층을 포함하는 상기 기판 상에 제2 전극을 형성하는 단계를 포함하여, 상기 제1 전도성 유기물층과 상기 제2 전도성 유기물층의 사이에 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈을 포함하는 나노 크리스탈층을 형성하 고, 상기 나노 크리스탈은 상기 소정 금속 물질로 이루어지고 상기 비결정성 베리어는 상기 제1 및 제2 베리어 물질로 이루어진다.
또한, 상기 과제를 해결하기 위한 또다른 본 발명의 비휘발성 메모리 소자의 제조 방법은, 기판 상에 하부 전극을 형성하는 단계; 상기 하부 전극을 포함하는 기판 상에, 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈이 분산된 폴리머층을 형성하는 단계; 및 상기 폴리머층을 포함하는 상기 기판 상에 상부 전극을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 나노 크리스탈층 형성 방법은, 기판 상에 제1 베리어 물질층을 형성하는 단계; 상기 제1 베리어 물질층 상에 금속층을 형성하는 단계; 상기 금속층 상에 제2 베리어 물질층을 형성하는 단계; 및 상기 제2 베리어 물질층을 포함하는 결과물에 대해 큐어링을 수행하는 단계를 포함하여, 상기 제1 및 제2 베리어 물질에 의하여 감싸여진 복수개의 금속 나노 크리스탈을 형성한다.
상술한 본 발명에 의한 비휘발성 메모리 소자 및 그 제조 방법은, 전원이 인가되지 않은 상태에서도 데이터 손실이 없고 소비 전력이 낮으며 고 집적도(메모리 셀 사이즈 : 4F2)가 가능하고 처리 속도가 빠른 PoRAM 소자의 특성을 유지하면서, 균일한 사이즈 및 분포를 갖는 나노 크리스탈의 제조 방법을 다양하게 제시하여 동 일 소자 내의 문턱 전압과 Ion/Ioff 율을 균일하게 유지할 수 있다. 나아가, 본 발명에 의한 비휘발성 메모리 소자 및 그 제조 방법은, 쌍안정성 전도 특성의 중간 상태를 이용하여 단위 셀이 멀티 레벨 데이터를 갖도록 하고 이러한 단위 셀이 다중으로 적층되게 할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
설명에 앞서, 본 명세서에서는 전도성 유기물에 따라 본 발명의 비휘발성 메모리 소자 예컨대, PoRAM을 구분하여 설명하기로 한다. 즉, 전도성 유기물로 저분자 물질(예를 들어, AIDCN, Alq3, α-NPD)을 사용하는 경우와 고분자 물질(예를 들어, PVK)을 사용하는 경우를 구분하여 설명을 진행하기로 한다. 이는 전도성 유기물의 종류에 따라 본 발명의 비휘발성 메모리 소자의 제조 방법을 다르게 하는 것이 바람직하기 때문이며, 제조 방법의 차이에 따라 제조되는 소자의 구조에도 약간의 차이가 있기 때문이다.
우선, 전도성 유기물로 저분자 물질을 이용하는 경우의 비휘발성 메모리 소 자에 대하여는 이하의 도1 내지 도14를 참조하여 설명을 진행하기로 한다.
도1a는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 단면도이고, 도1b는 본 발명의 일실시예의 변형예에 따른 비휘발성 메모리 소자의 단면도이다. 특히, 본 단면도는 셀 어레이 영역을 나타내고 있다.
도1a를 참조하면, 본 발명의 일실시예에 따른 비휘발성 메모리 소자는 기판(11) 상의 하부 및 상부 전극(12, 17)과, 하부 및 상부 전극(12, 17) 사이에 구비되는 전도성 유기물층(13, 16)과, 전도성 유기물층(13, 16) 내에 구비되는 나노 크리스탈층(15)을 포함하는 단위 셀을 포함한다. 여기서, 나노 크리스탈층(15)은 결정성의 복수개의 나노 크리스탈(15a)과 이 나노 크리스탈(15a)을 감싸는 비결정성의 베리어(15b)를 포함하며, 이 베리어(15b)는 나노 크리스탈(15a)에 충전 또는 방전되는 전자의 터널링 베리어로서 작용하는 것이다. 본 도면의 비휘발성 메모리 소자를 구성하는 각 물질층들을 상세히 살펴보면 다음과 같다.
상기의 기판(11)으로는 절연성 기판, 반도체성 기판 또는 전도성 기판을 사용할 수 있다, 즉, 플라스틱 기판, 유리 기판, Al2O3 기판, SiC 기판, ZnO 기판, Si 기판, GaAs 기판, GaP 기판, LiAl2O3 기판, BN 기판, AlN 기판, SOI 기판 및 GaN 기판 중 적어도 어느 하나의 기판을 사용할 수 있다. 반도체성 기판과 전도성 기판의 사용시는 하부 전극(12)과의 사이를 절연체로 분리해야 한다.
상기의 하부 및 상부 전극(12, 17)은 전기 전도성을 갖는 모든 물질을 사용할 수 있다. 특히, 전기적 저항이 낮고 전도성 유기물과의 계면 특성이 뛰어난 금 속 물질을 이용하는 것이 바람직하다. 특히, Al, Ti, Zn, Fe, Ni, Sn, Pb, Cu 또는 이들의 합금 중 선택되는 어느 하나의 물질을 이용하는 것이 바람직하다.
상기의 전도성 유기물층(13, 16)으로는 저분자 물질로서 AIDCN, α-NPD 또는 Alq3 중 어느 하나를 사용하는 것이 바람직하다.
AIDCN은 하기 화학식 1과 같다.
Figure 112008026324504-PAT00001
α-NPD는 하기 화학식 2와 같다.
Figure 112008026324504-PAT00002
Alq3는 하기 화학식 3과 같다.
Figure 112008026324504-PAT00003
상기의 나노 크리스탈층(15)은 전술한 바와 같이 복수개의 나노 크리스탈(15a)과 이 나노 크리스탈(15a)을 감싸는 비결정성의 베리어(15b)를 포함하는데, 이와 같은 나노 크리스탈층(15)은 산화 가능한 제1 금속층의 증착 및 이 제1 금속층의 플라즈마 산화 공정으로 형성되는 것이 바람직하다. 이는 일정한 사이즈 및 분포를 갖는 안정된 나노 크리스탈(15a)을 형성하여 안정된 소자 특성을 확보하고, 매우 간단한 공정으로 베리어(15b)를 형성하기 위함이다. 그에 따라, 나노 크리스탈(15a)은 상기 제1 금속으로 순수하게 이루어지고 비결정성의 베리어(15b)는 상기 제1 금속의 산화물로 이루어지게 된다. 예를 들어, 나노 크리스탈(15a)이 Al인 경우 베리어(15b)는 AlXOY(특히, Al2O3)가 될 수 있고, 나노 크리스탈(15a)이 Ni인 경우 베리어(15b)는 NiXOY(특히, NiO)가 될 수 있다. 그러나, 이에 한정되는 것은 아니며, 나노 크리스탈(15a)은 산화 가능한 금속, 예를 들어, Al, Mg, Ti, Zn, Fe, Ni, Sn, Pb, Cu 또는 이들의 합금 중 선택되는 어느 하나의 금속 물질로 이루어지고, 베리어(15b)는 상기 선택되는 금속 물질의 산화물로 이루어질 수 있다. 이와 같은 나노 크리스탈층(15) 형성 방법은 후술하는 비휘발성 메모리 소자의 제조 방 법에서 더욱 상세히 설명하기로 한다(도2 및 도3 참조).
여기서, 나노 크리스탈층(15)은 두께가 1 내지 40nm인 것이 바람직하다. 본 명세서에서는 일례로서 한층의 나노 크리스탈층(15)을 형성한 도면을 나타내고 있으나, 이에 한정되는 것은 아니며 나노 크리스탈층(15)이 복수개 적층된 구조를 가질수도 있다. 바람직하게는 하나의 단위 셀에 포함되는 나노 크리스탈층(15)의 층수는 2 내지 8개이고, 더욱 바람직하게는 2 내지 4개이다. 이와 같이 나노 크리스탈층(15)을 적층하면 소자의 데이터 보유력을 향상시킬 수 있고 효과적인 에너지 갭을 유지할 수 있다. 그리고, 나노 크리스탈층(15)이 복수개 적층되는 경우에는 각각의 나노 크리스탈층(15)의 두께는 동일한 것이 바람직하다. 여기서, 각각의 나노 크리스탈층(15)의 두께가 동일함은 목표로 하는 나노 크리스탈층(15)의 두께에서 약 -30 내지 +30%의 범위 내의 두께를 갖는 나노 크리스탈층(15)이 형성됨을 지칭한다.
이와 같이, 전도성 유기물층(13, 16) 내에 나노 크리스탈(15a)과 이를 감싸는 비결정성의 베리어(15b)를 포함하는 나노 크리스탈층(15)이 형성되면, 후술하는 바와 같이 하부 및 상부 전극(12,17)에 인가되는 전압에 따라 소자가 다양한 저항 상태를 갖고 다양한 레벨의 전류를 출력할 수 있기 때문에 단위 셀에 1 비트 이상의 데이터가 저장될 수 있다. 이와 같은 소자의 동작 특성에 대하여는 후술하기로 한다(도6 및 도7 참조).
도1b를 참조하면, 상기의 도1a에서 설명한 단위 셀이 2개 적층된 더블(double) 셀 구조를 갖는 비휘발성 메모리 소자가 형성된다. 즉, 본 도면의 비휘 발성 메모리 소자는 제1 셀(1C) 및 제2 셀(2C)의 적층 구조로 이루어지며, 상기 제1 셀(1C)은 기판(11) 상의 하부 및 상부 전극(12, 120)과, 하부 및 상부 전극(12, 120) 사이에 구비되는 전도성 유기물층(13, 16)과, 전도성 유기물층(13, 16) 내에 구비되는 나노 크리스탈층(15)을 포함하고, 상기 제2 셀(2C)은 하부 및 상부 전극(120, 170)과, 하부 및 상부 전극(120, 170) 사이에 구비되는 전도성 유기물층(130, 160)과, 전도성 유기물층(130, 160) 내에 구비되는 나노 크리스탈층(150)을 포함한다. 여기서, 제1 셀(1C)의 상부 전극(120)과 제2 셀(2C)의 하부 전극(120)은 동일한 도면 부호로 표시된 것으로 알 수 있듯이 각 셀의 공통 전극으로 사용되게 된다. 이와 같은 더블 셀 구조를 갖는 비휘발성 메모리 소자에서 각 물질층은 도1a에서 설명한 바와 같으므로 이에 대한 상세한 설명은 생략하기로 한다.
이와 같이, 두개의 셀을 적층하여 단일 면적 내에서의 직접도를 향상시킬 수 있으며, 이에 한정되지 않고 동일한 방법으로 3개 이상의 셀을 적층하는 것도 가능하다. 또한, 두개 이상의 셀이 적층된 구조를 갖더라도 각각의 셀은 적층되지 않은 단위 셀과 마찬가지로 다양한 저항 상태 및 멀티 레벨의 출력 전류를 가질 수 있다. 이와 같은 소자의 동작 특성에 대하여는 후술하기로 한다(도8 및 도9 참조).
이하 도2 및 도3을 참조하여, 도1a의 비휘발성 메모리 소자의 제조 방법을 설명하기로 한다.
도2a 내지 도2f는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 도면이다. 본 도면에서 좌측에 도시된 (a)는 비휘발성 메모 리 소자의 제조 방법을 설명하기 위한 평면도이고, 우측에 도시된 (b)는 (a)의 A-A 선상의 단면도이다.
도2a을 참조하면, 기판(11) 상에 하부 전극(12)을 형성한다. 본 명세서에서는 일례로서, 증발 증착법(Evaporation)을 이용하여 기판(11) 상에 소정 방향(가로 방향)으로 연장되는 직선 형태의 하부 전극(12)을 형성한다.
이를 좀더 상세히 설명하면, 먼저 기판(11)을 금속 증착을 위한 챔버(미도시) 내에 로딩한 다음, 제1 새도우 마스크(shadow mask; 미도시)를 이용하여 하부 전극(12)이 형성될 영역을 노출시킨다. 이후, 챔버 내부의 압력을 10-6 내지 10-3 Pa로 하고, 증착률을 2 내지 7Å/s로 유지한 상태에서 섭씨 1000 내지 1500도의 온도에서 금속 물질을 증발시켜 노출된 기판(11) 영역에 금속층을 형성하며, 이 금속층이 하부 전극(12)이 된다. 상기의 하부 전극(12) 형성을 위한 금속층의 증착 공정 전후에 소정의 세정 공정을 실시할 수도 있다.
여기서, 하부 전극(12)으로는 Al을 사용하는 것이 바람직하나 이에 한정되는 것은 아니며 Al, Ti, Zn, Fe, Ni, Sn, Pb, Cu 또는 이들의 합금 중 선택되는 물질을 이용할 수 있다. 하부 전극(12)의 두께는 50 내지 100nm인 것이 바람직하다.
기판(11)으로는 실리콘 기판 또는 유리 기판을 사용하는 것이 효과적이고, 실리콘 기판 사용시 그 상부에 절연막을 전체적으로 증착해야만 한다. 이 절연막으로는 산화막 또는 질화막 계열의 물질막을 사용하는 것이 바람직하다.
도2b를 참조하면, 직선 형태의 하부 전극(12)이 형성된 기판(11) 상에 제1 전도성 유기물층(13)을 형성한다. 본 명세서에서는 일례로서, 증발 증착법을 이용하여 하부 전극(12)의 일부와 중첩되는 제1 전도성 유기물층(13)을 형성한다.
이를 좀더 상세히 설명하면, 상기의 제1 전도성 유기물층(13)을 형성하기 위해 하부 전극(12)이 형성된 기판(11)을 전도성 유기물 증착을 위한 챔버(미도시) 내에 로딩한 다음, 제2 새도우 마스크(미도시)를 이용하여 제1 전도성 유기물층(13)이 형성될 영역을 노출시킨다. 이때, 제1 전도성 유기물층(13)의 일부가 하부 전극(12)을 감싸는 형상으로 형성될 수 있도록, 상기 노출되는 영역은 본 도면에 도시된 바와 같이 그 중심부에 하부 전극(12)이 노출되는 사각형 형상인 것이 바람직하다. 물론 이에 한정되지 않고, 원형, 타원형, 삼각형, 다각형 등을 포함하는 도형 형상일 수도 있다. 이후, 챔버 내부의 압력을 10-6 내지 10-3 Pa로 하고, 증착률을 0.2 내지 1.5Å/s로 유지한 상태에서 섭씨 150 내지 400도의 온도에서 유기물질을 증발시켜 노출되는 기판(11)과 하부 전극(12) 상에 제1 전도성 유기물층(13)을 형성한다.
여기서, 제1 전도성 유기물층(13)으로는 저분자 물질인 AIDCN, α-NPD 또는 Alq3를 사용하는 것이 바람직하고, 제1 전도성 유기물층(13)의 두께는 10 내지 100nm인 것이 효과적이다.
도2c 및 도2d를 참조하면, 제1 전도성 유기물층(13) 상에 금속층(14)을 증착한 후 이에 대해 플라즈마 산화 공정을 수행함으로써, 순수한 금속으로 이루어지는 복수개의 나노 크리스탈(15a)과 이 나노 크리스탈(15a)을 감싸는 비결정성의 베리 어(15b)를 포함하는 나노 크리스탈층(15)을 형성한다. 그에 따라, 비결정성의 베리어(15b)는 금속층(14)을 이루는 금속의 산화물로 형성된다. 이와 같이 금속층(14)의 증착 및 플라즈마 산화 공정을 통하여 형성되는 나노 크리스탈층(15)은 증착되는 금속층(14)의 두께에 따라 균일한 두께(예를 들어, 1 내지 40nm)를 가질 수 있다.
이를 좀더 상세히 설명하면, 제1 전도성 유기물층(13)이 형성된 기판(11)을 금속 증착을 위한 챔버(미도시) 내에 로딩한다. 제3 새도우 마스크(미도시)를 이용하여 나노 크리스탈층(15)이 형성될 영역의 제1 전도성 유기물층(13)을 노출시킨다. 이때, 제1 전도성 유기물층(13)의 일부가 노출되되, 제1 전도성 유기물층(13) 하부의 하부 전극(12)의 적어도 일부와 나노 크리스탈층(15)이 중첩될 수 있도록 노출되는 영역을 형성하며, 그에 따라 나노 크리스탈층(15)의 일부는 하부 전극(12)의 일부와 중첩된다. 이와 같이 제3 새도우 마스크에 의해 노출되는 영역의 형상은 제1 전도성 유기물층(13)과 동일한 형상(예를 들어, 사각형 형상)인 것이 바람직하다.
이후, 챔버 내부의 압력을 10-6 내지 10-3 Pa로 하고, 증착률을 0.1 내지 7.0Å/s로 유지한 상태에서 섭씨 800 내지 1500도의 온도에서 금속 물질을 증발시켜 노출된 제1 전도성 유기물층(13) 상에 1 내지 40nm 두께의 금속층(14)을 형성한다. 좀더 바람직하게는, 금속층(14)이 Al인 경우 증착률은 1.0 내지 5.0Å/s이 되거나, 또는, 금속층(14)이 Ni인 경우 증착률은 0.1 내지 1.0Å/s이 되도록 한다. 이때, 상기 금속층(14)은 증착률이 높기 때문에 나노 크리스탈의 형태로 형성되지 않고 결정립계(grain boundary)를 가지는 금속 박막으로 형성된다(후술하는 도3의 (a) 참조).
다음으로, 상기 금속층(14)이 형성된 기판(11)을 플라즈마 산화를 위한 챔버 내로 로딩한다. 이 챔버에 50 내지 300W의 RF 파워를 인가하고, 100 내지 200V의 AC 바이어스를 인가하고, 0.5 내지 3.0Pa 압력으로 O2 가스를 주입하여 플라즈마 산화 공정을 실시한다. 이때, 공정 시간은 약 50 내지 500초 동안 실시하는 것이 바람직하다. 이를 통하여 결정립계를 가진 금속층(14)의 바운더리를 따라 O2 플라즈마가 침투하여 바운더리를 따라 산화되면서, 동일한 크기의 복수개의 나노 크리스탈(15a)과 이를 감싸는 비결정성의 금속 산화물 즉, 베리어(15b)가 형성된다(후술하는 도3의 (b) 내지 (d) 참조). 이때, 전술한 바와 같이 나노 크리스탈층(15)은 금속층(14)의 두께에 따라 그 두께가 1 내지 40nm의 범위 내에서 형성되는 것이 바람직하다. 물론, 금속층(14)의 두께를 두껍게 형성할 수도 있지만, 금속층(14)이 매우 두껍게 될 경우(50 nm이상)에는 금속층(14)의 결정립계 내부로 O2 플라즈마가 충분히 침투하지 못하여 나노 크리스탈층(15)이 효과적으로 형성되지 않을 수 있다. 또한, 플라즈마 산화에 한정되지 않고, 증착 챔버 내에서 금속층(14)의 산화를 통하여 나노 크리스탈을 형성할 수도 있으나, 일정한 사이즈 및 분포를 갖는 안정된 나노 크리스탈을 형성하기 위해서는 결정립계를 따라 O2 플라즈마 공정을 통해 강제 산화시키는 과정을 사용하는 것이 바람직하다.
여기서, 상술한 금속층(14)의 증착 및 플라즈마 산화 공정(도2c 및 도2d 참조)을 복수회 반복하여 다층의 나노 크리스탈층(15)을 형성할 수도 있다. 이때, 금속층(14)의 증착 두께에 따라 다층의 나노 크리스탈층(15)이 모두 동일한 두께로 형성될 수도 있고, 서로 다른 두께로 형성될 수도 있다. 바람직하게는 서로 동일한 두께의 나노 크리스탈층(15)을 형성하는 것이 효과적이다.
도2e를 참조하면, 나노 크리스탈층(15)이 형성된 제1 전도성 유기물층(13) 상에 제 2 전도성 유기물층(16)을 형성한다. 본 명세서에서는 일례로서, 증발 증착법을 이용하여 제1 전도성 유기물층(13)과 중첩되는 제2 전도성 유기물층(16)을 형성한다.
이를 좀더 상세히 설명하면, 상기의 제2 전도성 유기물층(16)을 형성하기 위해 나노 크리스탈층(15)이 형성된 기판(11)을 전도성 유기물 증착을 위한 챔버(미도시) 내에 로딩한다. 이어서, 제1 전도성 유기물층(13) 증착을 위한 제2 새도우 마스크를 이용하여 나노 크리스탈층(15)이 형성된 제1 전도성 유기물층(13)을 노출시킨다. 이어서, 챔버 내부의 압력을 10-6 내지 10-3 Pa로 하고, 증착률을 0.2 내지 1.5Å/s로 유지한 상태에서 섭씨 150 내지 400도의 온도에서 유기 물질을 증발시켜 노출된 나노 크리스탈층(15) 및 제1 전도성 유기물층(13) 상에 제2 전도성 유기물층(16)을 형성한다.
여기서, 제2 전도성 유기물층(16)으로 제1 전도성 유기물층(13)과 동일한 물질을 이용하며, 제2 전도성 유기물층(16)의 두께는 10 내지 100nm인 것이 효과적이 다.
이와 같이 제1 전도성 유기물층(13)의 상부 일부에 나노 크리스탈층(15)을 형성하고 그 상부에 제2 전도성 유기물층(16)을 증착함으로써, 제2 전도성 유기물층(16)이 나노 크리스탈층(15)을 감싸는 형상으로 형성된다. 이러한 제2 전도성 유기물층(16)은 제1 전도성 유기물층(13)과 동일 두께로 형성되거나, 또는, 이보다 더 작은 두께로 형성될 수도 있다.
도2f을 참조하면, 제2 전도성 유기물층(16)을 포함하는 기판(11) 상에 상부 전극(17)을 형성한다. 이때, 상부 전극(17)은 증발 증착법을 이용하여 형성되는 것이 바람직하며, 하부 전극(12)과 서로 직교하는 방향(세로 방향)으로 연장되는 직선 형상을 갖는 것이 바람직하다. 이 경우 4F2의 메모리 셀 구현이 가능하다.
이를 좀더 상세히 설명하면, 먼저 제 2 전도성 유기물층(16)까지 형성된 기판(11)을 금속 증착을 위한 챔버 내에 로딩한 다음, 제4 새도우 마스크를 이용하여 상부 전극(17)이 형성될 영역을 노출시킨다. 즉, 제2 전도성 유기물층(16)의 일부 영역과 기판(11)의 일부 영역을 노출시킨다. 이때, 제2 전도성 유기물층(16) 하부의 나노 크리스탈층(15)의 일부와 상부 전극(17) 일부가 중첩되도록 하는 것이 바람직하다. 가장 바람직하게는, 하부 전극(12)과 상부 전극(17)이 중첩되는 영역 사이에 나노 크리스탈층(15)이 배치되도록 노출 영역을 조절하는 것이 효과적이다. 이후, 챔버 내부의 압력을 10-6 내지 10-3 Pa로 하고, 증착률을 2 내지 7Å/s로 유지한 상태에서 섭씨 1000 내지 1500도의 온도에서 금속 물질을 증발시켜 노출되는 제 2 전도성 유기물층(16)과 기판(11) 상의 영역에 금속층을 형성하며, 이 금속층이 상부 전극(17)이 된다.
여기서, 상부 전극(17)으로는 Al을 사용하는 것이 바람직하나 이에 한정되는 것은 아니며 Al, Ti, Zn, Fe, Ni, Sn, Pb, Cu 또는 이들의 합금 중 선택되는 물질을 이용할 수 있다. 또한, 상부 전극(17)의 두께는 60 내지 100nm인 것이 바람직하다.
이어서, 본 명세서에서는 도시되지 않았으나 전술한 하부 전극(12)과 상부 전극(17) 각각을 외부 전극과 연결하기 위하여 별도의 금속 배선 공정을 실시할 수도 있다.
전술한 하부 및 상부 전극(12, 17), 제1 및 제2 전도성 유기물층(13, 16) 및 나노 크리스탈층(15) 형성 공정은 진공 분위기에서 인시츄(In-situ)로 진행되는 것이 바람직하다. 즉, 전술한 설명에서 하부 및 상부 전극(12, 17)과, 제1 및 제2 전도성 유기물층(13, 16)과 나노 크리스탈층(15)을 형성하기 위한 챔버는 단일 증착 시스템 내에 포함될 수 있다. 예를 들어, 금속층 증착을 위한 챔버와, 전도성 유기물 증착을 위한 챔버와, 플라즈마 산화를 위한 플라즈마 발생 챔버와, 냉각 챔버와, 로드락 챔버와, 쉐도우 마스크 챔버가 하나의 트렌스퍼 모듈에 접속되어 있는 단일의 시스템 내에서 상기의 증착이 이루어질 수 있다. 따라서, 기판을 금속층 증착을 위한 챔버에서 전도성 유기물 증착을 위한 챔버로 이송할 경우, 기판이 대기중에 노출되지 않고 진공 상태인 트렌스퍼 모듈 내에서 이동할 수 있게 된다. 물론 이에 한정되지 않고, 상기 챔버들이 각기 다른 시스템에 접속될 수도 있다.
또한, 전술한 설명에서는 식각 공정을 실시하지 않고 새도우 마스크와 증발 증착을 이용하여 금속층, 전도성 유기물층 및 나노 크리스탈층 형성을 수행함으로써 본 발명의 일실시예에 따른 비휘발성 메모리 소자를 제조하였으나, 이에 한정되는 것은 아니며 다양한 메모리 소자의 제조 방법을 통해 제조할 수 있다. 상기의 금속층, 전도성 유기물층 및 나노 크리스탈층은 열 증착(thermal evaporation) 공정 이외에 E-빔 증착 공정, 스퍼터링(sputtering) 공정, CVD(Chemical Vapor Deposition) 공정, ALD(Atomic Layer Deposition) 공정 등을 통해 형성할 수 있다. 특히, 금속층과 전도성 유기물층은 기판의 전체 구조상에 형성된 다음, 패터닝 공정을 통해 그 형상이 제작될 수도 있다. 즉, 기판의 전체 구조 상부에 금속 물질 또는 유기 물질 등을 형성한 다음, 마스크를 이용한 식각 공정을 통해 금속층 또는 전도성 유기물층이 형성될 영역을 제외한 영역의 금속 물질 또는 유기 물질을 제거하는 방식을 수행할 수도 있다. 또한, 습식 및 건식 산화 방식을 이용하여 산화 공정을 실시할 수도 있다.
도3은 도2c 및 도2d의 나노 크리스탈층 형성 방법의 개념을 설명하기 위한 단면도이다. 특히, 본 도면은 Al을 이용하여 나노 크리스탈층을 형성하는 경우를 일례로 하여 도시된 것이다.
도3의 (a)를 참조하면, 제1 전도성 유기물층(13) 상에 나노 크리스탈층 형성을 위한 금속층(14)을 증착한다. 이때, 전술한 바와 같이 금속층(14)의 증착시 증착률이 높기 때문에 나노 크리스탈의 형태로 형성되지 않고 결정립계(grain boundary)를 가지는 금속 박막으로 형성된다.
도3의 (b)를 참조하면, 금속층(14)에 대하여 O2 플라즈마 산화 공정을 수행한다. O2 플라즈마는 결정립계를 가진 금속층(14)의 바운더리를 따라 침투하게 된다.
그에 따라, 도3의 (c)를 참조하면, 금속층(14)의 바운더리가 산화되어 금속 산화물(15b´)이 형성되면서 이에 의하여 상호 분리되는 동일한 크기의 금속 나노 크리스탈(15a´)이 형성되기 시작한다.
결과적으로, 도3의 (d)를 참조하면, 플라즈마 산화 공정 완료 후, 결정성 물질인 금속의 나노 크리스탈(15a)과 이 금속 나노 크리스탈(15a)을 감싸는 비결정성의 금속 산화물인 베리어(15b)로 이루어지는 나노 크리스탈층(15)이 형성된다. 즉, 금속층(14)으로 예를 들어 Al을 이용하는 경우, 나노 크리스탈(15a)은 순수한 Al으로 이루어지며, 베리어(15b)는 비결정성의 AlXOY(예를 들어, Al2O3)로 이루어진다. 동일한 개념으로, 금속층(14)으로 다양한 산화 가능한 금속을 이용하는 경우, 나노 크리스탈(15a)은 순수한 금속으로 이루어지며, 베리어(15b)는 비결정성의 금속 산화물로 이루어진다. 예를 들어, 금속층(14)으로 Ni을 이용하는 경우, 나노 크리스탈(15a)은 순수한 Ni로 이루어지며, 베리어(15b)는 비결정성의 NiXOY(예를 들어, NiO)로 이루어진다.
이하에서는, 도2 및 도3에서 설명한 바와 같이 금속층 증착 및 플라즈마 산화 방법을 이용하여 형성되는 나노 크리스탈층을 좀더 상세히 살펴보기 위하여, 본 방법을 이용하여 Al 나노 크리스탈층과 Ni 나노 크리스탈층을 형성한 실험예를 살펴보기로 한다.
도4a 내지 도4d는 도2 및 도3에서 설명된 방법을 이용하여 형성된 Al 나노 크리스탈층을 포함하는 비휘발성 메모리 소자의 단면 TEM 사진 및 격자(lattice) 사진이고, 도4e 및 도4f는 이에 대한 XPS 분석 결과 그래프 및 AES 분석 결과 그래프이다. 특히, 본 도4a 및 도4b는 전도성 유기물층으로 α-NPD를 사용하는 경우를 나타내고 있고, 도4c 및 도4d는 전도성 유기물층으로 Alq3를 사용하는 경우를 나타내고 있다.
도4a 내지 도4d를 참조하면, Al 나노 크리스탈층은, 결정성의 Al 나노 크리스탈과 비결정성의 Al2O3로 이루어지되, 이 Al 나노 크리스탈은 비결정성의 Al2O3에 의하여 감싸여져 상호 분리되어 있는 것을 알 수 있다.
도4e를 참조하면, 72.8eV의 바인딩 에너지(binding energy)를 가지는 Al과, 75.2eV의 바인딩 에너지를 가지는 Al 산화물의 피크가 동시에 나타나는 것을 알 수 있다. 이는 Al 나노 크리스탈층이 Al 나노 크리스탈 뿐 아니라 Al 산화물(예를 들어, Al2O3)을 함께 포함하고 있음을 나타낸다.
도4f를 참조하면, 상부의 전도성 유기물층인 α-NPD층으로부터 Al 나노 크리스탈층까지의 분포에 있어서, Al 나노 크리스탈층 양쪽 경계 부분에 산소 피크의 두드러진 상승이 나타남을 알 수 있다. 이는, Al 나노 크리스탈층 형성을 위한 플 라즈마 산화 공정시 O2 플라즈마가 바운더리를 따라 침투되어 Al 나노 크리스탈층의 금속 박막 뒷부분까지 충분히 산화되었음을 나타내며, 그에 따라 Al 나노 크리스탈이 Al2O3의 비결정성 물질에 의하여 분리되어 적절히 고립된 형태로 존재하게 됨을 알 수 있다.
도5a 및 도5b는 도2 및 도3에서 설명된 방법을 이용하여 형성된 Ni 나노 크리스탈층을 포함하는 비휘발성 메모리 소자의 단면 TEM 사진 및 격자(lattice) 사진이고, 도5c 및 도5d는 이에 대한 XPS 분석 결과 그래프 및 AES 분석 결과 그래프이다. 특히, 본 도5a 내지 도5d에서는 전도성 유기물층으로 Alq3를 사용하는 경우를 도시하고 있다.
도5a 및 도5b를 참조하면, Ni 나노 크리스탈층에 있어서, Ni 나노 크리스탈은 Al 나노 크리스탈에 비하여 사이즈가 매우 작기 때문에 도4에 도시된 Al 나노 크리스탈층과 달리 Ni 나노 크리스탈과 이를 감싸는 비결정성의 Ni 산화물이 명백히 구별되는 사진이 나타나지 않는다. 그러나, 적어도 순수한 Ni 나노 크리스탈이 존재하는 것은 알 수 있다.
도5c를 참조하면, Ni 금속층 증착 및 O2 플라즈마 산화 공정을 수행한 후 854.6eV의 바인딩 에너지를 가지는 Ni 산화물(NiO)의 피크가 나타나는 것으로 보아 Ni 나노 크리스탈층은 Ni 나노 크리스탈 뿐 아니라 Ni이 산화되어 형성되는 Ni 산화물을 포함하고 있음을 알 수 있다.
도5d를 참조하면, 상부의 전도성 유기물층인 Alq3층으로부터 Ni 나노 크리스탈층까지의 분포에 있어서, Ni 나노 크리스탈층은 Ni을 79.5%, O를 20.5%를 포함하고 있음을 알 수 있다. 즉, Ni 나노 크리스탈층이 Ni 나노 크리스탈과 Ni 산화물을 함께 포함하고 있음을 알 수 있다. 단, 도4f의 Al 나노 크리스탈층과 그래프가 차이가 있는 것은, Ni 나노 크리스탈의 사이즈가 작아서 AES 분석시 전자빔 등이 Ni 나노 크리스탈 및 이를 감싸는 비결정성 Ni 산화물이 다수 중첩되어 있는 부분을 투과하기 때문이다.
즉, Ni 금속층을 증착하고 O2 플라즈마 산화를 수행하는 경우에도 Ni 나노 크리스탈과 이 Ni 나노 크리스탈을 감싸는 비결정성 Ni 산화물이 형성되어 있다고 할 수 있다.
이하에서는, 본 발명의 일실시예에 따른 구조 즉, 하부 및 상부 전극(12, 17) 사이에 전도성 유기물층/나노 크리스탈층/전도성 유기물층(13/15/16)이 형성된 구조를 갖는 비휘발성 메모리 소자의 동작을 살펴보기로 한다. 특히, 본 명세서에서는 일례로서 도2 및 도3의 방법을 이용하여 Al 나노 크리스탈층과 Ni 나노 크리스탈층을 형성한 경우에 대한 실험을 진행하였다.
도6a는 본 발명의 일실시예에 따른 전도성 유기물층으로 α-NPD를 사용하고 Al 나노 크리스탈층을 갖는 비휘발성 메모리 소자의 전압 전류 특성 그래프이고, 도6b는 전도성 유기물층으로 AIDCN를 사용하고 Al 나노 크리스탈층을 갖는 비휘발 성 메모리 소자의 전압 전류 특성 그래프이고, 도6c는 전도성 유기물층으로 Alq3를 사용하고 Al 나노 크리스탈층을 갖는 비휘발성 메모리 소자의 전압 전류 특성 그래프이고, 도6d는 전도성 유기물층으로 Alq3를 사용하고 Ni 나노 크리스탈층을 갖는 비휘발성 메모리 소자의 전압 전류 특성 그래프이고, 도7은 도6a의 전압 전류 특성이 나타나는 메카니즘을 설명하기 위한 도면이다. 특히, 본 도6a 내지 도7은 단위 셀의 경우에 대한 것이다.
도6a 내지 도7을 참조하면, 하부 및 상부 전극(12, 17)에 인가되는 전압에 따라 일정 전압 범위내에서 여러 가지의 전류 상태 또는 저항 상태가 나타나는 것을 알 수 있다.
예를 들어, 하부 전극(12)을 접지에 연결하고, 상부 전극(17)은 소정 전압원에 연결하여 전압원의 전압을 양의 방향으로 순차적으로 증가시키게 되면, 일정 레벨의 전압(Vth)까지는 지수적으로 전류가 완만히 상승하는 고저항 상태(Ioff)를 갖는다. 이후, 일정 레벨(소정 임계 전압 또는 문턱 전압(Vth)) 이상의 전압이 인가되면 전류가 급격하게 상승하는 저저항 상태(Ion)를 갖는다. 그리고, 전압을 계속 증가시켜 최대 전류 전압(Vp) 이상을 인가하면 전압이 증가할수록 전류가 오히려 감소하는 부저항(Negative Differential Resistance: NDR) 상태를 갖는다. 계속하여 전압을 증가시키면 일정 전압(Ve)부터 다시 전류가 증가하는 상태를 갖는다. 즉, 본 실시예에 따른 비휘발성 메모리 소자가 다양한 전류 상태 또는 저항 상태를 갖고 있음을 알 수 있다. 여기서, 최대 전류 전압(Vp)은 소자의 전류 흐름이 최대가 되는 지점의 전압을 지칭하거나, 또는, 부저항이 발생하는 시점의 전압을 지칭할 수도 있다.
이와 같이 다양한 전류 상태 또는 저항 상태를 갖는 비휘발성 메모리 소자는 제1 전압 범위 내에서는 읽기 동작을 수행하고, 제1 전압보다 높은 제 2 전압 범위(제 1 프로그램 전압) 내에서 데이터 쓰기 동작을 수행하고, 제 2 전압 범위보다 높은 제 3 전압 범위(제 2 프로그램 전압) 내에서 중간 데이터 쓰기 동작을 수행하고, 제 3 전압 범위보다 높은 제 4 전압 범위에서 소거 동작을 수행한다. 이때, 상기 제1 전압 범위는 문턱 전압(Vth) 이하의 값을 갖고, 상기 제2 전압 범위는 문턱 전압(Vth) 이상 및 최대 전류 전압(Vp) 이하의 값을 갖고, 상기 제3 전압 범위는 최대 전류 전압(Vp) 이상 및 일정 전압(Ve) 이하의 값을 갖고, 제4 전압 범위는 일정 전압(Ve) 이상의 값을 갖게 된다. 이 메카니즘을 좀더 상세히 설명하면 다음과 같다.
본 실시예의 비휘발성 메모리 소자가 저저항 상태(Ion)가 되도록 하기 위하여 도7의 (b) 및 도7의 (c)와 같이 문턱 전압(Vth) 이상의 전압(즉, 제1 프로그램 전압)을 인가한다. 즉, 도7의 (b) 및 도7의 (c)에서와 같이 0V에서 5V까지 전압을 증가시키고, 다시 한번 전압을 인가하여 그 상태를 확인하면 저저항 상태(Ion)가 됨을 알 수 있다. 이때, 문턱 전압(Vth) 이하의 전압(즉, 제1 전압 범위)을 인가하여 읽기 동작을 수행하면 데이터가 저장된 메모리 소자는 저저항 상태(Ion)를 그대로 유지하고, 이에 해당하는 전류를 출력함을 알 수 있다. 즉, 소자에 데이터가 쓰여지지 않은 상태에서 읽기 동작을 수행하는 경우의 출력 전류에 비하여, 소자에 제 1 프로그램 전압을 인가하여 소자에 데이터가 쓰여진 후의 읽기 동작을 수행하는 경우의 출력 전류는 수 오더 이상 상승됨을 알 수 있다.
상기 메모리 소자가 부저항 상태(NDR)를 갖도록 하기 위해서는 도7의 (d) 및 도7의 (e)와 같이 최대 전류 전압(Vp) 이상 및 일정 전압(Ve) 이하의 전압(즉, 제2 프로그램 전압)을 인가한다. 즉, 도7의 (d) 및 도7의 (e)에서와 같이 0V에서 7.5V까지의 전압을 증가시키고, 다시 한번 전압을 인가하여 그 상태를 확인하면 중간저항 상태(Iinter)가 됨을 알 수 있다. 이때, 문턱 전압(Vth) 이하의 전압을 인가하여 읽기 동작을 수행하면 데이터가 저장된 메모리 소자는 중간저항 상태(Iinter)에 해당하는 전류를 출력함을 알 수 있다. 중간저항 상태(Iinter)는 고저항 상태(Ioff)와 저저항 상태(Ion)의 중간에 해당하는 저항 상태를 갖고, 이로 인해 중간 상태에 해당하는 전류를 출력한다. 즉, 중간저항 상태(Iinter)의 경우, 제 1 프로그램 전압이 인가된 상태의 출력 전류(Ion)보다는 낮고, 소거 또는 초기 상태의 출력 전류(Ioff)보다는 높은 전류(Iinter)를 출력한다. 따라서, 도6a의 그래프 중 읽기 전압 레벨(예를 들어, 2V)에서 소자의 전류 특성을 살펴보면, 오프 상태(Ioff)의 출력 전류와 온 상 태(Ion)의 출력 전류 사이에 중간 레벨의 전류(Iinter)가 출력됨을 알 수 있다.
도7의 (f)와 같이 부저항 상태(NDR) 이후의 일정 전압(Ve)을 인가하면 소자는 기존에 가지고 있는 저항 상태가 모두 고저항 상태로 변환된다. 즉, 리셋된다.
결과적으로, 저저항 상태(Ion) 영역의 제1 프로그램 전압을 인가하여 제1 데이터에 해당하는 값을 소자에 저장하고, 부저항 상태(NDR)의 영역의 제2 프로그램 전압을 인가하여 제2 데이터에 해당하는 값을 소자에 저장할 수 있다.
특히, 부저항 상태(NDR) 영역 내에서의 인가되는 전압 레벨에 따라 출력 전류 레벨이 가변되므로 다양한 제2 데이터에 해당하는 값을 소자에 저장할 수 있다. 예를 들어, 도6d에서와 같이, 부저항 영역(NDR) 내의 전압(약 5V 또는 6V)을 인가하면 인가된 전압에 따라 읽기 동작을 위한 전압(약 2V)에서 다양한 레벨의 전류가 출력됨(Iinter1, Iinter2)을 알 수 있다. 이때, 전술한 바와 같이, 부저항 영역(NDR) 내의 인가 전압에 따라 출력되는 전류 레벨(Iinter1, Iinter2)은 소거시의 출력 전류(Ioff)보다는 높고, 제 1 데이터 저장시의 출력 전류(Ion)보다는 낮은 레벨을 갖는다.
결과적으로, 단일 메모리 셀이 3개 이상의 멀티 레벨을 갖는 멀티 레벨 셀(Multi-level cell)이 구현될 수 있음을 알 수 있다.
이와 같이 단위 셀이 다양한 전류 상태 또는 저항 상태를 갖는 것을 설명하면 다음과 같다. 나노 크리스탈과 이를 감싸는 비결정성의 베리어를 포함하는 나노 크리스탈층과 전도성 유기물층 간의 에너지 레벨 차에 의해 나노 크리스탈 내에 캐 리어가 충전되지 않을 경우에는, 소정 전압 레벨에서 그 전류 흐름이 미세하게 증가한다. 하지만, 전도성 유기물층의 양단에 걸리는 전압이 소정 임계 전압(예를 들어, 문턱 전압(Vth)) 이상이면 나노 크리스탈 내에 캐리어가 충전되면서 전류 흐름이 급격하게 증가한다. 나노 크리스탈 내에 캐리어가 충전되어 있는 경우에는 충전되지 않는 경우에 비해 그 전류 흐름이 수십배에서 수만배에 이르게 된다. 또한, 전도성 유기물층의 양단에 걸리는 전압이 부저항 영역 내의 전압이면 나노 크리스탈 내에 캐리어가 부분적으로 방전 또는 부분적으로 충전되어, 캐리어가 완전히 충전되어 있는 경우보다는 낮고 캐리어가 충전되어 있지 않은 경우보다는 높은 중간 저항 상태의 전류 흐름을 가지게 된다. 부저항 영역(NDR)의 전압 이상의 전압(예를 들어, 소거 전압(Ve))을 인가하면 나노 크리스탈에 충전된 캐리어가 완전히 방전되어 충전되지 않은 상태로 변화한다.
또한, 전압원의 전압을 음의 방향으로 순차적으로 증가시키게 되면(도6a 참조), 양의 방향 전압을 인가한 경우와 거의 대칭적인 구조를 갖는 것을 알 수 있다. 즉, 일정 레벨의 전압까지는 전압에 대해 전류가 미세하게 증가하다가, 일정 레벨(예를 들어, 문턱 전압(Vth)) 이상의 전압이 인가되면 전류가 급격하게 증가하게 된다. 이어서, 최대 전류 전압(Vp) 이상의 전압이 인가되면 부저항 상태(NDR)가 발생하고 그 후 소거 전압(Ve) 이상의 전압에 대해 다시 전류가 증가한다. 이는 소자의 대칭적 구조로 인한 것으로, 앞서 설명한 양의 방향 전압의 경우와 동일한 메 커니즘이 작용하게 된다.
또한, 전술한 바와 같이, 본 발명의 일실시예에 따른 비휘발성 메모리 소자는 단위 셀이 2개 적층된 더블 셀 구조를 가질 수 있다(도1b 참조). 이에 더하여, 단위 셀이 3개 이상 적층된 멀티 셀 구조를 가질 수도 있다. 도8 및 도9는 이에 대한 비휘발성 메모리 소자의 동작을 살펴보기 위한 것으로서, 특히 Al 나노 크리스탈층을 포함하는 셀이 적층된 경우와 Ni 나노 크리스탈층을 포함하는 셀이 적층된 경우의 실험을 진행하였다.
도8a 및 도8b는 전도성 유기물층으로 Alq3를 사용하고 Al 나노 크리스탈층을 갖는 셀이 2개 적층된 경우의 비휘발성 메모리 소자의 전압 전류 특성 그래프이고, 도9a 및 도9b는 전도성 유기물층으로 Alq3를 사용하고 Ni 나노 크리스탈층을 갖는 셀이 2개 적층된 경우의 비휘발성 메모리 소자의 전압 전류 특성 그래프이다. 특히, 본 도면에서 각 a도는 하부 셀의 특성을 나타내는 것이고, 각 b도는 상부 셀의 특성을 나타내는 것이다.
도8 및 도9를 참조하면, 단위 셀이 2개 적층되어 더블 셀 구조가 형성된 경우에도 각각의 셀은 인가된 전압 즉, 프로그램 상태에 따라 읽기 동작시 다양한 전류 레벨을 출력하는 멀티 레벨 셀의 특성을 유지함을 알 수 있다. 이러한 멀티 레벨 셀을 적층함으로써 더 많은 저항 상태 또는 전류 상태를 확보할 수 있다. 그에 따라, 더 많은 셀을 적층하는 경우 고용량의 데이터를 저장할 수 있고, 소자를 고집적화할 수 있다.
이하, 이러한 비휘발성 메모리 소자의 보유력(retention)과 내구성(endurance)을 살펴보기로 한다.
도10a는 전도성 유기물층으로 α-NPD를 사용하고 Al 나노 크리스탈층을 갖는 비휘발성 메모리 소자의 보유력 테스트 결과를 나타낸 그래프이고, 도10b는 전도성 유기물층으로 AIDCN를 사용하고 Al 나노 크리스탈층을 갖는 비휘발성 메모리 소자의 보유력 테스트 결과를 나타낸 그래프이고, 도10c는 전도성 유기물층으로 Alq3를 사용하고 Al 나노 크리스탈층을 갖는 비휘발성 메모리 소자의 보유력 테스트 결과를 나타낸 그래프이고, 도10d는 전도성 유기물층으로 Alq3를 사용하고 Ni 나노 크리스탈층을 갖는 비휘발성 메모리 소자의 보유력 및 내구성 테스트 결과를 나타낸 그래프이다. 특히, 본 도10은 단위 셀의 경우에 대한 것이다.
도10a에 도시된 바와 같이, 3개의 저항 상태를 가지는 비휘발성 메모리 소자는, 하나의 저항 상태를 메모리 하고 이를 여러 번 읽기를 수행한 결과, 105 이상의 주기가 지나는 동안 저저항 상태(Ion), 중간 저항 상태(Iintermediate) 및 고저항 상태(Ioff) 모두 안정적으로 유지하고 있다. 또한, 도10b에 도시된 바와 같이, 총 4개의 저항 상태를 가지는 비휘발성 메모리 소자는, 하나의 저항 상태를 메모리 하고 이를 여러 번 읽기를 수행한 결과, 마찬가지로 105 주기 동안 각 상태를 안정적으로 유지하고 있다. 또한, 도10c에 도시된 바와 같이, 2개의 저항 상태를 가지는 비휘발성 메모리 소자는, 하나의 저항 상태를 메모리 하고 이를 여러 번 읽기를 수행한 결과, 102 주기 동안 각 상태를 안정적으로 유지하고 있다. 그리고, 도10d에 도시된 바와 같이, 총 4개의 저항 상태를 가지는 비휘발성 메모리 소자는, 하나의 저항 상태를 메모리 하고 이를 여러 번 읽기를 수행한 결과, 105 주기 동안 각 상태를 안정적으로 유지하고 있다.
도11a 및 도11b는 전도성 유기물층으로 Alq3를 사용하고 Al 나노 크리스탈층을 갖는 셀이 2개 적층된 경우의 비휘발성 메모리 소자의 보유력 및/또는 내구성 테스트 결과를 나타낸 그래프이고, 도12a 및 도12b는 전도성 유기물층으로 Alq3를 사용하고 Ni 나노 크리스탈층을 갖는 셀이 2개 적층된 경우의 비휘발성 메모리 소자의 보유력 및/또는 내구성 테스트 결과를 나타낸 그래프이다. 특히, 본 도면에서 각 a도는 하부 셀의 특성을 나타내는 것이고, 각 b도는 상부 셀의 특성을 나타내는 것이다.
도11 및 도12를 참조하면, 셀이 2개 적층된 비휘발성 메모리 소자에서 각 셀은 또한 4개의 저항 상태를 갖고, 하나의 저항 상태를 메모리 하고 이를 여러 번 읽기를 수행한 결과 105 주기 동안 각각의 저항 상태를 안정적으로 유지하고 있음을 알 수 있다.
특히, 도10d, 도11b, 도12a 및 도12b의 각 우측에 도시된 그래프는 내구성 테스트 결과를 나타낸 것으로서, 상기의 비휘발성 메모리 소자에 데이터 쓰기, 읽기, 소거 및 읽기를 한 주기로 하여 상기 주기를 복수번 반복 측정한 결과를 도시 한 것이다. 이를 통해 확인해 보아도 각 읽기 전압 인가시 저항 상태가 달라 전류 레벨이 명확하게 구분됨을 알 수 있다.
한편, 실제 회로로 구성되는 비휘발성 메모리 소자는 펄스 신호에 의해 구동된다. 도13은 펄스 신호 인가에 따른 소자의 동작 특성을 나타내는 일실시예 그래프이다.
도13을 참조하면, 전도성 유기물층으로 α-NPD 유기물을 사용하고 Al 나노 크리스탈층을 포함하는 비휘발성 메모리 소자에 5V의 쓰기 전압, 2V의 읽기 전압, -9V의 소거 전압으로 설정된 펄스를 연속적으로 인가하여 소자의 동작을 살펴보면, 쓰기 후의 읽기 전압에서 나타난 전류값과 소거 후의 읽기 전압에서 나타난 전류값의 비율 즉, Ion/Ioff 율이 101 이상으로 유지되면서 안정적으로 정상적인 동작을 하는 것을 확인할 수 있다. 이때, 전술한 바와 같이 소자의 대칭적 특성 때문에 소자에 인가되는 전압으로 음 전압 레벨 또는 양 전압 레벨을 모두 사용할 수 있다. 예를 들어, +9V의 소거 전압을 인가하는 것도 가능하다.
도14a는 전도성 유기물층으로 Alq3를 사용하고 Al 나노 크리스탈층을 포함하는 비휘발성 메모리 소자의 에너지 밴드를 나타내는 도면이고, 도14b는 전도성 유기물층으로 Alq3를 사용하고 Ni 나노 크리스탈층을 포함하는 비휘발성 메모리 소자의 에너지 밴드를 나타내는 도면이다.
도14a 및 도14b를 참조하면, Ni이 Al에 비해 워크 평션(work function) 값이 0.87eV 정도 더 크기 때문에, Al 나노 크리스탈층을 포함하는 비휘발성 메모리 소자에 비하여 Ni 나노 크리스탈층을 포함하는 비휘발성 메모리 소자의 경우에 있어서 전도성 유기물층과 나노 크리스탈층에 의해 형성되는 전자 우물의 깊이가 더욱 깊어짐을 알 수 있다. 그로 인하여 Al 나노 크리스탈층을 포함하는 비휘발성 메모리 소자의 Ion/Ioff 율이 102 정도인 것에 비하여(도6c, 도8a 등 참조), Ni 나노 크리스탈층을 포함하는 비휘발성 메모리 소자의 Ion/Ioff 율은 104 정도까지 증가하는 것을 알 수 있으며(도6d, 도9a 등 참조), 이로 인해 저저항 상태와 고저항 상태 사이에 더 많은 중간 저항 상태를 가지도록 할 수 있고, 데이터 보유력도 향상시킬 수 있다.
즉, 나노 크리스탈층 형성을 위하여 산화되는 금속 어느 것을 이용하여도 무방하나 가능한 일함수가 큰 금속을 이용하는 것이 바람직하다.
이와 같이 도1 내지 도14를 이용하여서는 전도성 유기물로 저분자 물질 예컨대, AIDCN, Alq3, 또는 α-NPD을 이용하는 비휘발성 메모리 소자에 대한 설명을 진행하였다. 특히, 비휘발성 메모리 소자를 이루는 물질층 중에서 나노 크리스탈층 형성을 위하여 전도성 유기물층 상에 금속층을 증착하고 이 금속층을 플라즈마 산화하는 방식을 사용하였다.
그러나, 전도성 유기물로서 고분자 물질을 사용하는 경우도 존재하고, 상기의 금속층 증착 및 플라즈마 산화 방식 외에도 베리어에 의하여 감싸여지는 나노 크리스탈을 형성하는 다양한 방식이 존재할 수 있다. 이하에서는, 도15 내지 도21을 참조하여 이에 대한 설명을 진행하기로 한다. 특히, 전도성 유기물로서 고분자 물질을 일반적으로 폴리머(polymer)라 할 수 있으므로, 하기에서는 전도성 유기물, 고분자 물질, 폴리머의 용어를 병행하여 사용하기로 하며 이는 모두 동일한 것을 나타낸다.
이하에서는, 전술한 도1 내지 도14와 일치하는 부분에 대하여는 상세한 설명을 생략하기로 하며 그 차이점을 중점적으로 살펴보기로 한다. 특히, 전도성 유기물로 고분자 물질을 이용하는 경우에는 나노 크리스탈 또는 나노 크리스탈층의 형성 방법에 있어서 큰 차이가 있으므로 이를 위주로 설명을 진행하기로 한다. 즉, 전술한 금속층 증착 및 플라즈마 산화 공정을 통한 나노 크리스탈층 형성 방법 외에, 증착 및 큐어링을 통한 나노 크리스탈층 형성 방법(도15 내지 도17 참조) 또는 폴리머층 내에 분산(dispersion)되는 나노 크리스탈 형성 방법(도18 내지 도21 참조)을 추가적으로 설명하기로 한다.
도15a 내지 도15h는 본 발명의 또다른 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 도면이다. 이때, 본 비휘발성 메모리 소자를 이루는 각 물질층의 형상은 도2에서의 대응되는 각 물질층과 동일한 형상을 갖는 것을 전제로 하여 이에 대한 상세한 설명은 생략하기로 한다.
도15a을 참조하면, 기판(21) 상에 하부 전극(22)을 형성한다. 이때, 하부 전극(22)을 이루는 물질 및 그 형성 방법 등은 도2a의 하부 전극(12) 형성 과정에서 전술한 바와 같다.
도15b를 참조하면, 하부 전극(22)이 형성된 기판(21) 상에 제1 폴리머층(23)을 형성한다. 제1 폴리머층(23)은 PVK(Poly(N-vinylcarbazole))로 이루어지는 것이 바람직하며, 스핀 코팅(spin coating) 방식에 의하여 형성될 수 있다. PVK는 하기의 화학식 4와 같다.
Figure 112008026324504-PAT00004
도15c를 참조하면, 제1 폴리머층(23) 상에 제1 베리어 물질층(24)을 형성한다. 여기서, 제1 베리어 물질층(24)은, 후속 공정으로 완성되는 나노 크리스탈층에 있어서 나노 크리스탈을 감싸는 전자의 터널링 베리어를 형성하기 위한 것이다. 이와 같은 제1 베리어 물질층(24)의 형성은 ALD 방식에 의하여 수행되는 것이 바람직하다. 또한, 제1 베리어 물질층(24)은 금속 산화물로 이루어지는 것이 바람직하며, 특히, Al2O3 또는 TiO2로 이루어지는 것이 더욱 바람직하다.
도15d를 참조하면, 제1 베리어 물질층(24) 상에 금속층(25)을 형성한다. 금속층(25)은 증착 방식을 이용하여 형성될 수 있다. 이때, 금속층(25)은 산화 가능한 금속과 산화 가능하지 않은 금속을 모두 포함할 수 있다. 이는 본 공정이 금속의 산화와 무관하기 때문이다. 특히, 금속층(25)은 Au로 이루어지는 것이 바람직하며, 그 두께는 1~10nm 정도인 것이 바람직하다.
도15e를 참조하면, 금속층(25) 상에 제2 베리어 물질층(26)을 형성한다. 제2 베리어 물질층(26)은 제1 베리어 물질층(24)과 마찬가지로 나노 크리스탈을 감싸는 전자의 터널링 베리어를 형성하기 위한 것이다. 제2 베리어 물질층(26)의 형성 과정은 전술한 제1 베리어 물질층(24)의 형성과 동일하게 수행되는 것이 바람직하다. 즉, 제2 베리어 물질층(26)의 형성은 ALD 방식에 의하여 수행되는 것이 바람직하며, 제2 베리어 물질층(26)은 제1 베리어 물질층(24)과 동일하게 금속 산화물 특히, Al2O3 또는 TiO2로 이루어지는 것이 바람직하다.
도15f를 참조하면, 제2 베리어 물질층(26) 상에 제2 폴리머층(27)을 형성한다. 제2 폴리머층(27)은 전술한 제1 폴리머층(23)의 형성과 동일하게 수행되는 것이 바람직하다. 즉, 제2 폴리머층(27)은 PVK로 이루어지는 것이 바람직하며, 스핀 코팅 방식에 의하여 형성될 수 있다.
도15g를 참조하면, 제2 폴리머층(27)까지 형성된 기판 결과물에 대해 큐어링(curing)을 수행한다. 이 큐어링 수행 과정에서 금속층(25) 상하부의 제1 및 제2 베리어 물질층(24, 26)이 금속층(25) 내의 금속의 나노 크리스탈(25´)을 감싸게 되며, 그 결과 본 도면에 도시된 바와 같이, 금속의 나노 크리스탈(25´)과 이를 감싸는 베리어(24´, 26´)을 포함하는 나노 크리스탈층(200)이 형성된다. 이와 같은 큐어링 공정은 150℃ 내지 300℃의 온도에서 0.5 내지 4 시간 동안 진행되는 것이 바람직하다.
도15h를 참조하면, 나노 크리스탈층(200) 형성 후 제2 폴리머층(27)을 포함하는 기판(21) 상에 상부 전극(28)을 형성한다. 이때, 상부 전극(28)을 이루는 물질 및 그 형성 방법 등은 도2f의 상부 전극(17) 형성 과정에서 전술한 바와 같다.
요약하자면, 본 도15의 공정 과정은 나노 크리스탈층 형성에 있어서 도2 및 도3에서 설명한 것과 차이가 있다. 즉, 폴리머층/베리어 물질층/금속층/베리어 물질층/폴리머층이 순차적으로 적층된 구조를 큐어링하는 방식으로 폴리머층 내부에 구비되는 나노 크리스탈층을 형성한다. 본 공정시에도 균일한 사이즈 및 분포를 갖는 나노 크리스탈을 형성할 수 있어 안정된 소자 특성을 확보할 수 있다.
도16a 및 도16b는 상기 도15에서 설명된 방법을 이용하여 형성된 비휘발성 메모리 소자의 단면 TEM 사진을 나타낸 것이다. 특히, 도16a는 전도성 유기물층으로 PVK를 사용하고 Al2O3 베리어에 의해 감싸여진 Au 나노 크리스탈을 포함하는 비휘발성 메모리 소자의 TEM 사진을 나타내고, 도16b는 전도성 유기물층으로 PVK를 사용하고 TiO2 베리어에 의하여 감싸여진 Au 나노 크리스탈을 포함하는 비휘발성 메모리 소자의 TEM 사진을 나타낸다.
도16a 및 도16b를 참조하면, Au 나노 크리스탈이 베리어 물질(Al2O3 또는 TiO2)에 의하여 감싸여져 상호 분리되는 것을 알 수 있다.
도17a 및 도17b는 전도성 유기물층으로 PVK를 사용하고 Al2O3 베리어에 의해 감싸여진 Au 나노 크리스탈을 포함하는 비휘발성 메모리 소자의 에너지 밴드를 나타내는 도면 및 전도성 유기물층으로 PVK를 사용하고 TiO2 베리어에 의해 감싸여진 Au 나노 크리스탈을 포함하는 비휘발성 메모리 소자의 에너지 밴드를 나타내는 도면을 각각 나타낸다.
본 도17a 및 도17b는 전술한 도14a 및 도14b의 에너지 밴드를 나타내는 도면과 거의 유사한 것을 알 수 있다. 즉, Au 나노 크리스탈 및 이를 감싸는 비결정성의 베리어(Al2O3 또는 TiO2)를 포함하는 나노 크리스탈층과 전도성 유기물층인 PVK 간의 에너지 레벨 차에 의해 Au 나노 크리스탈에 전자가 충전되며, 그에 따라 소자의 전류 또는 저항 상태와 동작 특성 역시 전술한 도1 내지 도14의 비휘발성 메모리 소자와 유사할 것으로 예상된다.
도18a 내지 도18c 는 본 발명의 또다른 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 도면이다. 특히, 본 공정을 이용하면 폴리머층 형성 및 베리어에 의하여 감싸여진 나노 크리스탈 형성이 한번에 수행된다는 점에서 도1 내지 도14 및 도15 내지 도17에서 설명한 것과 차이가 있다. 또한, 폴리머층 내에 구비되며 베리어에 의하여 감싸여진 나노 크리스탈이 각각 분리되어 존재한다는 점에서, 도1 내지 도14 및 도15 내지 도17에서 설명한 것 즉, 나노 크리스탈을 감싸는 베리어가 상호 연결되어 나노 크리스탈층을 이루는 것과 차이가 있다.
도18a을 참조하면, 기판(31) 상에 하부 전극(32)을 형성한다. 이때, 하부 전극(32)을 이루는 물질 및 그 형성 방법 등은 도2a의 하부 전극(12) 형성 과정에서 전술한 바와 같다.
도18b를 참조하면, 하부 전극(32)을 포함하는 기판(31) 상에 자신의 내부에 분산된 복수개의 나노 크리스탈(33a)을 포함하는 폴리머층(34)을 형성한다. 이때, 나노 크리스탈(33a) 각각은 베리어(33b)에 의하여 감싸여져 있다. 이와 같이 베리어(33b)에 의하여 감싸여진 나노 크리스탈(33a)이 분산된 폴리머층(34)의 형성 방법에 대하여는 후술하기로 한다(도19 참조).
도18c를 참조하면, 폴리머층(34)을 포함하는 기판(31) 상에 상부 전극(35)을 형성한다. 상부 전극(35)을 이루는 물질 및 그 형성 방법 등은 도2f의 상부 전극(17) 형성 과정에서 전술한 바와 같다.
도19는 도18b의 폴리머층 형성 방법을 좀더 구체적으로 설명하기 위한 도면이다. 특히, 본 도면에서는 일례로서 CB를 베리어로 갖는 Au 나노 크리스탈이 분산된 폴리머층을 형성하기로 한다.
우선, 베리어(33b)에 의하여 감싸여진 나노 크리스탈(33a)을 합성하기 위하여 본 도면의 (a) 내지 (e)의 과정을 수행한다.
즉, (a)에 도시된 바와 같이, 금속염으로 HAuCl4를 수성 용매 중 순수(DI water)에 용해시켜 금속염의 수용액을 제조한다. 이때, 상기 금속염의 수용액 내에 서 금속염은 H+ 및 AuCl4 - 로 이온화되어 Au 소스로 작용한다. 또한, TOAB(tetraoctylammonium)를 비수성 용매 중 톨루엔(toluene)에 용해시켜 이온화된 TOAB를 포함하는 톨루엔 용액을 제조한다. 이때, 이온화된 TOAB는 후속 공정에서 금속 함유 이온인 상기 AuCl4 -를 톨루엔 용액 내로 이동시키는 상전이(phase transfer) 촉매 역할을 한다.
이어서, (b)에 도시된 바와 같이, 상기 금속염의 수용액과 TOAB가 용해된 톨루엔 용액을 교반시키면 금속 함유 이온인 AuCl4 -가 톨루엔 용액으로 이동한다. 이때, 교반은 500rpm 이상의 속도로 수행되는 것이 바람직하다.
이 상태의 톨루엔 용액에 후속 Au 나노 크리스탈의 분산을 균일하게 만들어주는 분산 안정화제(stabilizer)로서 CB(carbazole terminated thiol)를 첨가하여 교반을 진행한다. 이때, 교반은 상온에서 5 내지 20분 정도 진행되는 것이 바람직하다. 분산 안정화제인 CB의 분자식(molecular formula)은 C23H31NS이며 그 화학명은 11-Carbazolyl dodecane thiol이다.
이어서, (c)에 도시된 바와 같이, (b)의 CB가 첨가된 톨루엔 용액에 AuCl4 -를 환원시키기 위한 환원제로서 NaBH4(sodium brohydride)를 첨가하여 교반을 진행한다. 이때, 교반은 500rpm 이상의 속도로 상온에서 3 내지 10 시간 동안 진행되는 것이 바람직하다.
그 결과, (d)에 도시된 바와 같이, 톨루엔 용액 내에는 Au 나노 크리스탈과 CB의 결합 물질이 형성된다. 이때, CB는 Au 나노 크리스탈을 감싸는 형태로 형성되므로, 분산 안정화제의 역할을 할 뿐 아니라 전술한 베리어 물질들과 동일하게 전자의 터널링 베리어로도 작용하게 된다.
이어서, (e)에 도시된 바와 같이, 톨루엔 용매를 증발시켜 Au 나노 크리스탈과 CB의 결합 물질을 잔류시킨다. 이 증발은 로터리 증발기(rotary evaporator)에서 -1Bar 이하의 상대적으로 저압의 조건으로 수행되는 것이 바람직하다.
이어서, (f)에 도시된 바와 같이, Au 나노 크리스탈과 CB의 결합 물질을 클로로포름(chloroform)에 용해시키는데 이는 폴리머와의 혼합을 위한 것이다. 이 클로로포름 용액에 폴리머로 PVK를 혼합시킨다.
최종적으로, (g)에 도시된 바와 같이, CB에 의하여 감싸여진 Au 나노 크리스탈과 폴리머가 혼합된 최종 용액이 생성된다. 이 용액이 기판 상에 스핀 코팅되면 상기의 도18b에 도시된 폴리머층(34)의 구조가 형성된다. 본 일례에서는, 폴리머층(34) 내에 분산된 나노 크리스탈(33a)이 Au이고 이를 감싸는 베리어(33b)가 CB가 될 것이다.
도18 및 도19에서 설명된 방식을 이용하는 경우에도 균일한 사이즈 및 분포를 갖는 나노 크리스탈 형성이 가능하며, 특히 스핀 코팅에 의하여 나노 크리스탈을 포함하는 폴리머층을 한번에 형성할 수 있다는 점에서 공정 과정이 간단하고 양산 가능성이 높다는 장점이 있다.
도20은 도18 및 도19에서 설명된 방법을 이용하여 형성된 비휘발성 메모리 소자의 단면 TEM 사진을 나타낸 것이다.
도20을 참조하면, Au 나노 크리스탈이 PVK 폴리머층 내에 상호 분리되어 분산되어 있음을 알 수 있다.
도21은 CB 베리어에 의해 감싸여진 Au 나노 크리스탈이 분산된 PVK 폴리머층을 포함하는 비휘발성 메모리 소자의 에너지 밴드를 나타내는 도면이다.
본 도면은 전술한 도14a 및 도14b의 에너지 밴드를 나타내는 도면과 거의 유사한 것을 알 수 있다. 즉, CB 베리어에 의하여 감싸여진 Au 나노 크리스탈과 전도성 유기물층인 PVK 간의 에너지 레벨 차에 의해 Au 나노 크리스탈에 전자가 충전되며, 그에 따라 소자의 전류 또는 저항 상태와 동작 특성 역시 전술한 도1 내지 도14의 비휘발성 메모리 소자와 유사할 것으로 예상된다.
도22는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 블록 다이어그램이다.
도22를 참조하면, 본 발명에 따른 비휘발성 메모리 소자는 메모리 셀(220)과, 구동 회로부(240), 및 제어부(260)을 포함한다.
통상적으로 메모리 소자는 복수의 셀이 어레이된 셀 어레이와, 메모리 셀로부터 데이터를 읽거나, 메모리 셀에 데이터를 쓰기 위한 동작 등을 수행하는 주변회로를 구비하게 된다. 본 발명에 따른 비휘발성 메모리 소자 역시 이와 유사한 구조를 갖는 바, 메모리 셀(220)은 셀 어레이 내에 구성되고, 구동회로부(240) 및 제어부(260)은 주변회로에 구성된다.
구체적으로, 메모리 셀(220)은 앞서 도1a를 통해 설명한 바와 같은 구조를 갖는다. 즉, 메모리 셀(220)은 하부전극(12) 및 상부전극(17)과, 하부전극 및 상부전극 사이에 구비되는 전도성 유기물층(13, 16)과, 전도성 유기물층 내에 구비되면서 비결정성 베리어(15b)에 의하여 감싸여진 복수개의 나노크리스탈(15a)을 포함하는 나노 크리스탈층(15)을 포함한다. 또한, 메모리 셀(220)은 도1b를 통해 설명된 바와 같이, 수직적으로 적층된 제1 셀(1C)과 제2 셀(2C)을 포함할 수 있다.
또한, 메모리 셀(220)은 전술한 도18C와 같은 구조일 수 있다. 즉, 메모리 셀(220)은 하부 및 상부 전극(32, 35)과, 하부 및 상부 전극 사이에 구비되면서 비결정성 베리어(33b)에 의하여 감싸여진 복수개의 나노 크리스탈(33a)이 분산된 폴리머층(34)을 포함할 수 있다. 마찬가지로 이러한 셀이 복수개 수직적으로 적층된 구조로 메모리 셀(220)이 구성될 수 있다.
구동회로부(240)는 소자의 동작을 위해 메모리 셀(220)을 구동한다. 구동회로부(240)는 메모리 셀(220)의 하부 및 상부전극에 다양한 입력 전압을 인가하며, 이 입력 전압에 따라 메모리 셀(220)은 고저항 상태, 저저항 상태 또는 부저항 상태를 갖는다. 또한, 메모리 셀(220)은 입력 전압에 따라 읽기 동작시 멀티 레벨 출력 전류를 갖는다.
앞서 도6 및 도7을 통해, 프로그램(제1 및 제2 프로그램), 읽기, 및 소거 동작에 대해 자세히 설명되었는 바, 구동회로부(240)는 이와 같은 각 동작을 위한 바이어스 공급을 수행한다. 또한, 읽기 구동시 메모리 셀(220)의 출력 전류 또는 저항 상태에 따라서 멀티 레벨의 데이터 값을 얻을 수 있도록 구성된다.
제어부(260)은 소자의 동작 모드에 따라 메모리 셀(220)과 구동회로부(240)을 제어한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1a는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 단면도이고, 도1b는 본 발명의 일실시예의 변형예에 따른 비휘발성 메모리 소자의 단면도.
도2a 내지 도2f는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 도면.
도3은 도2c 및 도2d의 나노 크리스탈층 형성 방법의 개념을 설명하기 위한 단면도.
도4a 내지 도4d는 도2 및 도3에서 설명된 방법을 이용하여 형성된 Al 나노 크리스탈층을 포함하는 비휘발성 메모리 소자의 단면 TEM 사진 및 격자(lattice) 사진이고, 도4e 및 도4f는 이에 대한 XPS 분석 결과 그래프 및 AES 분석 결과 그래프.
도5a 및 도5b는 도2 및 도3에서 설명된 방법을 이용하여 형성된 Ni 나노 크리스탈층을 포함하는 비휘발성 메모리 소자의 단면 TEM 사진 및 격자(lattice) 사진이고, 도5c 및 도5d는 이에 대한 XPS 분석 결과 그래프 및 AES 분석 결과 그래프.
도6a는 본 발명의 일실시예에 따른 전도성 유기물층으로 α-NPD를 사용하고 Al 나노 크리스탈층을 갖는 비휘발성 메모리 소자의 전압 전류 특성 그래프이고, 도6b는 전도성 유기물층으로 AIDCN를 사용하고 Al 나노 크리스탈층을 갖는 비휘발성 메모리 소자의 전압 전류 특성 그래프이고, 도6c는 전도성 유기물층으로 Alq3를 사용하고 Al 나노 크리스탈층을 갖는 비휘발성 메모리 소자의 전압 전류 특성 그래프이고, 도6d는 전도성 유기물층으로 Alq3를 사용하고 Ni 나노 크리스탈층을 갖는 비휘발성 메모리 소자의 전압 전류 특성 그래프.
도7은 도6a의 전압 전류 특성이 나타나는 메카니즘을 설명하기 위한 도면.
도8a 및 도8b는 전도성 유기물층으로 Alq3를 사용하고 Al 나노 크리스탈층을 갖는 셀이 2개 적층된 경우의 비휘발성 메모리 소자의 전압 전류 특성 그래프.
도9a 및 도9b는 전도성 유기물층으로 Alq3를 사용하고 Ni 나노 크리스탈층을 갖는 셀이 2개 적층된 경우의 비휘발성 메모리 소자의 전압 전류 특성 그래프.
도10a는 전도성 유기물층으로 α-NPD를 사용하고 Al 나노 크리스탈층을 갖는 비휘발성 메모리 소자의 보유력 테스트 결과를 나타낸 그래프이고, 도10b는 전도성 유기물층으로 AIDCN를 사용하고 Al 나노 크리스탈층을 갖는 비휘발성 메모리 소자의 보유력 테스트 결과를 나타낸 그래프이고, 도10c는 전도성 유기물층으로 Alq3를 사용하고 Al 나노 크리스탈층을 갖는 비휘발성 메모리 소자의 보유력 테스트 결과를 나타낸 그래프이고, 도10d는 전도성 유기물층으로 Alq3를 사용하고 Ni 나노 크리스탈층을 갖는 비휘발성 메모리 소자의 보유력 및 내구성 테스트 결과를 나타낸 그래프.
도11a 및 도11b는 전도성 유기물층으로 Alq3를 사용하고 Al 나노 크리스탈층을 갖는 셀이 2개 적층된 경우의 비휘발성 메모리 소자의 보유력 및/또는 내구성 테스트 결과를 나타낸 그래프.
도12a 및 도12b는 전도성 유기물층으로 Alq3를 사용하고 Ni 나노 크리스탈층을 갖는 셀이 2개 적층된 경우의 비휘발성 메모리 소자의 보유력 및/또는 내구성 테스트 결과를 나타낸 그래프.
도13은 펄스 신호 인가에 따른 소자의 동작 특성을 나타내는 일실시예 그래프.
도14a는 전도성 유기물층으로 Alq3를 사용하고 Al 나노 크리스탈층을 포함하는 비휘발성 메모리 소자의 에너지 밴드를 나타내는 도면이고, 도14b는 전도성 유기물층으로 Alq3를 사용하고 Ni 나노 크리스탈층을 포함하는 비휘발성 메모리 소자의 에너지 밴드를 나타내는 도면.
도15a 내지 도15h는 본 발명의 또다른 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 도면.
도16a 및 도16b는 상기 도15에서 설명된 방법을 이용하여 형성된 비휘발성 메모리 소자의 단면 TEM 사진.
도17a 및 도17b는 전도성 유기물층으로 PVK를 사용하고 Al2O3 베리어에 의해 감싸여진 Au 나노 크리스탈을 포함하는 비휘발성 메모리 소자의 에너지 밴드를 나타내는 도면 및 전도성 유기물층으로 PVK를 사용하고 TiO2 베리어에 의해 감싸여진 Au 나노 크리스탈을 포함하는 비휘발성 메모리 소자의 에너지 밴드를 나타내는 도 면,
도18a 내지 도18c는 본 발명의 또다른 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 도면.
도19는 도18b의 폴리머층 형성 방법을 좀더 구체적으로 설명하기 위한 도면.
도20은 도18 및 도19에서 설명된 방법을 이용하여 형성된 비휘발성 메모리 소자의 단면 TEM 사진.
도21은 CB 베리어에 의해 감싸여진 Au 나노 크리스탈이 분산된 PVK 폴리머층을 포함하는 비휘발성 메모리 소자의 에너지 밴드를 나타내는 도면.
도22는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 블록 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판 12 : 하부 전극
13,16 : 전도성 유기물층 15 : 나노 크리스탈층
17 : 상부 전극

Claims (104)

  1. 기판 상의 제1 및 제2 전극,
    상기 제1 및 제2 전극 사이에 구비되는 전도성 유기물층, 및
    상기 전도성 유기물층 내에 구비되면서, 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈을 포함하는 나노 크리스탈층을 포함하는 단위 셀; 및
    상기 단위 셀이 적어도 3가지 레벨의 출력 전류 중 어느 하나의 출력 전류 레벨을 갖도록 상기 제1 및 제2 전극 양단을 다양한 입력 전압으로 구동하는 구동 수단
    을 포함하는 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    상기 나노 크리스탈층은,
    산화 가능한 제1 금속층 증착 및 제1 금속층의 플라즈마 산화에 의하여 형성되어, 상기 나노 크리스탈은 상기 제1 금속으로 이루어지고 상기 비결정성 베리어는 상기 제1 금속의 산화물로 이루어지는
    비휘발성 메모리 소자.
  3. 제1항에 있어서,
    상기 나노 크리스탈층은,
    상기 전도성 유기물층 내의 상기 비결정성 베리어를 이루는 소정 물질층 및 상기 소정 물질층 사이의 제2 금속층이 구비된 구조에 대한 큐어링으로 형성되어, 상기 나노 크리스탈은 상기 제2 금속으로 이루어지고 상기 비결정성 베리어는 상기 소정 물질로 이루어지는
    비휘발성 메모리 소자.
  4. 제1항에 있어서,
    상기 나노 크리스탈층은,
    Al, Mg, Ti, Zn, Fe, Ni, Sn, Pb, Cu 또는 이들의 합금 중 선택되는 금속으로 이루어지는 상기 나노 크리스탈과, 상기 선택되는 금속의 산화물로 이루어지는 상기 비결정성 베리어를 포함하는
    비휘발성 메모리 소자.
  5. 제1항에 있어서,
    상기 나노 크리스탈은 Al로 이루어지고, 상기 비결정성 베리어는 AlxOy로 이 루어지는
    비휘발성 메모리 소자.
  6. 제1항에 있어서,
    상기 나노 크리스탈은 Ni로 이루어지고, 상기 비결정성 베리어는 NixOy로 이루어지는
    비휘발성 메모리 소자.
  7. 제1항에 있어서,
    상기 나노 크리스탈은 Au로 이루어지는
    비휘발성 메모리 소자.
  8. 제7항에 있어서,
    상기 비결정성 베리어는 Al2O3 또는 TiO2로 이루어지는
    비휘발성 메모리 소자.
  9. 제1항, 제2항, 제4항, 제5항 또는 제6항 중 어느 한 항에 있어서,
    상기 전도성 유기물층은,
    Alq3, α-NPD 또는 AIDCN으로 이루어지는
    비휘발성 메모리 소자.
  10. 제1항, 제3항, 제7항 또는 제8항 중 어느 한 항에 있어서,
    상기 전도성 유기물층은,
    폴리머로 이루어지는
    비휘발성 메모리 소자.
  11. 제10항에 있어서,
    상기 폴리머는, PVK인
    비휘발성 메모리 소자.
  12. 제1항에 있어서,
    상기 입력 전압은 문턱 전압에서부터 최대 전류 전압 사이 영역의 제1 데이터 전압과, 상기 최대 전류 전압보다 큰 값을 갖고 입력 전압의 증가시 전류량이 감소하는 부저항 영역의 제2 데이터 전압을 포함하는
    비휘발성 메모리 소자.
  13. 제12항에 있어서,
    상기 제1 데이터 전압의 인가시, 상기 단위 셀은 최대 출력 전류를 갖고,
    상기 제2 데이터 전압의 인가시, 인가되는 상기 제2 데이터 전압의 전압 레벨에 따라 상기 단위 셀은 상기 최대 출력 전류보다 낮은 하나 또는 복수 레벨의 출력 전류를 갖는
    비휘발성 메모리 소자.
  14. 제13항에 있어서,
    상기 구동수단은 상기 제2 데이터 전압보다 더 높은 전압 레벨을 인가하여 상기 단위 셀에 저장된 데이터를 소거하는
    비휘발성 메모리 소자.
  15. 제14항에 있어서,
    상기 단위 셀은 최초 또는 상기 소거 동작 후 최저 출력 전류를 갖는
    비휘발성 메모리 소자.
  16. 제12항에 있어서,
    상기 구동수단은 상기 문턱 전압보다 더 낮은 전압 레벨을 인가하여 상기 단위 셀에 저장된 데이터를 읽기하는
    비휘발성 메모리 소자.
  17. 기판 상의 제1 및 제2 전극,
    상기 제1 및 제2 전극 사이에 구비되는 전도성 유기물층, 및
    상기 전도성 유기물층 내에 구비되면서, 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈을 포함하는 나노 크리스탈층을 포함하는 단위 셀; 및
    상기 단위 셀이 고저항 상태, 저저항 상태 또는 부저항 상태 중 어느 한 상태를 갖도록, 상기 제1 및 제2 전극 양단을 다양한 입력 전압으로 구동하는 구동수단
    을 포함하는 비휘발성 메모리 소자.
  18. 제17항에 있어서,
    상기 나노 크리스탈층은,
    산화 가능한 제1 금속층 증착 및 제1 금속층의 플라즈마 산화에 의하여 형성되어, 상기 나노 크리스탈은 상기 제1 금속으로 이루어지고 상기 비결정성 베리어는 상기 제1 금속의 산화물로 이루어지는
    비휘발성 메모리 소자.
  19. 제17항에 있어서,
    상기 나노 크리스탈층은,
    상기 전도성 유기물층 내의 상기 비결정성 베리어를 이루는 소정 물질층 및 상기 소정 물질층 사이의 제2 금속층이 구비된 구조에 대한 큐어링으로 형성되어, 상기 나노 크리스탈은 상기 제2 금속으로 이루어지고 상기 비결정성 베리어는 상기 소정 물질로 이루어지는
    비휘발성 메모리 소자.
  20. 제17항에 있어서,
    상기 나노 크리스탈층은,
    Al, Mg, Ti, Zn, Fe, Ni, Sn, Pb, Cu 또는 이들의 합금 중 선택되는 금속으로 이루어지는 상기 나노 크리스탈과, 상기 선택되는 금속의 산화물로 이루어지는 상기 비결정성 베리어를 포함하는
    비휘발성 메모리 소자.
  21. 제17항에 있어서,
    상기 나노 크리스탈은 Al로 이루어지고, 상기 비결정성 베리어는 AlxOy로 이루어지는
    비휘발성 메모리 소자.
  22. 제17항에 있어서,
    상기 나노 크리스탈은 Ni로 이루어지고, 상기 비결정성 베리어는 NixOy로 이루어지는
    비휘발성 메모리 소자.
  23. 제17항에 있어서,
    상기 나노 크리스탈은 Au로 이루어지는
    비휘발성 메모리 소자.
  24. 제23항에 있어서,
    상기 비결정성 베리어는 Al2O3 또는 TiO2로 이루어지는
    비휘발성 메모리 소자.
  25. 제17항, 제18항, 제20항, 제21항 또는 제22항 중 어느 한 항에 있어서,
    상기 전도성 유기물층은,
    Alq3, α-NPD 또는 AIDCN으로 이루어지는
    비휘발성 메모리 소자.
  26. 제17항, 제19항, 제23항 또는 제24항 중 어느 한 항에 있어서,
    상기 전도성 유기물층은,
    폴리머로 이루어지는
    비휘발성 메모리 소자.
  27. 제26항에 있어서,
    상기 폴리머는, PVK인
    비휘발성 메모리 소자.
  28. 제17항에 있어서,
    상기 입력 전압이 제1 전압 범위인 경우, 상기 단위 셀은 상기 고저항 상태를 갖고,
    상기 입력 전압이 상기 제1 전압 범위보다 높은 제2 전압 범위인 경우, 상기 단위 셀은 상기 저저항 상태를 갖고,
    상기 입력 전압이 상기 제2 전압 범위보다 높은 제3 전압 범위인 경우, 상기 단위 셀은 상기 부저항 상태를 갖는
    비휘발성 메모리 소자.
  29. 제28항에 있어서,
    상기 입력 전압이 상기 제3 전압 범위보다 높은 제4 전압 범위에서, 상기 단위 셀은 상기 저저항 상태 또는 상기 부저항 상태에서 상기 고저항 상태로 변환되는
    비휘발성 메모리 소자.
  30. 제17항에 있어서,
    상기 단위 셀은 상기 고저항 상태에서 가장 낮은 제1 출력 전류를 갖고, 상기 저저항 상태에서 가장 높은 제2 출력 전류를 갖고, 상기 부저항 상태에서 상기 제1 출력 전류와 상기 제2 출력 전류 사이의 제3 출력 전류를 갖는
    비휘발성 메모리 소자.
  31. 제28항에 있어서,
    상기 부저항 상태는 상기 입력 전압의 레벨에 따라 저항값이 달라지는 복수의 상태를 갖는
    비휘발성 메모리 소자.
  32. 기판 상의 제1 및 제2 전극;
    상기 제1 및 제2 전극 사이에 구비되는 전도성 유기물층; 및
    상기 전도성 유기물층 내에 구비되면서, 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈을 포함하는 나노 크리스탈층
    을 포함하고,
    상기 제1 및 제2 전극 양단에 인가되는 입력 전압이 제1 전압 범위인 경우 입력 데이터를 읽는 읽기 동작이 수행되고,
    상기 입력 전압이 상기 제1 전압 범위보다 높은 제2 전압 범위인 경우 제1 입력 데이터를 쓰는 동작이 수행되고,
    상기 입력 전압이 상기 제2 전압 범위보다 높은 제3 전압 범위인 경우 제2 입력 데이터를 쓰는 동작이 수행되고,
    상기 입력 전압이 상기 제3 전압 범위보다 높은 제4 전압 범위인 경우 상기 제1 또는 제2 입력 데이터를 제거하는 소거 동작이 수행되는
    비휘발성 메모리 소자.
  33. 제32항에 있어서,
    상기 나노 크리스탈층은,
    산화 가능한 제1 금속층 증착 및 제1 금속층의 플라즈마 산화에 의하여 형성되어, 상기 나노 크리스탈은 상기 제1 금속으로 이루어지고 상기 비결정성 베리어는 상기 제1 금속의 산화물로 이루어지는
    비휘발성 메모리 소자.
  34. 제32항에 있어서,
    상기 나노 크리스탈층은,
    상기 전도성 유기물층 내의 상기 비결정성 베리어를 이루는 소정 물질층 및 상기 소정 물질층 사이의 제2 금속층이 구비된 구조에 대한 큐어링으로 형성되어, 상기 나노 크리스탈은 상기 제2 금속으로 이루어지고 상기 비결정성 베리어는 상기 소정 물질로 이루어지는
    비휘발성 메모리 소자.
  35. 제32항에 있어서,
    상기 나노 크리스탈층은,
    Al, Mg, Ti, Zn, Fe, Ni, Sn, Pb, Cu 또는 이들의 합금 중 선택되는 금속으로 이루어지는 상기 나노 크리스탈과, 상기 선택되는 금속의 산화물로 이루어지는 상기 비결정성 베리어를 포함하는
    비휘발성 메모리 소자.
  36. 제32항에 있어서,
    상기 나노 크리스탈은 Al로 이루어지고, 상기 비결정성 베리어는 AlxOy로 이 루어지는
    비휘발성 메모리 소자.
  37. 제32항에 있어서,
    상기 나노 크리스탈은 Ni로 이루어지고, 상기 비결정성 베리어는 NixOy로 이루어지는
    비휘발성 메모리 소자.
  38. 제32항에 있어서,
    상기 나노 크리스탈은 Au로 이루어지는
    비휘발성 메모리 소자.
  39. 제38항에 있어서,
    상기 비결정성 베리어는 Al2O3 또는 TiO2로 이루어지는
    비휘발성 메모리 소자.
  40. 제32항, 제33항, 제35항, 제36항 또는 제37항 중 어느 한 항에 있어서,
    상기 전도성 유기물층은,
    Alq3, α-NPD 또는 AIDCN으로 이루어지는
    비휘발성 메모리 소자.
  41. 제32항, 제34항, 제38항 또는 제39항 중 어느 한 항에 있어서,
    상기 전도성 유기물층은,
    폴리머로 이루어지는
    비휘발성 메모리 소자.
  42. 제41항에 있어서,
    상기 폴리머는, PVK인
    비휘발성 메모리 소자.
  43. 제32항에 있어서,
    상기 제1 입력 데이터가 쓰여진 경우, 상기 읽기 동작시 최대 전류가 출력되고,
    데이터가 소거된 경우 상기 읽기 동작시 최소 전류가 출력되고,
    상기 제2 입력 데이터가 쓰여진 경우, 상기 읽기 동작시 상기 제3 전압 범위내에서 인가되는 전압 레벨에 따라 상기 최대 전류와 상기 최소 전류 사이에서 다양한 레벨의 전류를 출력하는
    비휘발성 메모리 소자.
  44. 제32항에 있어서,
    상기 제1 전압 범위는 0.1V에서 문턱 전압 사이의 전압 범위를 갖고,
    상기 제2 전압 범위는 상기 문턱 전압에서 최대 전류 전압 사이의 전압 범위를 갖고,
    상기 제3 전압 범위는 상기 최대 전류 전압에서 전압 증가시 전류가 감소하는 부저항 영역의 전압 범위를 갖고,
    상기 제4 전압 범위는 상기 부저항 영역의 전압보다 큰 전압 범위를 갖는
    비휘발성 메모리 소자.
  45. 기판 상의 제1 및 제2 전극;
    상기 제1 및 제2 전극 사이에 구비되는 제1 전도성 유기물층; 및
    상기 제1 전도성 유기물층 내에 구비되면서, 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈을 포함하는 제1 나노 크리스탈층
    을 포함하는 제1 셀과,
    상기 제2 전극 및 제3 전극;
    상기 제2 및 제3 전극 사이에 구비되는 제2 전도성 유기물층; 및
    상기 제2 전도성 유기물층 내에 구비되면서, 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈을 포함하는 제2 나노 크리스탈층
    을 포함하는 제2 셀을 포함하고,
    상기 제1 셀 및 상기 제2 셀은 수직으로 적층되는
    비휘발성 메모리 소자.
  46. 제45항에 있어서,
    상기 제1 셀 또는 상기 제2 셀은 각각, 상기 제1 및 제2 전극 양단 또는 상기 제2 및 제3 전극 양단에 인가되는 입력 전압에 따라 읽기 동작시 멀티 레벨의 출력 전류를 갖는
    비휘발성 메모리 소자.
  47. 제45항에 있어서,
    상기 제1 셀 또는 상기 제2 셀은 각각, 상기 제1 및 제2 전극 양단 또는 상기 제2 및 제3 전극 양단에 인가되는 입력 전압에 따라 고저항 상태, 저저항 상태 또는 부저항 상태를 갖는
    비휘발성 메모리 소자.
  48. 제45항에 있어서,
    상기 제1 셀 또는 상기 제2 셀은 각각, 상기 제1 및 제2 전극 양단 또는 상기 제2 및 제3 전극 양단에 인가되는 입력 전압이 제1 전압 범위인 경우 입력 데이터를 읽는 읽기 동작이 수행되고, 상기 입력 전압이 상기 제1 전압 범위보다 높은 제2 전압 범위인 경우 제1 입력 데이터를 쓰는 동작이 수행되고, 상기 입력 전압이 상기 제2 전압 범위보다 높은 제3 전압 범위인 경우 제2 입력 데이터를 쓰는 동작이 수행되고, 상기 입력 전압이 상기 제3 전압 범위보다 높은 제4 전압 범위인 경우 상기 제1 또는 제2 입력 데이터를 제거하는 소거 동작이 수행되는
    비휘발성 메모리 소자.
  49. 기판 상의 하부 및 상부 전극; 및
    상기 하부 및 상부 전극 사이에 구비되면서, 비결정성 베리어에 의하여 감싸 여진 복수개의 나노 크리스탈이 분산된 폴리머층
    을 포함하는 비휘발성 메모리 소자.
  50. 제49항에 있어서,
    상기 나노 크리스탈은 금속으로 이루어지는
    비휘발성 메모리 소자.
  51. 제50항에 있어서,
    상기 나노 크리스탈은 Au로 이루어지는
    비휘발성 메모리 소자.
  52. 제49항에 있어서,
    상기 비결정성 베리어는 CB(carbazole terminated thiol)로 이루어지는
    비휘발성 메모리 소자.
  53. 제49항에 있어서,
    상기 폴리머층은, PVK로 이루어지는
    비휘발성 메모리 소자.
  54. 제49항에 있어서,
    상기 하부 및 상부 전극 양단에 인가되는 입력 전압에 따라 읽기 동작시 멀티 레벨의 출력 전류를 갖는
    비휘발성 메모리 소자.
  55. 제49항에 있어서,
    상기 하부 및 상부 전극 양단에 인가되는 입력 전압에 따라 고저항 상태, 저저항 상태 또는 부저항 상태를 갖는
    비휘발성 메모리 소자.
  56. 제49항에 있어서,
    상기 하부 및 상부 전극 양단에 인가되는 입력 전압이 제1 전압 범위인 경우 입력 데이터를 읽는 읽기 동작이 수행되고, 상기 입력 전압이 상기 제1 전압 범위보다 높은 제2 전압 범위인 경우 제1 입력 데이터를 쓰는 동작이 수행되고, 상기 입력 전압이 상기 제2 전압 범위보다 높은 제3 전압 범위인 경우 제2 입력 데이터를 쓰는 동작이 수행되고, 상기 입력 전압이 상기 제3 전압 범위보다 높은 제4 전압 범위인 경우 상기 제1 또는 제2 입력 데이터를 제거하는 소거 동작이 수행되는
    비휘발성 메모리 소자.
  57. 기판 상의 제1 및 제2 전극; 및
    상기 제1 및 제2 전극 사이에 구비되면서, 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈이 분산된 제1 폴리머층
    을 포함하는 제1 셀과,
    상기 제2 전극 및 제3 전극; 및
    상기 제2 및 제3 전극 사이에 구비되면서, 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈이 분산된 제2 폴리머층
    을 포함하는 제2 셀을 포함하고,
    상기 제1 셀 및 상기 제2 셀은 수직으로 적층되는
    비휘발성 메모리 소자.
  58. 제57항에 있어서,
    상기 제1 셀 또는 상기 제2 셀은 각각, 상기 제1 및 제2 전극 양단 또는 상 기 제2 및 제3 전극 양단에 인가되는 입력 전압에 따라 읽기 동작시 멀티 레벨의 출력 전류를 갖는
    비휘발성 메모리 소자.
  59. 제57항에 있어서,
    상기 제1 셀 또는 상기 제2 셀은 각각, 상기 제1 및 제2 전극 양단 또는 상기 제2 및 제3 전극 양단에 인가되는 입력 전압에 따라 고저항 상태, 저저항 상태 또는 부저항 상태를 갖는
    비휘발성 메모리 소자.
  60. 제57항에 있어서,
    상기 제1 셀 또는 상기 제2 셀은 각각, 상기 제1 및 제2 전극 양단 또는 상기 제2 및 제3 전극 양단에 인가되는 입력 전압이 제1 전압 범위인 경우 입력 데이터를 읽는 읽기 동작이 수행되고, 상기 입력 전압이 상기 제1 전압 범위보다 높은 제2 전압 범위인 경우 제1 입력 데이터를 쓰는 동작이 수행되고, 상기 입력 전압이 상기 제2 전압 범위보다 높은 제3 전압 범위인 경우 제2 입력 데이터를 쓰는 동작이 수행되고, 상기 입력 전압이 상기 제3 전압 범위보다 높은 제4 전압 범위인 경우 상기 제1 또는 제2 입력 데이터를 제거하는 소거 동작이 수행되는
    비휘발성 메모리 소자.
  61. 기판 상에 제1 전극을 형성하는 단계,
    상기 제1 전극을 포함하는 상기 기판 상에 제1 전도성 유기물층을 형성하는 단계,
    상기 제1 전도성 유기물층 상에 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈을 포함하는 제1 나노 크리스탈층을 형성하는 단계,
    상기 제1 나노 크리스탈층을 포함하는 상기 제1 전도성 유기물층 상에 제2 전도성 유기물층을 형성하는 단계, 및
    상기 제2 전도성 유기물층을 포함하는 기판 상에 제2 전극을 형성하는 단계를 포함하여 제1 셀을 형성하는 단계; 및
    상기 제2 전극을 포함하는 상기 기판 상에 제3 전도성 유기물층을 형성하는 단계,
    상기 제3 전도성 유기물층 상에 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈을 포함하는 제2 나노 크리스탈층을 형성하는 단계,
    상기 제2 나노 크리스탈층을 포함하는 상기 제3 전도성 유기물층 상에 제4 전도성 유기물층을 형성하는 단계, 및
    상기 제4 전도성 유기물층을 포함하는 기판 상에 제3 전극을 형성하는 단계를 포함하여 제2 셀을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조 방법.
  62. 제61항에 있어서,
    상기 제1 또는 제2 나노 크리스탈층 형성 단계는,
    산화 가능한 제1 금속층을 증착하는 단계; 및
    상기 제1 금속층을 플라즈마 산화시키는 단계를 포함하여,
    상기 나노 크리스탈은 상기 제1 금속으로 이루어지고 상기 비결정성 베리어는 상기 제1 금속의 산화물로 이루어지는
    비휘발성 메모리 소자의 제조 방법.
  63. 제62항에 있어서,
    상기 제1 금속층 증착 단계는,
    10-6 내지 10-3 Pa의 압력과 800 내지 1500도의 온도에서 0.1 내지 7.0Å/s의 증착률로 상기 제1 금속 물질을 증발시켜 수행되는
    비휘발성 메모리 소자의 제조 방법.
  64. 제63항에 있어서,
    상기 제1 금속층 증착 단계는,
    1.0 내지 5.0Å/s의 증착률로 Al을 증발시켜 수행되는
    비휘발성 메모리 소자의 제조 방법.
  65. 제63항에 있어서,
    상기 제1 금속층 증착 단계는,
    0.1 내지 1.0Å/s의 증착률로 Ni을 증발시켜 수행되는
    비휘발성 메모리 소자의 제조 방법.
  66. 제62항에 있어서,
    상기 플라즈마 산화 단계는,
    50 내지 300W의 RF 파워와 100 내지 200V의 AC 바이어스와 0.5 내지 3.0Pa의 압력이 인가된 상태에서 O2 가스를 주입하여 50 내지 500초 동안 수행되는
    비휘발성 메모리 소자의 제조 방법.
  67. 제61항에 있어서,
    상기 제1 또는 제2 나노 크리스탈층은,
    Al, Mg, Ti, Zn, Fe, Ni, Sn, Pb, Cu 또는 이들의 합금 중 선택되는 금속으로 이루어지는 상기 나노 크리스탈과, 상기 선택되는 금속의 산화물로 이루어지는 상기 비결정성 베리어를 포함하는
    비휘발성 메모리 소자의 제조 방법.
  68. 제61항에 있어서,
    상기 제1 또는 제2 나노 크리스탈층에 있어서, 상기 나노 크리스탈은 Al로 이루어지고, 상기 비결정성 베리어는 AlxOy로 이루어지는
    비휘발성 메모리 소자의 제조 방법.
  69. 제61항에 있어서,
    상기 제1 또는 제2 나노 크리스탈층에 있어서, 상기 나노 크리스탈은 Ni로 이루어지고, 상기 비결정성 베리어는 NixOy로 이루어지는
    비휘발성 메모리 소자의 제조 방법.
  70. 제61항에 있어서,
    상기 제1 또는 제2 나노 크리스탈층에 있어서, 상기 나노 크리스탈은 Au로 이루어지는
    비휘발성 메모리 소자의 제조 방법.
  71. 제70항에 있어서,
    상기 제1 또는 제2 나노 크리스탈층에 있어서, 상기 비결정성 베리어는 Al2O3 또는 TiO2로 이루어지는
    비휘발성 메모리 소자의 제조 방법.
  72. 제61항 내지 제69항 중 어느 한 항에 있어서,
    상기 제1 내지 제4 전도성 유기물층은,
    Alq3, α-NPD 또는 AIDCN으로 이루어지는
    비휘발성 메모리 소자의 제조 방법.
  73. 제61항, 제70항 또는 제71항 중 어느 한 항에 있어서,
    상기 제1 내지 제4 전도성 유기물층은,
    폴리머로 이루어지는
    비휘발성 메모리 소자의 제조 방법.
  74. 기판 상에 제1 전극을 형성하는 단계;
    상기 제1 전극을 포함하는 상기 기판 상에 제1 전도성 유기물층을 형성하는 단계;
    상기 제1 전도성 유기물층 상에 제1 베리어 물질층을 형성하는 단계;
    상기 제1 베리어 물질층 상에 소정 금속층을 형성하는 단계;
    상기 소정 금속층 상에 제2 베리어 물질층을 형성하는 단계;
    상기 제2 베리어 물질층을 포함하는 상기 제1 전도성 유기물층 상에 제2 전도성 유기물층을 형성하는 단계;
    결과물에 대해 큐어링을 수행하는 단계; 및
    상기 제2 전도성 유기물층을 포함하는 상기 기판 상에 제2 전극을 형성하는 단계
    를 포함하여,
    상기 제1 전도성 유기물층과 상기 제2 전도성 유기물층의 사이에 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈을 포함하는 나노 크리스탈층을 형성하고,
    상기 나노 크리스탈은 상기 소정 금속 물질로 이루어지고 상기 비결정성 베리어는 상기 제1 및 제2 베리어 물질로 이루어지는
    비휘발성 메모리 소자의 제조 방법.
  75. 제74항에 있어서,
    상기 제1 전도성 유기물층 및 상기 제2 전도성 유기물층은,
    폴리머로 이루어지는
    비휘발성 메모리 소자의 제조 방법.
  76. 제75항에 있어서,
    상기 폴리머는, PVK인
    비휘발성 메모리 소자의 제조 방법.
  77. 제74항에 있어서,
    상기 제1 및 제2 베리어 물질층은, 금속 산화물로 이루어지는
    비휘발성 메모리 소자의 제조 방법.
  78. 제77항에 있어서,
    상기 금속 산화물은, Al2O3 또는 TiO2인
    비휘발성 메모리 소자의 제조 방법.
  79. 제74항에 있어서,
    상기 제1 및 제2 베리어 물질층 형성 단계는,
    ALD 방식을 이용하여 수행되는
    비휘발성 메모리 소자의 제조 방법.
  80. 제74항에 있어서,
    상기 소정 금속층은, Au로 이루어지는
    비휘발성 메모리 소자의 제조 방법.
  81. 제74항에 있어서,
    상기 큐어링 단계는,
    150℃ 내지 300℃의 온도에서 0.5 내지 4 시간 동안 수행되는
    비휘발성 메모리 소자의 제조 방법.
  82. 기판 상에 하부 전극을 형성하는 단계;
    상기 하부 전극을 포함하는 기판 상에, 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈이 분산된 폴리머층을 형성하는 단계; 및
    상기 폴리머층을 포함하는 상기 기판 상에 상부 전극을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조 방법.
  83. 제82항에 있어서,
    상기 나노 크리스탈은, Au로 이루어지는
    비휘발성 메모리 소자의 제조 방법.
  84. 제82항에 있어서,
    상기 비결정성 베리어는 CB(carbazole terminated thiol)로 이루어지는
    비휘발성 메모리 소자의 제조 방법.
  85. 제82항에 있어서,
    상기 폴리머층은 PVK로 이루어지는
    비휘발성 메모리 소자의 제조 방법.
  86. 제82항에 있어서,
    상기 폴리머층 형성 단계는,
    상기 비결정성 베리어에 의하여 감싸여진 복수개의 나노 크리스탈을 합성하는 단계;
    상기 합성된 물질을 폴리머와 혼합시키는 단계; 및
    상기 혼합된 물질을 상기 하부 전극을 포함하는 기판 상에 스핀 코팅하는 단계를 포함하는
    비휘발성 메모리 소자의 제조 방법.
  87. 제86항에 있어서,
    상기 합성 단계는,
    제1 금속염의 수용액과 제1 비수성 용액을 교반시켜 상기 제1 비수성 용액 내에 제1 금속 함유 이온을 형성하는 단계;
    상기 제1 금속 함유 이온이 포함된 상기 제1 비수성 용액 내에 분산 안정화제를 첨가하여 교반을 진행하는 단계; 및
    상기 제1 금속 함유 이온이 포함된 상기 제1 비수성 용액 내에 상기 제1 금속 함유 이온을 환원시키는 환원제를 첨가하여 교반을 진행하는 단계를 포함하여,
    상기 나노 크리스탈은 환원된 상기 제1 금속으로 이루어지고, 상기 비결정성 베리어는 상기 분산 안정화제로 이루어지는
    비휘발성 메모리 소자의 제조 방법.
  88. 제87항에 있어서,
    상기 제1 비수성 용액 내에 제1 금속 함유 이온을 형성하는 단계는,
    상전이 촉매의 존재하에서 수행되는
    비휘발성 메모리 소자의 제조 방법.
  89. 제88항에 있어서,
    상기 상전이 촉매는, TOAB이고,
    상기 제1 비수성 용액은, 톨루엔 용액인
    비휘발성 메모리 소자의 제조 방법.
  90. 제87항에 있어서,
    상기 제1 금속은 Au인
    비휘발성 메모리 소자의 제조 방법.
  91. 제87항에 있어서,
    상기 분산 안정화제는, CB로 이루어지는
    비휘발성 메모리 소자의 제조 방법.
  92. 제87항에 있어서,
    상기 환원제는 NaBH4인
    비휘발성 메모리 소자의 제조 방법.
  93. 제87항에 있어서,
    상기 환원제 첨가 단계 후에,
    상기 제1 비수성 용액을 증발시키는 단계; 및
    상기 증발 후 잔류하는 상기 비결정성 베리어에 의하여 감싸여진 상기 나노 크리스탈을 제2 비수성 용액에 혼합시키는 단계를 더 포함하는
    비휘발성 메모리 소자의 제조 방법.
  94. 제93항에 있어서,
    상기 제1 비수성 용액은 톨루엔 용액이고,
    상기 제2 비수성 용액은 클로로포름 용액인
    비휘발성 메모리 소자의 제조 방법.
  95. 제87항에 있어서,
    상기 제1 비수성 용액 내에 제1 금속 함유 이온을 형성하는 단계는,
    500rpm 이상의 속도로 교반을 함으로써 수행되는
    비휘발성 메모리 소자의 제조 방법.
  96. 제87항에 있어서,
    상기 분산 안정화제를 첨가하여 교반을 진행하는 단계는,
    상온에서 5 내지 20분 동안 진행되는
    비휘발성 메모리 소자의 제조 방법.
  97. 제87항에 있어서,
    상기 환원제를 첨가하여 교반을 진행하는 단계는,
    500rpm 이상의 속도로 상온에서 3 내지 10 시간 동안 진행되는
    비휘발성 메모리 소자의 제조 방법.
  98. 제93항에 있어서,
    상기 제1 비수성 용액을 증발시키는 단계는,
    로터리 증발기에서 -1Bar 이하의 압력 조건으로 수행되는
    비휘발성 메모리 소자의 제조 방법.
  99. 기판 상에 제1 베리어 물질층을 형성하는 단계;
    상기 제1 베리어 물질층 상에 금속층을 형성하는 단계;
    상기 금속층 상에 제2 베리어 물질층을 형성하는 단계; 및
    상기 제2 베리어 물질층을 포함하는 결과물에 대해 큐어링을 수행하는 단계
    를 포함하여,
    상기 제1 및 제2 베리어 물질에 의하여 감싸여진 복수개의 금속 나노 크리스탈을 형성하는
    나노 크리스탈층 형성 방법.
  100. 제99항에 있어서,
    상기 제1 및 제2 베리어 물질층은, 금속 산화물로 이루어지는
    나노 크리스탈층 형성 방법.
  101. 제100항에 있어서,
    상기 금속 산화물은, Al2O3 또는 TiO2인
    나노 크리스탈층 형성 방법.
  102. 제99항에 있어서,
    상기 제1 및 제2 베리어 물질층 형성 단계는,
    ALD 방식을 이용하여 수행되는
    나노 크리스탈층 형성 방법.
  103. 제99항에 있어서,
    상기 소정 금속층은, Au로 이루어지는
    나노 크리스탈층 형성 방법.
  104. 제99항에 있어서,
    상기 큐어링 단계는,
    150℃ 내지 300℃의 온도에서 0.5 내지 4 시간 동안 수행되는
    나노 크리스탈층 형성 방법.
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