KR101485507B1 - 비휘발성 메모리 소자 - Google Patents

Abstract

본 발명은 비휘발성 메모리 소자에 관한 것으로, 서로 이격된 제 1 및 제 2 전극과, 제 1 및 제 2 전극 사이에 마련된 적어도 한층의 나노 크리스탈층과, 제 1 및 제 2 전극과 나노 크리스탈층 사이에 각각 마련되며 쌍안정 도전성 특성을 갖는 제 1 및 제 2 물질층을 포함하고, 제 1 및 제 2 물질층은 비대칭적으로 형성된 비휘발성 메모리 소자가 제시된다.

Description

비휘발성 메모리 소자{Nonvolatile memory device}

본 발명은 비휘발성 메모리 소자에 관한 것으로, 특히 유기물을 이용한 비휘발성 메모리 소자에 관한 것이다.

메모리 소자는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구분할 수 있으며, 휘발성 메모리 소자로는 DRAM이 주류를 이루고 있고 비휘발성 메모리 소자로는 플래쉬 메모리가 주류를 이루고 있다. DRAM은 트랜지스터와 그 일단에 마련된 캐패시터로 구성되어 캐패시터를 충전 또는 방전시키고, 그 상태를 판독하게 된다. 그런데, DRAM은 캐패시터를 계속적으로 재충전해주어야 하고, 전원이 인가되지 않을 경우에는 누설 전류에 의해 데이터가 손실되어 전력 소비가 많은 단점이 있다. 또한, 플래쉬 메모리는 플로팅 게이트와 콘트롤 게이트가 적층되어 콘트롤 게이트 및 채널 영역에 인가된 전압에 따른 F-N 터널링 현상을 통해 플로팅 게이트 내의 전하량을 변화시킨 후 문턱 전압을 측정하여 데이터를 구분하게 된다. 그런데, 플래쉬 메모리는 F-N 터널링을 이용하기 때문에 사용하는 전압이 매우 커지고, 데이터의 쓰기 및 읽기가 일정한 순서에 의해 진행되기 때문에 데이터 처리 속도가 떨어지는 단점이 있다.

이러한 DRAM과 플래쉬 메모리의 단점을 극복하고, 이들의 장점을 고루 갖춘 차세대 메모리 소자를 구현하기 위해 많은 연구가 진행되고 있다. 차세대 메모리 소자는 기본 단위인 메모리 셀을 구성하는 물질에 따라 다양한 방향으로 연구가 진행되고 있다. 즉, 특정 물질에 전류를 가해 물질이 저항이 적은 결정 상태가 되느냐 저항이 큰 비정질 상태가 되느냐에 따라 데이터를 저장하거나, 강유전체의 성질을 이용하여 이에 전원을 인가하여 자발 분극 성질을 갖도록 하여 메모리 소자로 이용하거나, 자기장의 성질을 이용해 N극과 S극의 성질의 강자성 물질을 이용해 데이터를 저장하려는 시도가 활발히 이루어지고 있다. 또한, 서로 다른 두 가지 도전성 특징을 갖는 도전성 유기물을 메모리 소자로 이용하려는 연구 또한 활발히 이루어지고 있다.

도전성 유기물을 이용하는 비휘발성 메모리 소자는 구동 전압이 낮고, 쌍안정 특성을 가질수록 우수한 소자로 평가된다. 또한, 데이터 유지 시간(retention time)이 길고, 프로그램 및 소거의 반복에 따른 특성 변화가 없을수록 우수한 소자로 평가된다. 따라서, 이러한 모든 특성을 가진 도전성 유기물을 이용한 비휘발성 메모리를 구현하려는 연구가 활발하게 진행중이다.

한편, 미국등록특허 6,747,321에는 메모리층과 전극층 사이에 쇼트키 다이오드로 기능하는 특수층을 삽입한 메모리 소자가 제시되어 있다. 즉, 미국등록특허 6,747,321은 메모리층과 쇼트키 다이오드를 이용한 선택 소자가 적층된 구조를 갖는다. 그러나, 선택 소자를 갖는 메모리 소자는 선택 소자의 특성에 따라 메모리 소자의 특성이 변화되고, 그에 따라 읽기 전압 마진이나 메모리 마진 등의 특성이 저하된다. 또한, 미국등록특허 7,482,621에는 ITO 전극과 구리 전극 사이에 유기물층이 형성되고, 유기물층과 구리 전극 사이에 LiF 버퍼층이 형성된 유기 메모리 소자가 제시되어 있다. 여기서, LiF 버퍼층은 두 전극 사이에 인가되는 전압에 따라 구리 전극으로부터의 금속 이온의 배리어 또는 구리 이온의 배리어 기능을 한다.

본 발명은 선택 소자가 필요없는 비휘발성 메모리 소자를 제공한다.

본 발명은 구조 변화를 이용하여 낮은 구동 전압에서도 쌍안정 특성을 갖는 비휘발성 메모리 소자를 제공한다.

본 발명은 순방향 바이어스를 인가할 때 전하 이동을 촉진하고 역방향 바이어스를 인가할 때 전하 이동을 억제하는 버퍼층을 마련한 비휘발성 메모리 소자를 제공한다.

본 발명의 일 양태에 따른 비휘발성 메모리 소자는 서로 이격된 제 1 및 제 2 전극; 상기 제 1 및 제 2 전극 사이에 마련된 적어도 한층의 나노 크리스탈층; 및 상기 제 1 및 제 2 전극과 상기 나노 크리스탈층 사이에 각각 마련되며, 쌍안정 도전성 특성을 갖는 제 1 및 제 2 물질층을 포함하고, 상기 나노 크리스탈층을 기준으로 상기 제 1 및 제 2 물질층은 버퍼층 포함 여부에 따라 비대칭적으로 형성되며, 상기 제 1 물질층은 제 1 전도성 유기물층을 포함하며, 상기 제 2 물질층은 제 2 전도성 유기물층과, 적어도 하나의 버퍼층을 포함한다.

상기 나노 크리스탈층은 복수의 나노 크리스탈과 상기 나노크리스탈을 감싸는 배리어층을 포함한다.

상기 나노 크리스탈층과 제 2 전도성 유기물층 사이에 형성된 제 1 버퍼층과, 상기 제 2 전도성 유기물층과 상기 제 2 전극 사이에 형성된 제 2 버퍼층 중 적어도 하나를 포함한다.

상기 제 1 및 제 2 버퍼층은 금속 화합물을 이용하여 형성된다.

상기 제 1 및 제 2 버퍼층은 각각 0.1㎚ 내지 1㎚의 두께로 형성된다.

상기 제 2 버퍼층이 상기 제 1 버퍼층보다 두껍게 형성된다.

상기 제 2 전도성 유기물층이 상기 제 1 전도성 유기물층보다 두껍게 형성된다.

상기 제 1 및 제 2 버퍼층은 상기 제 1 및 제 2 전극에 각각 고전압 및 저전압이 인가되는 순방향 바이어스에서 전하 이동을 촉진하고, 상기 제 1 및 제 2 전극에 각각 저전압 및 고전압이 인가되는 역방향 바이어스에서 전하 이동을 억제한다.

상기 제 1 전극 및 제 2 전극 사이에 인가되는 전위차에 따라 전류량이 급격히 증가하는 문턱 전압 영역과, 상기 제 1 및 제 2 전극 사이에 인가되는 전위차가 증가할수록 전류가 감소하는 부저항 영역을 포함한다.

상기 문턱 전압 이하의 제 1 전압 레벨에서 읽기 동작이 수행되고, 상기 문턱 전압 이상부터 상기 부저항 영역까지의 제 2 전압 레벨에서 프로그램 동작이 수행되며, 상기 제 2 전압 레벨보다 큰 제 3 전압 레벨에서 소거 동작이 수행된다.

상기 제 1 및 제 2 전극에 순방향 바이어스를 인가하는 경우와 상기 제 1 및 제 2 전극에 역방향 바이어스를 인가하는 경우 비대칭적으로 동작한다.

본 발명의 실시 예들에 따른 메모리 소자는 메모리 셀 자체로 정류 작용이 가능하여 다이오드 등의 별도의 선택 소자를 이용하지 않고도 전위차에 따라 선택 기능을 하는 메모리 셀을 구현할 수 있다.

또한, 낮은 동작 전압에서 프로그램 상태와 소거 상태를 명확하게 유지할 수 있고, 온 전류(I_on)와 오프 전류(I_off)의 비(I_on/I_off)의 차이가 크며, 프로그램 및 소거의 반복에 의해서도 특성이 변화되지 않아 우수한 비휘발성 메모리 소자를 구현할 수 있다.

그리고, 선택 소자가 필요하지 않아 간단한 구조로 메모리 소자를 구현할 수 있으며, 3차원 구조에도 용이하게 적용할 수 있다.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도.
도 2 및 도 3은 본 발명의 다른 실시예들에 따른 비휘발성 메모리 소자의 단면도.
도 4 내지 도 6은 실험예 1에 따른 비휘발성 메모리 소자의 특성 그래프.
도 7 내지 도 9는 실험예 2에 따른 비휘발성 메모리 소자를 플렉서블 기판 상에 구현한 경우의 특성 그래프.
도 10은 실험예 3에 따른 비휘발성 메모리 소자의 전류-전압 특성 그래프.
도 11은 실험예 4에 따른 비휘발성 메모리 소자의 전류-전압 특성 그래프.
도 12는 실험예 5에 따른 비휘발성 메모리 소자의 전류-전압 특성 그래프.
도 13 및 도 14는 실험예 6에 따른 비휘발성 메모리 소자의 특성 그래프.
도 15는 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 구동 방법을 설명하기 위한 개략도.
도 16 내지 도 18은 본 발명의 다른 실시예들에 따른 비휘발성 메모리 소자의 단면도.
도 19 및 도 20은 본 발명의 다른 실시예들에 따른 비휘발성 메모리 소자의 단면도.
도 21(a) 내지 도 21(e)는 본 발명에 일 실시예에 따른 비휘발성 메모리 소자의 일 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 22는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 개념 단면도.
도 23은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 24는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 25는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 도면.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 단면도로서, 단위 메모리 셀의 단면도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 제 1 및 제 2 전극(120, 180)과 나노 크리스탈층(140)을 포함한다. 제 1 전극(120) 과 나노 크리스탈층(140) 사이에 위치하는 물질층과 제 2 전극(180)과 나노 크리스탈층(140) 사이에 위치하는 물질층은 서로 비대칭으로 형성된다. 여기서, 비대칭이라 함은, 나노 크리스탈층(140)을 기준으로 양쪽의 물질층의 두께, 버퍼층 등의 중간층의 포함 여부, 버퍼층의 특성, 위치 또는 개수가 다름을 의미한다.

더욱 구체적으로, 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자는 서로 이격된 제 1 및 제 2 전극(120, 180)과, 제 1 및 제 2 전극(120, 180) 사이에 마련되며 쌍안정 전도 특성을 갖는 제 1 및 제 2 전도성 유기물층(130, 160)과, 제 1 및 제 2 전도성 유기물층(130, 160) 사이에 마련되며 나노 크리스탈(141) 및 절연층(141)을 가지는 나노 크리스탈층(140)과, 나노 크리스탈층(140)과 제 2 전도성 유기물층(160) 사이에 마련된 제 1 버퍼층(150)과, 제 2 전도성 유기물층(160)과 제 2 전극(180) 사이에 마련된 제 2 버퍼층(170)을 포함한다.

기판(110)은 절연성 기판, 반도체성 기판 또는 도전성 기판을 이용할 수 있다, 즉, Al₂O₃ 기판, SiC 기판, ZnO 기판, Si 기판, GaAs 기판, GaP 기판, LiAl₂O₃ 기판, BN 기판, AlN 기판, SOI 기판 및 GaN 기판 중 적어도 어느 하나의 기판을 이용할 수 있다. 여기서, 반도체성 기판과 도전성 기판을 이용할 경우에는 제 1 전극(120)과 기판(110) 사이를 절연시키기 위해 절연체를 형성하여야 한다. 또한, 기판(110)은 솔리드(solid) 기판 뿐만 아니라 플렉서블(flexible) 기판을 이용할 수 있는데, 플렉서블 기판으로는 PE, PES, PET, PEN 등의 플라스틱 기판을 이용할 수 있다.

제 1 및 제 2 전극(120, 180)은 전기 도전성을 갖는 모든 물질을 사용할 수 있으나, 전기 저항이 낮고 도전성 유기 물질과 계면 특성이 뛰어난 물질을 이용하는 것이 바람직하다. 이러한 제 1 및 제 2 전극(120, 180)으로는 Al, Ti, Zn, Fe, Ni, Sn, Pb, Cu 및 이들의 합금 등의 금속을 이용할 수 있다. 한편, 제 1 전극(120)은 서로 이격된 복수로 마련되어 일 방향으로 연장 형성되고, 제 2 전극(180)은 서로 이격된 복수로 마련되어 제 1 전극(120)과 직교하는 타 방향으로 연장 형성될 수 있다. 이렇게 직교하는 방향으로 연장되는 제 1 및 제 2 전극(120, 180)의 교차점 사이에 물질층이 적층되어 기본 메모리 셀이 구성된다.

제 1 및 제 2 전도성 유기물층(130, 160)은 전하 전달 특성을 가진 저분자 물질을 이용할 수 있는데, 예를 들어 Alq₃, AIDCN, α-NPD, PtOEP, TPD, ZnPc, CuPc, C60, PBD, CBP, Pentacene, Balq, PCBM 등의 적어도 어느 하나의 물질로 형성할 수 있다. 또한, 제 1 및 제 2 전도성 유기물층(130, 160)은 PVK 또는 Ps 등의 고분자 물질로 형성할 수도 있다. 이러한 제 1 및 제 2 전도성 유기물층(130, 160)은 쌍안정 특성 즉, 동일 전압에서 고저항 상태 및 저저항 상태의 두 가지의 도전성을 갖게 된다.

제 1 및 제 2 전도성 유기물층(130, 160)은 예를 들어 20㎚∼70㎚의 두께로 형성할 수 있으며, 서로 동일한 두께, 또는 서로 다른 두께로 형성될 수 있다. 예를 들면, 제 2 전도성 유기물층(160)은 제 1 전도성 유기물층(130)보다 두껍게 형성할 수 있는데, 이는 메모리를 비대칭으로 형성시킴으로써 정류 작용을 향상시키고, 순방향 바이어스 인가 시 많은 양의 전하가 유입되어 메모리 소자에 과전류가 흐르게 되는 경우, 그에 따른 메모리 소자의 손상을 방지하기 위한 것이다.

나노 크리스탈층(140)은 바이어스 인가시, 전하가 충전 또는 방전되고, 이에 따라 메모리 소자는 저저항 상태 또는 고저항 상태를 유지한다. 즉, 나노 크리스탈층(40)의 상태에 따라 메모리 소자는 프로그램 또는 소거 상태를 유지한다. 나노 크리스탈층(140)은 결정성 물질인 나노 크리스탈(141)과 터널링 배리어인 절연층(142)을 포함한다.

나노 크리스탈(141)은 Al, Mg, Zn, Ni, Fe, Cu, Au, Ag 중 적어도 어느 하나 또는 이들의 합금을 이용하여 형성할 수 있다. 절연층(142)은 나노 크리스탈(141)을 감싸도록 형성되며, 절연물 예를 들면, 산화물 또는 분산 안정제를 포함할 수 있다. 예를 들어 나노 크리스탈(141)이 Ni로 형성되고, 절연층(142)은 NiO로 형성될 수 있다. 이러한 나노 크리스탈층(140)은 증발 증착 챔버 내에서 금속을 증착하고 산화하여 형성할 수 있다.

예를 들어 증발 증착 챔버 내에서 금속 물질을 제 1 전도성 유기물층(130) 상에 증착하고, O₂ 플라즈마를 이용한 산화 공정을 실시하여 형성할 수 있다. 이에 한정되지 않고, 증착 챔버 내에서 금속의 산화를 통해 나노 크리스탈층(140)을 형성할 수도 있다. 그런데, 일정한 크기를 가지는 안정된 나노 크리스탈(141)을 형성하기 위해서는 결정립계(grain boundary)를 따라 O₂ 플라즈마 공정을 통해 강제 산화시키는 과정을 사용하는 것이 바람직하다. 이러한 금속 증착 공정 및 산화 공정에 의해 나노 크리스탈(141)과, 이를 감싸는 절연층(142)을 포함하는 나노 크리스탈층(140)이 형성된다. 상기와 같은 절연층(142)으로 인하여 양자 우물의 깊이가 증가하므로, 메모리 소자의 데이터 보유력이 향상될 수 있다.

한편, 나노 크리스탈층(140)은 단일층으로 형성할 수도 있고, 다층으로 형성할 수도 있다. 단일층을 구성하는 나노 크리스탈층(140)의 두께는 1∼40㎚인 것이 바람직하며, 단일층의 나노 크리스탈층(140)을 1∼10개의 층으로 적층할 수도 있다. 상기 범위 내로 제작하여 소자의 데이터 보유력을 향상시킬 수 있는 효과적인 에너지 갭을 유지할 수 있다. 그리고, 적층되는 각층의 나노 크리스탈층(140)의 두께가 동일하게 형성되는 것이 바람직하다.

제 1 및 제 2 버퍼층(150, 170)은 제 2 전도성 유기물층(160)의 하부 및 상부에 각각 형성된다. 즉, 제 1 버퍼층(150)은 나노크리스탈층(140)과 제 2 전도성 유기물층(160) 사이에 형성되고, 제 2 버퍼층(170)은 제 2 전도성 유기물층(160)과 제 2 전극(180) 사이에 형성된다. 상기 제 1 또는 제 2 버퍼층(150, 170) 중 어느 하나 이상은 일함수가 작은 금속을 이용한 금속 화합물을 이용할 수 있다. 예를 들면 알칼리 금속 또는 알칼리 토금속을 포함하는 금속 화합물을 포함할 수 있다. 더욱 구제적으로는 LiF(Lithium fluoride), NaCl, CsF, Li₂O, BaO, Liq(Lithium quinolate) 중 적어도 어느 하나를 이용하여 형성할 수 있다. 제 1 또는 제 2 버퍼층(150, 170)을 형성함으로써, 제 1 전극(120) 또는 나노 크리스탈층(140)과의 계면 특성이 향상될 수 있다.

본 발명의 일 실시예에서는 제 1 및 제 2 버퍼층을 같은 물질을 사용하여 형성하는 것으로 설명하였으나, 이에 국한되지 않으며 서로 다른 물질을 사용하여 형성할 수도 있다.

제 1 및 제 2 버퍼층(150, 170)은 각각 0.1㎚∼1㎚의 두께로 형성할 수 있는데, 서로 동일한 두께 또는 서로 다른 두께로 형성할 수도 있다. 예를 들면, 제 2 버퍼층(170)은 제 1 버퍼층(150)보다 두껍게 형성할 수 있다. 이러한 제 1 및 제 2 버퍼층(150, 170)은 제 1 전극(120)에 고전압이 인가되고 제 2 전극(180)에 저전압이 인가되는 순방향 바이어스(forward bias)에서 제 2 전극(180)으로부터 나노 크리스탈층(140)으로 전하 주입 및 이동을 촉진하는 기능한다. 반면에, 제 1 및 제 2 버퍼층(150, 170)은 제 1 전극(120)에 저전압이 인가되고 제 2 전극(180)에 고전압이 인가되는 역방향 바이어스(reverse bias)에서 제 2 전극(180)으로의 전하 이동을 차단하는 배리어로 기능하게 된다. 이렇게 순방향 바이어스에서는 전하 이동을 촉진하고 역방향 바이어스에서 배리어로 기능하는 제 1 및 제 2 버퍼층(150, 170)을 마련하여 메모리 소자는 다이오드와 같은 별도의 소자 없이도, 셀 자체로 정류 기능을 갖게 된다.

이상에서는 제 1 및 제 2 버퍼층(150, 170)을 포함하는 비휘발성 메모리 소자에 대하여 설명하였지만, 이에 한정되지 않고, 제 1 또는 제 2 버퍼층 중 어느 하나를 구비하는 비휘발성 메모리 소자의 제작도 가능하다.

도 2 및 도 3은 본 발명의 다른 실시예들에 따른 비휘발성 메모리 소자의 단면도로서, 각각 하나의 버퍼층을 마련하는 비휘발성 메모리 소자의 단면도이다.

도 2를 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자는 기판(110) 상에 마련되며 서로 이격된 제 1 및 제 2 전극(120, 180)과, 제 1 및 제 2 전극(120, 180) 사이에 마련되며 쌍안정 전도 특성을 갖는 제 1 및 제 2 전도성 유기물층(130, 160)과, 제 1 및 제 2 전도성 유기물층(130, 160) 사이에 균일하게 분포된 표면이 산화된 나노 크리스탈(141)을 가지는 나노 크리스탈층(140)과, 나노 크리스탈층(140)과 제 2 전도성 유기물층(160) 사이에 마련된 버퍼층(150)을 포함한다.

또한, 도 3을 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자는 기판(110) 상에 마련되며 서로 이격된 제 1 및 제 2 전극(120, 180)과, 제 1 및 제 2 전극(120, 180) 사이에 마련되며 쌍안정 전도 특성을 갖는 제 1 및 제 2 전도성 유기물층(130, 160)과, 제 1 및 제 2 전도성 유기물층(130, 160) 사이에 균일하게 분포된 표면이 산화된 나노 크리스탈(141)을 가지는 나노 크리스탈층(140)과, 제 2 전도성 유기물층(160)과 제 2 전극(180) 사이에 마련된 버퍼층(170)을 포함한다.

상기한 바와 같이 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자는 제 1 및 제 2 전극(120, 180) 사이에 나노 크리스탈층(140)이 마련되고, 제 1 전극(120)과 나노 크리스탈층(140) 사이의 물질층과 나노 크리스탈층(140)과 제 2 전극(180) 사이의 물질층이 비대칭적으로 마련된다. 즉, 제 1 전극(120)과 나노 크리스탈층(140) 사이에 제 1 전도성 유기물층(130)이 마련되고, 나노 크리스탈층(140)과 제 2 전극(180) 사이에 제 2 전도성 유기물층(160)과 적어도 하나의 버퍼층(150, 170)이 마련된다. 버퍼층(150, 170)은 순방향 바이어스에서 나노 크리스탈층(140)에 전하 주입 및 이동을 촉진하고, 역방향 바이어스에서 전하 이동을 억제하는 배리어로 작용한다. 버퍼층(150, 170)이 마련되면, 메모리 소자는 버퍼층(150,170)에 의하여 선택 기능하게 되어, 다이오드 등의 별도의 선택 소자를 이용하지 않고도, 선택 기능을 갖는 메모리 셀을 구현할 수 있다.

이하에서는 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 다양한 변형에 따른 특성을 설명하기로 한다.

( 실험예 1) 제 1 및 제 2 버퍼층을 포함하는 비휘발성 유기 메모리 소자

80㎚의 제 1 전극(Al), 35㎚의 제 1 전도성 유기물층(Alq₃), 20㎚의 나노 크리스탈(Ni), 0.2㎚의 제 1 버퍼층(LiF), 45㎚의 제 2 전도성 유기물층(Alq₃), 0.6㎚의 제 2 버퍼층(LiF) 및 80㎚의 제 2 전극(Al)을 실리콘 기판 상에 적층하여 비휘발성 메모리 소자를 제작하였다. 여기서, Ni를 산소 플라즈마 처리하여 나노 크리스탈층을 형성하였으며, Ni의 산소 플라즈마 처리는 약 300초 동안 실시하였다.

도 4는 실험예 1에 따른 비휘발성 메모리 소자의 전류-전압(I-V) 특성 그래프이고, 도 5는 실험예 1에 따른 메모리 소자의 리텐션(retention) 특성 그래프이며, 도 6은 실험예 1에 따른 메모리 소자의 프로그램 및 소거 횟수에 따른 인듀런스(endurance) 특성 그래프이다.

도 4를 참조하면, 제 1 전극 및 제 2 전극을 각각 양극 및 음극에 연결하여 순방향 바이어스를 인가하고 그 크기를 순차적으로 증가시키면, 제 1 레벨의 전압, 즉 문턱 전압(V_th)까지는 지수적으로 전류가 완만히 상승하는 고저항 상태, 즉 오프 전류(I_off) 상태를 갖는다. 이후, 문턱 전압(V_th) 이상의 전압이 인가되면 전류가 급격하게 상승하는데, 제 2 레벨의 전압(V_p)까지는 전압이 증가함에 따라 전류가 증가하게 된다. 그러나, 제 2 레벨의 전압(V_p) 이후부터는 전류가 줄어드는 부저항(Negative Differential Resistance; NDR) 영역이 나타난다. 그리고, 이 영역을 지나 제 3 레벨의 전압(V_e) 이상이 되면 다시 전압이 증가함에 따라 전류가 증가하게 된다. 예를 들어 제 1 전극을 양극에 연결하고, 제 2 전극을 음극에 연결하여 순방향 바이어스를 8V까지 순차적으로 증가시켜 인가하면, 약 2.1V의 문턱 전압(V_th)에서부터 전류의 양이 증가하게 된다. 그리고, 문턱 전압(V_th)으로부터 약 3.4V의 전압(V_p)까지는 전압이 증가함에 따라 전류가 계속 증가하여 최대치가 되고, 그 후 약 5V의 전압(V_e)까지는 전압이 증가함에 따라 전류가 감소하는 부저항 영역이 나타난다. 그리고, 약 5V의 전압(V_e) 이후부터 다시 전압이 증가함에 따라 전류가 증가하기 시작한다.

이러한 현상을 이용하여 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 프로그램(program), 소거(erase) 및 읽기(read) 동작의 전압 범위를 설정할 수 있다. 예를 들어, 문턱 전압(V_th) 이하에서는 읽기 동작을 수행하고, 문턱 전압(V_th)과 부저항 영역의 전압(V_e) 사이에서는 프로그램 동작을 수행하며, 부저항 영역의 전압(V_e) 이상에서는 소거 동작을 수행할 수 있다. 따라서, 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자는 2.1V 이하에서 읽기 동작을 수행하고, 2.1V 내지 5V, 바람직하게는 3.4V의 전압에서 프로그램 동작을 수행하며, 5V 이상의 전압에서 소거 동작을 수행할 수 있다. 한편, 제 2 레벨의 전압(V_p)과 제 3 레벨의 전압(V_e) 사이의 부저항 영역의 전압을 인가하여 메모리 소자를 프로그램할 수 있는데, 이 경우 부저항 영역으로 프로그램한 메모리 소자는 제 2 레벨의 전압(V_p)으로 프로그램한 메모리 셀의 온 전류(I_on)보다 낮지만, 오프 전류(I_off)보다는 큰 전류가 흐르게 된다. 따라서, 멀티 레벨의 프로그램이 가능하게 된다.

또한, 도 4를 참조하면, 비휘발성 메모리 소자에 프로그램 전압(V_p)을 인가하여 프로그램한 후 다시 순방향 바이어스를 8V까지 증가시켜 인가하게 되면 나노크리스탈층에 전하가 충전되어 있어 있으므로 이전보다 전류가 증가하는 저저항 상태, 즉 온 전류(I_on) 상태가 된다. 그런데, 본 실험 예에 따른 온 전류(I_on)과 오프 전류(I_off)의 비(I_on/I_off)는 약 8.4×10²이 된다.

한편, 제 1 전극을 음극에 연결하고, 제 2 전극을 양극에 연결하여 역방향 바이어스를 순차적으로 증가시키게 되면, 음의 방향으로 전압이 증가함에 따라 전류가 완만하게 증가하게 된다.

이러한 비휘발성 메모리 소자는 나노 크리스탈층(140)과, 제 1 및 제 2 전도성 유기물층(130, 160) 간의 에너지 레벨 차에 의해 나노 크리스탈층(140) 내에 전자가 충전되지 않을 경우에는 소정 전압 레벨에서는 그 전류 흐름이 미세하게 증가하지만, 전도성 유기물층(130, 160)의 양단에 걸리는 전압이 문턱 전압(Vth) 이상이면 나노 크리스탈(141) 내에 전자가 충전되면서 전류 흐름이 급격하게 증가한다. 따라서, 비휘발성 메모리 소자가 고저항 상태 및 저저항 상태를 유지하게 된다. 한편, 나노 크리스탈층(140) 내에 전자가 충전되어 있을 경우에는 충전되지 않은 경우에 비해 그 전류 흐름이 수십배에서 수만배에 이르게 된다. 제 1 및 제 2 버퍼층(150, 170)이 마련됨으로써 순방향 바이어스 인가 시 문턱 전압(Vth) 이상에서 전자의 주입이 촉진되어 프로그램 전압을 줄일 수 있고 역방향 바이어스 인가 시 전자의 이동을 제한하여 급격한 전류 증가를 방지할 수 있다.

도 5는 상기 본 발명의 실험예 1에 따른 비휘발성 메모리 소자의 데이터 유지(retention) 특성 그래프로서, 3V를 인가하여 프로그램한 후 1V의 읽기 전압을 인가한 경우 온 전류(I_on)의 시간에 따른 변화(A)와 10V를 인가하여 소거한 후 1V의 읽기 전압을 인가한 경우 오프 전류(I_off)의 시간에 따른 변화(B)를 비교하였다. 도시된 바와 같이 온 전류(I_on)와 오프 전류(I_off) 사이에 큰 전류차를 가지고 있음을 알 수 있고,^, 이때의 온/오프 전류비(I_on/I_off)는 약 2.7×10²이다.

또한, 도 6은 본 발명의 실험예 1에 따른 비휘발성 메모리 소자의 프로그램 및 소거 횟수에 따른 인듀런스(endurance) 사이클 그래프로서, 3V를 인가하여 프로그램한 후 1V의 읽기 전압을 인가한 경우 프로그램 횟수에 따른 온 전류(I_on)의 변화(A)와 10V를 인가하여 소거한 후 1V의 읽기 전압을 인가한 경우 소거 횟수에 따른 오프 전류(I_off)의 변화(B) 사이에도 큰 전류차를 가지고 있음을 알 수 있고, 이때의 온/오프 전류비(I_on/I_off)는 약 0.33×10²이다.

이러한 결과로부터 알 수 있는 바와 같이 제 1 전극과 제 2 전극 사이에 제 1 전도성 유기물층, 나노 크리스탈층, 제 1 버퍼층, 제 2 전도성 유기물층 및 제 2 버퍼층이 적층 형성된 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자는 프로그램, 소거 및 읽기 전압이 낮고, 우수한 온/오프 전류비(I_on/I_off), 데이터 유지 특성 및 인듀런스 특성을 가지고 있다. 따라서, 본 발명은 우수한 특성을 갖는 비휘발성 메모리 소자를 구현할 수 있음을 알 수 있다.

( 실험예 2) 플렉시블 기판 상에 제조된 비휘발성 메모리 소자

80㎚의 제 1 전극(Al), 35㎚의 제 1 전도성 유기물층(Alq₃), 20㎚의 나노 크리스탈(Ni), 0.2㎚의 제 1 버퍼층(LiF), 45㎚의 제 2 전도성 유기물층(Alq₃), 0.6㎚의 제 2 버퍼층(LiF) 및 80㎚의 제 2 전극(Al)을 PES 필름 상에 적층하여 구현하였다.

도 7은 실험예 2에 따른 비휘발성 메모리 소자의 전류-전압(I-V) 특성 그래프이고, 도 8은 실험예 2에 따른 비휘발성 메모리 소자의 데이터 유지(retention) 특성 그래프이며, 도 9는 벤딩 횟수에 따른 특성 그래프이다.

도 7을 참조하면, 제 1 전극 및 제 2 전극을 각각 양극 및 음극에 연결하여 순방향 바이어스를 인가하고 그 크기를 순차적으로 증가시키면, 약 2.9V의 문턱 전압(V_th)까지는 지수적으로 전류가 완만히 상승하는 고저항 상태, 즉 오프 전류(I_off) 상태를 갖는다. 이후, 약 2.9V의 문턱 전압(V_th) 이상의 전압이 인가되면 전류가 급격하게 상승하여 약 4.0V의 전압(V_p)까지는 전압이 증가함에 따라 전류가 증가하다가 그 이후부터는 전류가 줄어드는 부저항(Negative Differential Resistance; NDR) 영역이 나타난다. 그리고, 이 영역을 지나 약 6.2V의 전압(V_e) 이상이 되면 다시 전압이 증가함에 따라 전류가 증가하게 된다. 따라서, 약 2.9V 이하의 전압을 읽기 전압으로 이용하고, 약 2.9V 내지 약 6.2V의 전압, 바람직하게는 4.0V의 전압을 프로그램 전압으로 이용하며, 약 6.2V 이상의 전압을 소거 전압으로 이용할 수 있다. 이러한 동작 전압을 이용하여 예를 들어 4.0V의 전압을 인가하여 프로그램된 메모리 소자에 전압을 인가하면 전압을 인가한 후부터 전류가 급격하게 증가하여 온 전류(I_on) 상태가 된다. 이러한 메모리 소자의 온/오프 전류비(I_on/I_off)는 약 0.38×10²으로 실리콘 기판 상에 비휘발성 메모리 소자를 구현한 도 4의 결과보다 적지만 동작 전압이 크게 증가되지 않으므로 양호한 메모리 소자로서 동작할 수 있다. 한편, 역방향 바이어스를 순차적으로 증가시켜 인가하면 초기에 전류가 급격히 증가하다 음의 방향으로 전압이 증가함에 따라 전류가 완만하게 증가하게 된다.

또한, 도 8에 도시된 바와 같이 4V를 인가하여 프로그램한 후 1V의 읽기 전압을 인가한 경우 시간에 따른 온 전류(I_on)의 변화(A)와 8V를 인가하여 소거한 후 1V의 읽기 전압을 인가한 경우 시간에 따른 오프 전류(I_off)의 변화(B)를 비교하면 온 전류(I_on)와 오프 전류(I_off) 사이에 큰 전류차를 가지고 있음을 알 수 있고,^, 이때의 온/오프 전류비(I_on/I_off)는 약 0.5×10²이다.

도 9는 벤딩 회수에 따른 특성 그래프로서, 벤딩 특성을 측정하기 위해 40㎜ 폭의 플렉서블 소자를 일측 및 타측의 간격이 25㎜가 되도록 벤딩하고, 벤딩 횟수에 따른 온 전류(I_on)와 오프 전류(I_off)를 측정하였다.

도 9에 도시된 바와 같이 4V를 인가하여 프로그램한 후 1V의 읽기 전압을 인가한 경우의 벤딩 횟수에 따른 온 전류(I_on)의 변화(A)와 8V를 인가하여 소거한 후 1V의 읽기 전압을 인가한 경우의 벤딩 횟수에 따른 오프 전류(I_off)의 변화(B)를 비교하면, 벤딩 횟수가 증가하더라도 온 전류(I_on)와 오프 전류(I_off)는 계속해서 큰 차이를 유지하고 있으며, 이때의 온/오프 전류비(I_on/I_off)가 약 1.1×10²으로서 양호한 특성을 나타낸다.

( 실험예 3) 제 1 버퍼층만을 포함하는 비휘발성 메모리 소자

80㎚의 제 1 전극(Al), 35㎚의 제 1 전도성 유기물층(Alq₃), 20㎚의 나노 크리스탈(Ni), 0.2㎚의 제 1 버퍼층(LiF), 45㎚의 제 2 전도성 유기물층(Alq₃) 및 80㎚의 제 2 전극(Al)을 실리콘 기판 상에 적층하여 구현하였다. 여기서, Ni를 산소 플라즈마 처리하여 나노 크리스탈층을 형성하였으며, Ni의 산소 플라즈마 처리는 약 300초 동안 실시하였다. 즉, 제 2 버퍼층을 형성하지 않은 것을 제외하고는 실험예 1과 동일하다.

도 10은 실험예 3에 따른 비휘발성 메모리 소자의 전류-전압 특성 그래프로서, 나노 크리스탈층과 제 2 전도성 유기물층 사이에 제 1 버퍼층이 형성된 메모리 소자의 전류-전압 특성 그래프이다.

도 10을 참조하면, 제 1 전극 및 제 2 전극을 각각 양극 및 음극에 연결하여 순방향 바이어스를 인가하고 전압을 순차적으로 증가시키면, 약 2.1V의 문턱 전압(V_th)까지는 전류가 지수적으로 완만히 상승하는 고저항 상태, 즉 오프 전류(I_off) 상태를 갖는다. 이후, 약 2.1V의 문턱 전압(V_th) 이상의 전압이 인가되면 전류가 급격하게 상승하여 약 3.6V의 전압(V_p)까지는 전압이 증가함에 따라 전류가 증가하다가 그 이후부터는 전류가 줄어드는 부저항(Negative Differential Resistance; NDR) 영역이 나타난다. 그리고, 이 영역을 지나 약 5.4V의 전압(V_e) 이상이 되면 다시 전압이 증가함에 따라 전류가 증가하게 된다. 또한, 예를 들어 3.9V의 전압을 인가하여 프로그램된 메모리 소자에 전압을 인가하면 전압을 인가한 후부터 전류가 급격하게 증가하는 온 전류(I_on) 상태가 된다. 그리고, 역방향 바이어스를 순차적으로 증가시키면 소정 전압에서 전류가 다소 크게 증가하지만 전체적으로 완만하게 전류가 증가하게 된다.

( 실험예 4) 제 2 버퍼층만을 포함하는 비휘발성 메모리 소자

80㎚의 제 1 전극(Al), 35㎚의 제 1 전도성 유기물층(Alq3), 20㎚의 나노 크리스탈(Ni), 45㎚의 제 2 전도성 유기물층(Alq₃), 0.6㎚의 제 2 버퍼층(LiF) 및 80㎚의 제 2 전극(Al)을 실리콘 기판 상에 적층하여 구현하였다.

도 11은 본 발명의 실험예 4에 따른 비휘발성 메모리 소자의 전류-전압 특성 그래프로서, 제 2 전도성 유기물층과 제 2 전극 사이에 제 2 버퍼층이 형성된 메모리 소자의 전류-전압 특성 그래프이다. 즉, 도 11을 참조하면, 순방향 바이어스를 인가하고 전압을 순차적으로 증가시키면, 약 2.1V의 문턱 전압(V_th)까지는 전류가 지수적으로 완만히 상승하는 고저항 상태, 즉 오프 전류(I_off) 상태를 갖는다. 이후, 약 2.1V의 문턱 전압(V_th) 이상의 전압이 인가되면 전류가 급격하게 상승하여 약 3.5V의 전압(V_p)까지는 전압이 증가함에 따라 전류가 증가하다가 그 이후부터는 전류가 줄어드는 부저항(Negative Differential Resistance; NDR) 영역이 나타난다. 그리고, 이 영역을 지나 약 7.1V의 전압(V_e) 이상이 되면 다시 전압이 증가함에 따라 전류가 증가하게 된다. 또한, 예를 들어 3.5V의 전압을 인가하여 프로그램된 메모리 소자에 전압을 인가하면 전압을 인가한 후부터 전류가 급격하게 증가하는 온 전류(I_on) 상태가 된다. 그리고, 역방향 바이어스를 순차적으로 증가시키면 완만하게 전류가 증가하게 된다.

( 실험예 5) 동일한 두께의 제1 및 제 2 버퍼층을 포함하는 유기 메모리 소자

80㎚의 제 1 전극(Al), 35㎚의 제 1 전도성 유기물층(Alq₃), 20㎚의 나노 크리스탈(Ni), 0.6㎚의 제 1 버퍼층(LiF), 45㎚의 제 2 전도성 유기물층(Alq₃), 0.6㎚의 제 2 버퍼층(LiF) 및 80㎚의 제 2 전극(Al)을 실리콘 기판 상에 적층하여 구현하였다.

도 12는 실험예 5에 따른 비휘발성 메모리 소자의 두께 변화에 따른 전류-전압 특성 그래프이다.

도 12를 참조하면, 순방향 바이어스를 순차적으로 증가시키면, 약 2.1V의 문턱 전압(V_th)까지는 전류가 지수적으로 완만히 상승하는 고저항 상태, 즉 오프 전류(I_off) 상태를 갖는다. 이후, 약 2.1V의 문턱 전압(V_th) 이상의 전압이 인가되면 전류가 급격하게 상승하여 약 4.0V의 전압(V_p)까지는 전압이 증가함에 따라 전류가 증가하다가 그 이후부터는 전류가 줄어드는 부저항(Negative Differential Resistance; NDR) 영역이 나타난다. 그리고, 이 영역을 지나 약 5.7V의 전압(V_e) 이상이 되면 다시 전압이 증가함에 따라 전류가 증가하게 된다. 또한, 예를 들어 4.0V의 전압을 인가하여 프로그램된 메모리 소자에 전압을 인가하면 전압을 인가한 후부터 전류가 급격하게 증가하는 온 전류(I_on) 상태가 된다. 그리고, 역방향 바이어스를 인가하면 초기에 전류가 급격하게 증가하지만, 역방향 바이어스가 증가할수록 완만하게 전류가 증가하게 된다.

이렇게 제 1 및 제 2 버퍼층의 두께를 동일하게 하여도 동작 특성은 크게 변화되지 않은 것을 알 수 있다

( 실험예 6) Liq 를 이용한 비휘발성 유기 메모리 소자의 제조

80㎚의 제 1 전극(Al), 35㎚의 제 1 전도성 유기물층(Alq₃), 20㎚의 나노 크리스탈(Ni), 0.2㎚의 제 1 버퍼층(Liq), 45㎚의 제 2 전도성 유기물층(Alq₃), 0.6㎚의 제 2 버퍼층(Liq) 및 80㎚의 제 2 전극(Al)을 실리콘 기판 상에 적층하여 구현하였다.

도 13은 실험예 6에 따른 비휘발성 메모리 소자의 물질 변화에 따른 전류-전압 특성 그래프이다. 도 13을 참조하면, 순방향 바이어스를 순차적으로 증가시켜 인가하면, 약 2.2V의 문턱 전압(V_th)까지는 전류가 지수적으로 완만히 상승하는 고저항 상태, 즉 오프 전류(I_off) 상태를 갖는다. 이후, 약 1.1V의 문턱 전압(V_th) 이상의 전압이 인가되면 전류가 급격하게 상승하여 약 3.5V의 전압(V_p)까지는 전압이 증가함에 따라 전류가 증가하다가 그 이후부터는 전류가 줄어드는 부저항(Negative Differential Resistance; NDR) 영역이 나타난다. 그리고, 이 영역을 지나 약 6.2V의 전압(V_e) 이상이 되면 다시 전압이 증가함에 따라 전류가 증가하게 된다. 또한, 예를 들어 3.5V의 전압을 인가하여 프로그램된 메모리 소자에 전압을 인가하면 전압을 인가한 후부터 전류가 급격하게 증가하는 온 전류(I_on) 상태가 된다. 그리고, 부저항 영역의 전압인 4.5V의 전압과 5.5V의 전압을 각각 인가하여 메모리 소자를 프로그램한 후 다시 4.5V와 5.5V까지 전압을 인가하면 온 전류(I_on)보다 낮고 오프 전류(I_off)보다 높은 중간 전류(I_int1, I_int2) 상태를 가지게 된다. 즉, 메모리 소자에 일정 전압을 인가하여 프로그램한 후 읽기 동작시, 오프 전류(I_off)보다 높은 레벨의 전류가 흐르는 것을 알 수 있다. 따라서, 프로그램 전압에 따라 멀티 레벨의 프로그램이 가능하다. 한편, 역방향 바이어스를 인가하면 소정 전압에서 전류의 변화가 크지만, 전체적으로 완만하게 증가하여 전류가 흐르게 된다.

도 14는 실험예 6에 따른 비휘발성 메모리 소자의 데이터 유지(retention) 특성 그래프로서, 3.5V를 인가하여 프로그램한 후 1V의 읽기 전압을 인가한 경우 온 전류(I_on)의 시간에 따른 변화(A)와 8V를 인가하여 소거한 후 1V의 읽기 전압을 인가한 경우 오프 전류(I_off)의 시간에 따른 변화(B), 그리고 4.5V 및 5.5V의 전압을 각각 인가하여 프로그램한 후 1V의 읽기 전압을 인가한 경우 중간 전류(I_int1, I_int2)의 시간에 따른 변화(C, D)를 비교하였다. 도시된 바와 같이 시간이 지남에 따라 온 전류(I_on)와 오프 전류(I_off), 그리고 중간 전류(I_int1, I_int2) 사이에 큰 전류차를 가지고 있는 것으로부터 일정한 데이터를 유지하고 있음을 알 수 있다.

이렇게 제 1 및 제 2 버퍼층의 물질로 Liq를 이용한 경우도, 동작 특성은 유사하게 나타남을 알 수 있다.

상기한 바와 같이 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자는 제 1 전극(110)과 제 2 전극(180) 사이에 소정의 전위차를 갖도록 프로그램 전압 또는 소거 전압을 인가하여 나노 크리스탈층(140)에 전하를 충전 또는 방전시켜 프로그램(program) 또는 소거(erase) 동작을 수행하고, 읽기 전압을 인가하면 나노 크리스탈층(140)에 저장된 전하에 따라 프로그램 또는 소거 상태를 검출하게 된다. 이러한 비휘발성 메모리 소자의 구동 방법을 설명하면 다음과 같다.

도 15는 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 구동 방법을 설명하기 위해 도시한 개략도로서, 비휘발성 메모리 소자의 프로그램, 소거 및 읽기 방법을 설명하기 위해 도시한 개략도이다.

도 15를 참조하면, 일 방향으로 연장 형성되며 소정 간격으로 이격된 복수의 제 1 도전 라인(11, 12, 13; 10)과, 제 1 도전 라인(10)과 직교하는 방향으로 연장 형성되며 소정 간격으로 이격된 복수의 제 2 도전 라인(21, 22, 23; 20)과, 제 1 및 제 2 도전 라인(10, 20) 사이의 교차점에 위치하는 복수의 메모리 셀(30)을 포함한다. 또한, 메모리 셀(30)은 상기한 바와 같이 제 1 전극(120), 제 1 전도성 유기물층(130), 나노 크리스탈층(140), 제 2 전도성 유기물층(160)과, 제 1 및 제 2 버퍼층(150, 170)의 적어도 하나와, 제 2 전극(180)을 포함한다. 여기서, 제 1 및 제 2 전극(120, 180)은 제 1 및 제 2 도전 라인(10, 20)의 일부이다. 본 실시 예에서는 프로그램, 읽기 및 소거 동작은 각각 4V, 1V 및 7V의 전위차에서 실시되는 것으로 비휘발성 메모리 소자의 구동 방법을 설명한다.

제 1 도전 라인(12)과 제 2 도전 라인(22)의 교차점에 위치한 메모리 셀(31)을 선택하고 이를 프로그램하기 위해 메모리 셀(31)을 지나는 제 1 도전 라인(12)에 2V를 인가하고, 제 2 도전 라인(22)에 -2V의 전압을 인가한다. 또한, 메모리 셀(31)과 연결되지 않은 제 1 도전 라인(11, 13)에는 2V의 전압을 인가하고 제 2 도전 라인(21, 23)에는 2V의 전압을 인가한다. 따라서, 선택된 메모리 셀(31)에는 제 1 도전 라인(12)과 제 2 도전 라인(22) 사이에 4V의 전위차가 발생되어 메모리 셀(31)이 프로그램되고, 그 이외에 메모리 셀은 0V 또는 -4V의 전위차가 발생된다. 그런데, 메모리 셀(30)에는 제 1 및 제 2 버퍼층(150, 170)의 적어도 하나가 마련되므로 순방향 바이어스 인가 시 전하 주입을 촉진하고 역방향 바이어스 인가 시 전하 이동을 억제하게 된다. 따라서, -4V의 역방향 바이어스가 인가되는 선택된 메모리 셀(31) 이외의 다른 메모리 셀들은 프로그램되지 않는다.

또한, 메모리 셀(31)의 읽기 동작을 위해 메모리 셀(31)을 지나는 제 1 도전 라인(12)에는 0.5V의 전압을 인가하고 제 2 도전 라인(22)에는 -0.5V의 전압을 인가한다. 또한, 메모리 셀(31)과 연결되지 않은 제 1 도전 라인(11, 13)에는 -0.5V의 전압을 인가하고 제 2 도전 라인(21, 23)에는 0.5V의 전압을 인가한다. 따라서, 선택된 메모리 셀(31)에는 제 1 도전 라인(12)과 제 2 도전 라인(22) 사이에 1V의 전위차가 발생되어 메모리 셀(31)의 상태를 읽게 되고, 그 이외의 메모리 셀은 0V 또는 -1V의 전위차가 발생된다. 그런데, 메모리 셀(30)에는 순방향 바이어스 인가 시 전하 주입을 촉진하고 역방향 바이어스 인가 시에는 전하 이동을 억제하는 배리어로 기능하는 제 1 및 제 2 버퍼층(150, 170)의 적어도 하나가 마련되므로 선택된 메모리 셀(31) 이외에 -1V의 역방향 바이어스가 인가되는 다른 메모리 셀들은 읽혀지지 않는다.

그리고, 메모리 셀(31)의 소거 동작을 위해 메모리 셀(31)을 지나는 제 1 도전 라인(12)에는 3.5V의 전압을 인가하고 제 2 도전 라인(22)에는 -3.5V의 전압을 인가한다. 또한, 메모리 셀(31)과 연결되지 않은 제 1 도전 라인(11, 13)에는 -3.5V의 전압을 인가하고 제 2 도전 라인(21, 23)에는 3.5V의 전압을 인가한다. 따라서, 선택된 메모리 셀(31)에는 제 1 도전 라인(12)과 제 2 도전 라인(22) 사이에 7V의 전위차가 발생되어 메모리 셀(31)을 소거하게 되고, 그 이외의 메모리 셀은 0V 또는 -7V의 전위차가 발생된다. 그런데, 메모리 셀(30)에는 순방향 바이어스 인가 시 전자 주입층으로 기능하고 역방향 바이어스 인가 시에는 배리어층으로 기능하는 제 1 및 제 2 버퍼층(150, 170)의 적어도 하나가 마련되므로 선택된 메모리 셀(31) 이외에 -7V의 역방향 바이어스가 인가되는 다른 메모리 셀들은 소거되지 않는다.

한편, 상기한 본 발명의 일 실시 예 및 그 변형 예들은 제 1 도전층전극(110)과 나노 크리스탈층(140) 사이의 제 1 물질층과, 나노 크리스탈층(140)과 제 2 전극(180) 사이의 제 2 물질층을 비대칭적으로 형성한 비휘발성 메모리 소자에 대해 설명하였다. 즉, 제 1 물질층은 제 1 전도성 유기물층(130)으로 형성하고, 제 2 물질층은 제 2 전도성 유기물층(160)과 제 1 및 제 2 버퍼층(150, 170)의 적어도 하나를 적층하여 형성하였다. 그러나, 본 발명에 따른 비휘발성 메모리 소자는 도 16 내지 도 18에 도시된 바와 같이 제 1 전극(110)과 나노 크리스탈층(140) 사이의 제 1 물질층을 제 1 전도성 유기물층(130)과 제 3 및 제 4 버퍼층(152, 172)의 적어도 하나로 적층 형성할 수도 있다. 즉, 도 16에 도시된 바와 같이 기판(110) 상에 제 1 전극(120), 제 4 버퍼층(172), 제 1 전도성 유기물층(130), 제 3 버퍼층(152), 나노 크리스탈층(140), 제 2 전도성 유기물층(160) 및 제 2 전극(180)을 적층 형성할 수 있다. 또한, 도 17에 도시된 바와 같이 기판(110) 상에 제 1 전극(120), 제 4 버퍼층(172), 제 1 전도성 유기물층(130),나노 크리스탈층(140), 제 2 전도성 유기물층(160) 및 제 2 전극(180)을 적층 형성할 수 있고, 도 18에 도시된 바와 같이 기판(110) 상에 제 1 전극(120), 제 1 전도성 유기물층(130), 제 3 버퍼층(152), 나노 크리스탈층(140), 제 2 전도성 유기물층(160) 및 제 2 전극(180)을 적층 형성할 수 있다. 여기서, 제 3 및 제 4 버퍼층(152, 172)은 동일 두께로 형성할 수도 있지만, 제 4 버퍼층(172)을 제 3 버퍼층(152)보다 두껍게 형성할 수도 있다.

뿐만 아니라, 제 1 물질층에 적어도 하나의 버퍼층을 형성하고, 제 2 물질층에 적어도 하나의 버퍼층을 형성할 수도 있다. 즉, 도 19에 도시된 바와 같이 제 3 및 제 4 버퍼층(152, 172)을 포함하여 제 1 물질층을 형성하고, 제 1 및 제 2 버퍼층(150, 170)을 포함하여 제 2 물질층을 형성할 수도 있다. 또한, 도 20에 도시된 바와 같이 제 3 버퍼층(152)을 포함하여 제 1 물질층을 형성하고 제 2 버퍼층(170)을 포함하여 제 2 물질층을 형성할 수도 있다.

상술한 바와 같이 본 발명은 제 1 전극(120)과 나노 크리스탈층(140) 사이의 제 1 물질층과, 나노 크리스탈층(140)과 제 2 전극(180) 사이의 제 2 물질층의 적어도 어느 한 하나에 적어도 하나의 버퍼층을 형성하여 순방향 바이어스에서 전하 주입을 촉진하고 역방향 바이어스에서 전하 이동을 억제할 수 있다.

이하, 본 발명에 따른 비휘발성 메모리 소자의 다양한 제조 방법을 설명하면 다음과 같다.

도 21(a) 내지 도 21(e)는 본 발명에 따른 비휘발성 메모리 소자의 일 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도로서, 나노크리스탈층을 산화 공정으로 형성하는 방법을 설명하기 위한 단면도이다.

도 21(a)를 참조하면, 기판(110) 상부에 제 1 전극(120) 및 제 1 전도성 유기물층(130)을 형성한다. 여기서, 기판(110)은 도전성 기판, 절연성 기판 또는 반도체성 기판을 이용할 수 있으며, 플렉서블 기판을 이용할 수도 있다. 또한, 도전성 기판을 이용할 경우 그 상부에 절연막을 형성해야 한다. 이때, 절연막으로는 산화막 또는 질화막 계열의 물질을 이용할 수 있다. 또한, 제 1 전극(120)은 전기 도전성을 갖는 모든 물질을 사용할 수 있는데, 전기 저항이 낮고 도전성 유기 물질과 계면 특성이 뛰어난 물질을 이용할 수 있다. 이러한 제 1 전극(120)으로는 Al, Ti, Zn, Fe, Ni, Sn, Pb, Cu 및 이들의 합금 등의 금속이 바람직하다. 이후 제 1 전극(120)이 형성된 기판(120)을 세정한 다음 UV 및 오존 처리를 실시할 수 있다. 이때, 세정 공정은 이소프로판올(IPA), 아세톤 등의 유기용매를 이용할 수 있다. 또한, 세정된 기판(110)을 진공하에서 플라즈마 처리하는 것이 바람직하다. 그리고, 제 1 전도성 유기물층(130)은 챔버 내부의 압력을 10^-6∼10^-3Pa로 하고, 증착률을 0.2∼2Å/s로 유지하여 150∼400℃의 온도에서 유기 물질을 증발시켜 형성한다. 제 1 전도성 유기물층(130)은 Alq₃를 이용하여 형성할 수 있으며, 20∼50㎚의 두께로 형성할 수 있다.

도 21(b) 및 도 22를 참조하면, 제 1 전도성 유기물층(130) 상부에 나노크리스탈층(140)을 형성한다. 이때, 나노 크리스탈층(140)이 1∼30㎚의 균일한 두께 분포를 갖도록 하기 위해 제 1 전도성 유기물층(130) 상부에 금속층(140a)을 증착한 후 산소 플라즈마를 이용한 산화 공정을 실시하여 나노 크리스탈층(140)을 형성한다. 이를 위해 챔버 내부의 압력을 10^-6∼10^-3Pa로 하고, 증착률을 0.1∼5.0Å/s로 유지하여 800∼1500℃의 온도에서 금속 물질, 예를 들면 니켈을 증발시켜 제 1 전도성 유기물층(130) 상부에 1∼30㎚ 두께의 금속층(140a)을 형성한다.

이때, 금속층(140a)은 증착률이 높기 때문에 나노크리스탈의 형태로 형성되지 않고, 도 22(a)에 도시된 바와 같이 결정립계(grain boundary)를 가지는 금속 박막으로 형성된다.

다음으로, 금속층(140a)이 형성된 기판(110)을 산화를 위한 챔버내로 로딩한다. 챔버에 예를 들어 50∼300W의 RF 파워와 100∼200V의 AC 바이어스를 인가하고, 0.5∼3.0Pa 압력으로 100∼200sccm의 O₂ 가스를 주입하여 산화 공정을 실시한다. 이때, 공정 시간은 약 30∼500초 동안 실시하는 것이 바람직하다.

이를 통해 도 22(b)에 도시된 바와 같이 결정립계를 가진 금속층(140a)의 바운더리를 따라 O₂ 플라즈마가 침투하여 바운더리를 따라 산화되면서 도 22(c)에 도시된 바와 같이 동일한 크기의 나노크리스탈(141)이 형성되고, 그의 표면에는 비결정질층인 절연층(142)이 형성된다. 이때 나노 크리스탈층(140)은 금속층(140a)의 두께에 따라 그 두께가 1∼30㎚의 범위 내에서 형성될 수 있다. 물론, 금속층(140a)의 두께를 두껍게 형성할 수도 있지만, 금속층(140a)이 매우 두껍게 될 경우(50㎚ 이상)에는 금속층(140a)의 결정립계 내부로 O₂ 플라즈마가 충분히 침투하지 못하여 니노 크리스탈층(140)이 효과적으로 형성되지 않을 수 있다. 도 22(d)에 도시된 바와 같이 산화 공정 완료 후의 나노 크리스탈층(140)과 나노 크리스탈(141)과 이를 둘러싸는 NiO의 절연층(142)으로 이루어진다.

여기서, 상술한 금속층(140a)의 증착과 산화 공정을 다수번 반복하여 다층의 나노크리스탈층(140)을 형성할 수 있다. 이때, 금속층(140a)의 증착 두께에 따라 다층의 나노크리스탈층(150)이 모두 동일한 두께로 형성될 수도 있고, 서로 다른 두께로 형성될 수도 있다. 바람직하게는 각기 서로 동일한 두께의 1∼10층의 나노크리스탈층(140)을 형성하는 것이 효과적이다.

도 21(c)를 참조하면, 나노 크리스탈층(140) 상부에 제 1 버퍼층(150)을 형성한다. 제 1 버퍼층(150)은 진공 열증착 또는 스핀 코팅 방법을 이용하여 형성할 수 있으며, LiF, NaCl, CsF, Li₂O, BaO, Liq 등의 물질을 이용하여 형성할 수 있다. 여기서, 제 1 버퍼층(150)은 0.1㎚∼1㎚의 두께로 형성할 수 있다.

도 21(d)를 참조하면, 제 1 버퍼층(150) 상에 제 2 전도성 유기물층(160)을 형성한다. 제 2 전도성 유기물층(160)은 10^-5∼10^-3 Pa의 압력을 유지하는 챔버내에서 증착률을 0.2∼2Å/s로 유지하여 150∼400℃의 온도에서 유기 물질을 증발시켜 형성한다. 제 2 전도성 유기물층(160)은 Alq₃를 이용할 수 있으며, 20∼50㎚의 두께로 형성한다.

도 21(e)를 참조하면, 제 2 전도성 유기물층(160) 상부에 제 2 버퍼층(170)을 형성한 후 제 2 전극(180)을 형성한다. 제 2 버퍼층(170)은 진공 열증착 또는 스핀 코팅 방법을 이용하여 형성할 수 있으며, LiF, NaCl, CsF, Li₂O, BaO, Liq 등의 물질을 이용하여 형성할 수 있다. 여기서, 제 2 버퍼층(170)은 0.1㎚∼1㎚의 두께로 형성할 수 있는데, 제 1 버퍼층(150)보다 두껍게 형성할 수 있다. 또한, 제 2 전극(180)은 10^-6∼10^-3Pa의 압력을 유지하는 챔버에서 증착률을 2∼7Å/s로 유지하여 1000∼1500℃의 온도에서 금속 물질을 증발시켜 형성한다. 제 2 전극(180)은 Al을 이용하는 것이 바람직하고, 20∼150nm의 두께로 형성하는 것이 바람직하다.

또한, 상술한 각 층들은 진공 분위기에서 인시투(In-situ)로 진행되는 것이 바람직하다. 즉, 상술한 설명에서 제 1 및 제 2 전극(120, 180)과, 제 1 및 제 2 전도성 유기물층(130, 160)과, 나노 크리스탈층(140)과, 제 1 및 제 2 버퍼층(150, 170)은 단일 증착 시스템 내에서 증착될 수 있다. 예를 들어 제 1 및 제 2 전극(120, 180), 그리고 나노 크리스탈층(140) 형성을 위한 금속층(140a) 증착을 위한 챔버와, 제 1 및 제 2 전도성 유기물층(130, 160)과 제 1 및 제 2 버퍼층(150, 170)의 유기물층 증착을 위한 챔버와, 산화를 위한 플라즈마 발생 챔버와, 냉각 챔버와, 로드락 챔버와, 쉐도우 마스크 챔버가 하나의 트랜스퍼 모듈에 접속되어 있는 단일의 시스템 내에서 증착이 이루어질 수 있다. 이 경우 기판을 전극 증착을 위한 챔버에서 유기물층 증착을 위한 챔버로 이송할 경우, 기판이 대기중에 노출되지 않고, 진공 상태인 트랜스퍼 모듈 내에서 이동할 수 있게 된다. 물론 이에 한정되지 않고, 상기 챔버들이 각기 다른 시스템에 접속될 수도 있다.

상술한 설명에서는 비휘발성 메모리 소자는 식각 공정을 실시하지 않고 쉐도우 마스크와 진공 증착(vaccum evaporation)을 통해 제조할 수 있다. 그러나, 이에 한정되지 않고 다양한 방법을 통해 제조할 수 있다. 즉, 상기의 전극(120, 180), 전도성 유기물층(130, 160), 나노 크리스탈층(140) 및 버퍼층(150, 170)은 열 증착(thermal evaporation) 공정 이외에 E-빔 증착 공정, 스퍼터링 공정, CVD 공정, MOCVD 공정, MBE 공정, PVD 공정, ALD 공정 등을 통해 형성할 수 있다. 그리고, 전극(120, 180)과, 전도성 유기물층(130, 160)과, 버퍼층(150, 170)은 전체 구조상에 형성한 후 패터닝 공정을 통해 그 형상을 제작할 수도 있다. 예를 들어, 기판(110)의 상부에 도전성 물질을 형성한 후 마스크를 이용한 사진 및 식각 공정을 통해 제 1 전극(120)을 제외한 영역의 도전성 물질을 제거하여 제 1 전극(120)을 형성할 수도 있다. 또한, 습식 및 건식 산화 방식을 이용하여 산화 공정을 실시할 수도 있다.

상기 본 발명의 제 1 실시 예에 따른 비휘발성 메모리 소자의 제조 방법에서는 제 1 및 제 2 전도성 유기물층(130 및 160)으로 저분자 유기물, 예를 들어 Alq3를 이용하고, 금속층을 산소 플라즈마를 이용하여 산화시켜 나노 크리스탈층(140)을 형성하였다. 그러나, 제 1 및 제 2 전도성 유기물층(130 및 160)으로 고분자 물질을 이용할 수도 있고, 금속층의 증착 및 산화에 의해 나노 크리스탈층(140)을 형성하는 방법 이외에도 나노 크리스탈이 절연층에 의해 감싸지도록 나노 크리스탈층을 형성하는 등 다양한 방식이 존재할 수 있다. 이하, 본 발명의 다른 실시 예들로서, 고분자 물질을 제 1 및 제 2 전도성 유기물층(130 및 160)으로 이용하는 비휘발성 메모리 소자의 제조 방법을 설명하기로 한다. 또한, 본 발명의 다른 실시 예들은 본 발명의 실시 예에서 설명된 내용과 중복되는 내용은 간략하게 설명하겠다.

도 23은 본 발명에 따른 비휘발성 메모리 소자의 다른 제조 방법을 설명하기 위해 순서적으로 설명하기 위한 단면도이다. 본 실시 예에서는 고분자 물질을 이용하여 전도성 유기물층을 형성하고, 증착 및 큐어링으로 나노크리스탈층을 형성하는 비휘발성 메모리 소자의 제조 방법을 설명한다.

도 23(a)를 참조하면, 기판(110) 상부에 제 1 전극(120)을 형성한다. 그리고, 제 1 전극(120) 상부에 제 1 전도성 유기물층(130)을 형성한다. 여기서, 제 1 전도성 유기물층(130)은 PVK 또는 Ps 등의 고분자 물질을 이용하여 형성할 수 있으며, 스핀 코팅(spin coating) 방식에 의하여 형성할 수 있다.

도 23(b)를 참조하면, 제 1 전도성 유기물층(130) 상부에 제 1 배리어층(192), 금속층(140a), 제 2 배리어층(194) 및 제 2 전도성 유기물층(160)을 순차적으로 형성한다. 여기서, 제 1 및 제 2 배리어층(192 및 194)은 후속 공정으로 완성되는 나노 크리스탈층에서 나노 크리스탈을 감싸는 전자의 터널링 배리어를 형성하기 위한 것이다. 제 1 및 제 2 배리어층(192 및 194)은 NiO, Al2O3, TiO2 등의 금속 산화물을 이용하여 형성할 수 있으며, ALD 방식으로 형성할 수 있다. 또한, 금속층(140a)은 증착 방식으로 형성될 수 있으며, 산화 가능한 금속 또는 산화가 가능하지 않은 금속을 모두 이용할 수 있고, 1∼10㎚ 정도의 두께로 형성할 수 있다. 그리고, 제 2 전도성 유기물층(160)은 제 1 전도성 유기물층(130)과 동일하게 형성될 수 있는데, 예를 들어 PVK 또는 Ps 등의 고분자 물질을 이용하여 스핀 코팅 방식으로 형성할 수 있다.

도 23(c)를 참조하면, 제 2 전도성 유기물층(160)을 형성한 후 큐어링(curing) 공정을 실시한다. 큐어링 공정에 의해 금속층(140a) 상부 및 하부의 제 1 및 제 2 배리어층(192 및 194)이 금속층(140a) 내의 금속의 나노크리스탈(141)을 감싸게 된다. 따라서, 나노크리스탈(141)과 이를 감싸는 배리어(143)을 포함하는 나노크리스탈층(140)이 형성된다. 이러한 큐어링 공정은 150℃∼300℃의 온도에서 0.5∼4시간 동안 진행되는 것이 바람직하다. 나노 크리스탈층(140)을 형성한 후 제 2 전도성 유기물층(160) 상부에 제 2 버퍼층(170)을 형성하고, 제 2 버퍼층(170)을 포함하는 기판(100) 상부에 제 2 전극(180)을 형성한다.

상기 본 발명의 제 2 실시 예에 따른 비휘발성 메모리 소자의 제조 방법은 제 1 절연층(192), 금속층(140a) 및 제 2 절연층(194)이 순차적으로 적층된 구조를 큐어링하여 나노 크리스탈(141)을 감싸는 절연층(143)로 구성된 나노크리스탈층(140)을 형성하였으며, 제 1 및 제 2 전도성 유기물층(130 및 160)은 고분자 물질로 형성하였다. 이러한 방법에 의해서도 균일한 사이즈 및 분포를 갖는 나노크리스탈층을 형성할 수 있어 안정된 소자 특성을 확보할 수 있다.

도 24는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도로서, 나노 크리스탈이 분산된 유기 물질을 증착하여 전도성 유기물층 및 나노 크리스탈층을 형성하는 방법을 설명하기 위한 단면도이다.

도 24(a)를 참조하면, 기판(110) 상부에 제 1 전극(120)을 형성한 후 그 상부에 복수의 나노 크리스탈(141)이 분산된 전도성 유기물층(135)을 형성한다. 여기서, 절연층(144)이 나노 크리스탈(141) 각각을 감싸도록 형성될 수 있는데, 절연층(144)에 의하여 감싸여진 나노 크리스탈(141)이 분산된 유기 물질의 형성 방법에 대해서는 도 25를 참조하여 후술하기로 한다. 또한, 전도성 유기물층(135)은 회전 도포 및 열처리 공정에 의해 형성할 수 있다. 예를 들어 기판(110)을 1500∼3000rpm의 회전 속도로 회전시키면서 기판(110) 상에 나노 크리스탈(141)이 분산된 유기 물질을 떨어뜨린 후 100∼150℃의 온도에서 30 내지 90분간 열처리하여 전도성 유기물층(135)을 형성할 수 있다. 여기서, 유기 물질을 떨어뜨린 후 기판(110)을 약 50초 내지 100초간 더 회전시켜 유기 물질이 고르게 도포되도록 할 수도 있다.

도 24(b)를 참조하면, 전도성 유기물층(135) 상부에 버퍼층(170)을 형성한 후 이들을 포함하는 기판(110) 상부에 제 2 전극(180)을 형성한다.

상기 본 발명의 제 3 실시 예에 따른 비휘발성 메모리 소자의 제조 방법에서 나노 크리스탈(141) 각각을 감싸는 절연층(144)은 터널링 배리어로 작용한다. 물론, 절연층(144)이 형성되지 않고 나노 크리스탈(141)이 전도성 유기물층(135)에 분산되도록 할 수 있다. 나노 크리스탈(141)을 감싸도록 절연층(144)을 형성하면 절연층(144)을 형성하지 않는 경우에 비해 소자 신뢰성 및 인듀런스(endurance) 특성을 향상시킬 수 있다.

도 25는 도 24(a)의 유기물층 형성 방법을 구체적으로 설명하기 위한 도면으로, 배리어층을 갖는 나노크리스탈이 분산된 유기 물질을 예를 들어 설명하기로 한다.

우선, 배리어층(144)에 의하여 감싸여진 나노크리스탈(141)을 합성하기 위하여 도 21의 (a) 내지 (e)의 과정을 수행한다.

즉, (a)에 도시된 바와 같이, 금속염으로 HAuCl₄를 수성 용매중 순수(DI water)에 용해시켜 금속염의 수용액을 제조한다. 이때, 금속염의 수용액 내에서 금속염은 H+ 및 AuCl₄- 로 이온화되어 Au 소오스로 작용한다. 또한, TOAB(tetraoctylammonium)를 비수성 용매 중 톨루엔(toluene)에 용해시켜 이온화된 TOAB를 포함하는 톨루엔 용액을 제조한다. 이때, 이온화된 TOAB는 후속 공정에서 금속 함유 이온인 AuCl₄-를 톨루엔 용액 내로 이동시키는 상전이(phase transfer) 촉매 역할을 한다.

이어서, (b)에 도시된 바와 같이, 금속염의 수용액과 TOAB가 용해된 톨루엔 용액을 교반시키면 금속 함유 이온인 AuCl₄-가 톨루엔 용액으로 이동한다. 이때, 교반은 500rpm 이상의 속도로 수행되는 것이 바람직하다.

상기 톨루엔 용액에 후속 Au 나노 크리스탈의 분산을 균일하게 만들어주는 분산 안정제(stabilizer)로서 CB(carbazole terminated thiol)를 첨가하여 교반을 진행한다. 이때, 교반은 상온에서 5∼20분 정도 진행되는 것이 바람직하다. 분산 안정제인 CB의 분자식(molecular formula)은 C23H31NS이며 그 화학명은 11-Carbazolyl dodecane thiol이다.

이어서, (c)에 도시된 바와 같이, (b)의 CB가 첨가된 톨루엔 용액에 AuCl4-를 환원시키기 위한 환원제로서 NaBH₄(sodium brohydride)를 첨가하여 교반을 진행한다. 이때, 교반은 500rpm 이상의 속도로 상온에서 3∼10 시간 동안 진행되는 것이 바람직하다.

그 결과, (d)에 도시된 바와 같이, 톨루엔 용액 내에는 Au 나노크리스탈과 CB의 결합 물질이 형성된다. 이때, CB는 Au 나노크리스탈을 감싸는 형태로 형성되므로, 분산 안정제의 역할 뿐만 아니라 배리어 물질들과 동일하게 전자의 터널링 배리어로도 작용하게 된다.

이어서, (e)에 도시된 바와 같이, 톨루엔 용매를 증발시켜 Au 나노크리스탈과 CB의 결합 물질을 잔류시킨다. 이 증발은 로터리 증발기(rotary evaporator)에서 -1Bar 이하의 상대적으로 저압의 조건으로 수행되는 것이 바람직하다.

이어서, (f)에 도시된 바와 같이, Au 나노크리스탈과 CB의 결합 물질을 클로로포름(chloroform)에 용해시키는데 이는 고분자 물질과의 혼합을 위한 것이다. 이 클로로포름 용액에 고분자 물질로 PVK를 혼합시킨다.

최종적으로, (g)에 도시된 바와 같이, CB에 의하여 감싸여진 Au 나노크리스탈과 고분자 물질이 혼합된 최종 용액이 생성된다. 이 용액이 기판 상에 스핀 코팅되면 상기 도 24(a)에 도시된 전도성 유기물층(135)의 구조가 형성된다. 본 실시 예에서는 전도성 유기물층(135) 내에 분산된 나노크리스탈(141)이 Au이고 이를 감싸는 절연층(144)이 CB가 될 것이다.

상기 본 발명의 제 3 실시 예와 같은 방식을 이용하는 경우에도 균일한 사이즈 및 분포를 갖는 나노 크리스탈을 형성할 수 있으며, 특히 스핀 코팅에 의하여 나노크리스탈을 포함하는 유기물층을 한번에 형성할 수 있다는 점에서 공정 과정이 간단하고 양산 가능성이 높다는 장점이 있다.

한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

110 : 기판 120 : 제 1 전극
130 : 제 1 전도성 유기물층 140 : 나노 크리스탈층
150 : 제 1 버퍼층 160 : 제 2 전도성 유기물층
170 : 제 2 버퍼층 180 : 제 2 전극

Claims (11)

1. 서로 이격된 제 1 및 제 2 전극;
   상기 제 1 및 제 2 전극 사이에 마련된 적어도 한층의 나노 크리스탈층; 및
   상기 제 1 및 제 2 전극과 상기 나노 크리스탈층 사이에 각각 마련되며, 쌍안정 도전성 특성을 갖는 제 1 및 제 2 물질층을 포함하고,
   상기 나노 크리스탈층을 기준으로 상기 제 1 및 제 2 물질층은 버퍼층 포함 여부에 따라 비대칭적으로 형성되며,
   상기 제 1 물질층은 제 1 전도성 유기물층을 포함하며,
   상기 제 2 물질층은 제 2 전도성 유기물층과, 적어도 하나의 버퍼층을 포함하는 비휘발성 메모리 소자.
   
2. 청구항 1에 있어서, 상기 나노 크리스탈층은 복수의 나노 크리스탈과 상기 나노크리스탈을 감싸는 배리어층을 포함하는 비휘발성 메모리 소자.
   
3. 청구항 1 또는 청구항 2에 있어서, 상기 나노 크리스탈층과 제 2 전도성 유기물층 사이에 형성된 제 1 버퍼층과, 상기 제 2 전도성 유기물층과 상기 제 2 전극 사이에 형성된 제 2 버퍼층 중 적어도 하나를 포함하는 비휘발성 메모리 소자.
4. 청구항 3에 있어서, 상기 제 1 및 제 2 버퍼층은 금속 화합물을 이용하여 형성된 비휘발성 메모리 소자.
   
5. 청구항 4에 있어서, 상기 제 1 및 제 2 버퍼층은 각각 0.1㎚ 내지 1㎚의 두께로 형성된 비휘발성 메모리 소자.
   
6. 청구항 5에 있어서, 상기 제 2 버퍼층이 상기 제 1 버퍼층보다 두껍게 형성된 비휘발성 메모리 소자.
   
7. 청구항 3에 있어서, 상기 제 2 전도성 유기물층이 상기 제 1 전도성 유기물층보다 두껍게 형성된 비휘발성 메모리 소자.
   
8. 청구항 3에 있어서, 상기 제 1 및 제 2 버퍼층은 상기 제 1 및 제 2 전극에 각각 고전압 및 저전압이 인가되는 순방향 바이어스에서 전하 이동을 촉진하고, 상기 제 1 및 제 2 전극에 각각 저전압 및 고전압이 인가되는 역방향 바이어스에서 전하 이동을 억제하는 비휘발성 메모리 소자.
   
9. 청구항 3에 있어서, 상기 제 1 전극 및 제 2 전극 사이에 인가되는 전위차에 따라 전류량이 급격히 증가하는 문턱 전압 영역과, 상기 제 1 및 제 2 전극 사이에 인가되는 전위차가 증가할수록 전류가 감소하는 부저항 영역을 포함하는 비휘발성 메모리 소자.
   
10. 청구항 9에 있어서, 상기 문턱 전압 이하의 제 1 전압 레벨에서 읽기 동작이 수행되고, 상기 문턱 전압 이상부터 상기 부저항 영역까지의 제 2 전압 레벨에서 프로그램 동작이 수행되며, 상기 제 2 전압 레벨보다 큰 제 3 전압 레벨에서 소거 동작이 수행되는 비휘발성 메모리 소자.
    
11. 청구항 10에 있어서, 상기 제 1 및 제 2 전극에 순방향 바이어스를 인가하는 경우와 상기 제 1 및 제 2 전극에 역방향 바이어스를 인가하는 경우 비대칭적으로 동작하는 비휘발성 메모리 소자.

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