KR20080095281A

KR20080095281A - 브이에이치에프/유에이치에프/지에스엠/지피에스/블루투스/무선 전화 내의 트랜시버 개발

Info

Publication number: KR20080095281A
Application number: KR1020087022316A
Authority: KR
Inventors: 구러스와마이 스리다란
Original assignee: 구러스와마이 스리다란
Priority date: 2006-02-17
Filing date: 2007-02-15
Publication date: 2008-10-28
Also published as: EP1997231A4; EP1997231B1; US20090147884A1; EP1997231A2; JP5269614B2; US20070197183A1; JP2009527942A; WO2007098046A2; US7519349B2; WO2007098046A3; US7979046B2

Abstract

디지털 통신 회로는 CMOS 또는 다른 IC 구조에서 구현될 수 있다. 디지털 회로는 디지털 도메인에서 음의 주파수 제거기 또는 영상 주파수 제거기를 이용할 수 있다. 상기 회로는 믹서, 스위치, 복소 필터, 저 잡음 증폭기 및 합산기를 포함할 수 있다. 영상 주파수는 디지털적으로 제거될 수 있다.

트랜시버, 디지털 수신기, 디지털 회로, 디지털 주파수 합성기

Description

브이에이치에프/유에이치에프/지에스엠/지피에스/블루투스/무선 전화 내의 트랜시버 개발{TRANSCEIVER DEVELOPMENT IN VHF/UHF/GSM/GPS/BLUETOOTH/CORDLESS TELEPHONES}

본 명세서는 일반적으로 통신 회로 및 시스템에 관한 것이다. 보다 구체적으로, 본 명세서는 디지털 도메인에서 영상 주파수 제거 및 음의(또는 양의) 주파수 제거를 이용하는 수신기 또는 송신기에 관한 것이다.

무선 주파수(Radio Frequency : RF) 수신은 다양한 이동 통신 장비(예를 들어, 무선 전화, 브이에이치에프(VHF), 유에이치에프(UHF), 블루투스, 위성 위치측정 시스템(Global Positioning System : GPS), 컴퓨터, 핸드헬드 컴퓨터(handheld computer), 위성 라디오(satellite radio) 등)에서 종종 이용된다. RF 수신은 (고 주파수 신호(예를 들어, 1.5 기가헤르츠(gigahertz))와 같은) 인커밍 신호(incoming signal)가 여러 가지의 원하지 않는 다른 신호에 대해 선택되는 것을 종종 요구한다.

인커밍 신호는 일반적으로 그것에 대해 인코딩된 정보를 가지고, 매우 낮은 신호 레벨을 종종 가진다. 인커밍 신호로부터 인코딩된 정보를 획득하기 위하여, 인커밍 신호는 보다 낮은 주파수로 변환되고, 그 신호 레벨은 복조기 또는 아날로그-디지털 변환기가 인코딩된 정보를 획득할 수 있도록 상승된다. 따라서, 대부분의 종래 수신기의 구조는, 복조기 또는 아날로그-디지털 변환기에 인커밍 신호를 제공하기 전에 인커밍 신호를 적절한 레벨로 증폭시키고 원하지 않는 간섭 신호를 제거함으로써, 인커밍 신호를 프로세싱한다. 이러한 프로세싱은 많은 왜곡을 도입하지 않고 완료되는 것이 바람직하다. 또한, 배터리로 동작되는 장치에서, 이러한 모든 기능은 최소한의 전력 소비로 이루어지는 것이 바람직하다.

종래의 수신기에서, RF 수신은 아날로그 슈퍼 헤테로다인 수신기(analog super-heterodyne receiver)에 의해 종종 이루어진다. 이러한 수신기는 아날로그 컴포넌트(component)를 이용하여 무선 주파수(RF) 신호를 하나 이상의 더 낮은 중간 주파수(Intermediate Frequency : IF) 신호로 다운 변환(down convert)한다. 미국특허 제5,802,463호는 종래의 슈퍼 헤테로다인 수신기 및 직접 변환 수신기를 논의한다.

IF 신호는 IF 신호가 보다 용이하게 필터링, 증폭 및 그 외에 프로세싱되도록 하는 고정된 또는 적어도 제한된 주파수를 가진다. 종래의 슈퍼 헤테로다인 수신기에서, 안테나는 대역 통과 RF 필터(band pass RF filter)로 공급되는 RF 신호를 제공하고, 대역 통과 RF 필터는 대상 대역폭 이외의 다른 RF 신호 및 잡음을 감쇠시키면서, 대상 대역폭 이내의 (희망하는 및 그 외의) RF 신호 및 잡음만을 선택적으로 통과시킴으로써, 이후 스테이지(stage)의 필요한 동적 범위를 줄인다. 그 다음, 대역 제한 RF 신호 및 잡음은 저 잡음 증폭기(Low Noise Amplifier : LNA)에 의해 증폭된다.

원하지 않는 간섭을 제거하는 필터가 증폭기의 앞에 위치하는 경우, 증폭기의 전력 소비는 감소될 수 있다. RF 필터가 LNA에 의해 증폭되고 영상 주파수 대역 이내에 포함되는 전기적 잡음 및 신호 - 이것은 그들이 중간 주파수(IF) 섹션을 통하여 필터링되지 않고 통과할 수 있으므로 특히 중요함 - 를 감쇠시키는 것을 돕기 위하여, LNA으로부터의 증폭된 RF 신호는 영상 필터에 의해 필터링된다. 믹서(mixer)는 대역 제한 RF 신호를 희망하지 않는 믹싱 결과(mixing product)와 함께 IF 대역으로 변환하기 위하여, 증폭된 RF 신호를 국부 발진기(Local Oscillator : LO) 주파수 신호와 믹싱(mixing)한다.

일반적으로, 믹서로부터의 IF 신호는 IF 필터에 커플링(coupling)되고, 이것은 희망하는 신호를 포함하는 서브 대역(sub-band)을 주로 통과시킨다. 이러한 (및 임의의 연속적인) IF 필터는 RF 필터 및 영상 필터에 의해 불충분하게 필터링된 영상 대역의 영상 서브 대역에 존재하는 임의의 희망하지 않는 신호 및 잡음의 나머지를 추가 감쇠 없이 통과시킨다.

IF 필터 및 증폭기를 통한 전달을 프로세싱하는 도중에, 필터에 의해 통과된 서브 대역에 존재하는 희망하는 IF 신호는 IF 내의 다른 서브 대역에 존재하는 신호 및 잡음을 위하여 선택된다. 일반적으로, 선택된 IF 신호는 복조되고, 통신 제어 시스템에 의한 이용을 위하여 기저 대역 정보 신호로 변환된다. 아날로그 슈퍼 헤테로다인 설계의 다양한 변화가 존재한다.

종래의 아날로그 슈퍼 헤테로다인 설계의 하나의 단점은 집적 회로(IC, 또는 마이크로칩) 상으로 용이하게 완전 집적될 수 없다는 점이다. 대부분의 슈퍼 헤테로다인 수신기는 고 주파수에서 동작하고 아날로그 컴포넌트로 구성되는 중요한 사전 변환 필터(pre-conversion filter) 및 고 품질 협대역 IF 필터를 요구한다. 따라서, 슈퍼 헤테로다인 수신기의 아날로그 특성은 보다 큰 크기, 보다 높은 비용 및 보다 높은 전력 소비를 발생시킨다.

영상 제거 필터(image-reject filter)를 트레이드 오프 관리(trade-off governing)하는 것은 설계자에게 영상을 서프레싱(suppressing)하는 다른 방법을 찾는 동기를 부여한다. 이러한 하나의 방법은 하틀리 구조(Hartley architecture)를 이용한다. 직접 변환 구조(Direct Conversion Architecture)에 적용되는 종래의 하틀리 아날로그 회로(1000)의 예는 도 1a에 도시되어 있다. 도 1a를 참조하면, 하틀리 회로(1000)는 RF 입력을 국부 발진기(LO)의 직교 위상, Cos(ωt) 및 Sin(ωt)과 믹싱하고, 결과 신호를 저역 통과 필터링하며, 결과 신호를 함께 합산(summing)하기 전에 그것을 90도 이동시킨다. Cos(ωt) 및 Sin(ωt) 신호는 LO 주파수에 존재한다. 회로(1000)는 아날로그 믹서(1020A-B), 증폭기(1018), 아날로그 필터(1022A-B), 아날로그 위상 지연 회로(1026) 및 아날로그 합산기(1028)를 포함한다. LO 주파수가 RF 주파수와 동일할 경우, 결과 IF는 0이 된다.

이므로, 도 1a의 프로세싱은 입력에 하나의 양의(또는 음의) 주파수(LO)를 곱하는 것과 같이 생각될 수 있다. 시간 도메인에서의 곱은 주파수 도메인에서의 컨볼루션(convolution)과 동등하다.

결과 IF에서는, 원하는 주파수 및 영상 주파수가 양의 주파수 및 음의 주파수로서 분리된다. 다음의 힐버트 필터(Hilbert filter)는 영상을 제거한다. 90도 이동시키고 가산하는 것은 힐버트 필터와 동등하다는 점을 유의하여야 한다. 한편, LO의 주파수가 RF 주파수와 상이할 경우, 원하는 주파수 및 영상 주파수는 IF 주변으로 다운 변환(down-convert)된다. GSM 저 IF 방식(GSM Low IF scheme)에 대한 예시 파형은 도 1b에 도시되어 있다. 그 후, (도 1b에서 점선에 의해 나타낸) 복소 대역 통과 필터는 영상을 제거한다.

본질적으로, 입력이 실수인 경우, 영상은 그것을 하나의 복소 주파수와 곱함으로써 분리된다. 영상이 제거될 뿐만 아니라, 모든 음의(또는 양의) 주파수가 서프레싱되고, 즉, 서프레싱된 영상 대역이 매우 넓다.

입력이 복소수인 경우, 동일한 원리가 적용될 수 있다. 2개의 복소수 곱셈을 실행하기 위해서는, 보다 많은 연산이 수행될 필요가 있다. 도 2에 도시되어 있는 바와 같이, 4번의 곱셈(믹서) 및 (감산이 음수(negative quantity)의 합산과 같이 보여질 수 있으므로) 2번의 합산이 복소 곱셈에 필요하다. 도 2는 방정식

을 구현한다. "Low IF Topologies for High Performance Analog Front-Ends of Fully Intergrated Receivers" IEEE Transactions on Circuits and Systems-Ⅱ Analog and Digital Signal Processing, Vol.45, No. 3, March 1998을 참조하라.

영상 제거 구조의 동일한 개념이 송신 모드에서 동등하게 유효하다는 점을 유의하여야 한다. 일반적으로, 송신 모드는 IF로부터의 업 변환 방식(up-convert scheme)을 포함한다. LO와의 유사한 복소 곱셈은 IF를 RF 대역으로 변환할 수 있다.

그 후, 설계자는 아날로그 회로를 줄이고, 디지털 도메인에서 더 많이 행하도록 시도하였다. 일부 기술은 샘플링 믹서(sampling mixer) 및 이산 신호 프로세싱(discrete signal processing)을 이용하였다.

특정 문서는 디지털 필터링 및 디지털 기저 대역 다운 변환을 이용하는 RF 샘플링 믹서 구조를 논의한다. 이러한 문서는 K. Muhammad et al., "A Discrete-time Bluetooth Receiver in a 0.13um Digital CMOS Process," Proc., of IEEE Solid-state Circuits Conf., sec. 15.1, pp 268-269, 527, Feb 2004; K. Muhammad and R. B. Staszewski, "Direct RF Sampling Mixer with Recursive Filtering in Charge Domain," Proc., of 2004 IEEE Intl. Symp. on Circuits and Systems., sec., ASP-L29.5, May 2004; S. Karvonen et al., "A Low Noise Quadrature Subsampling Mixer," Proc., of the ISCAS, pp 790-793, 2001을 포함한다. 디지털 필터의 체인(chain)에 앞서 신호를 다운 변환하는 샘플링 믹서를 이용하여 디지털 도메인에서 프로세싱하는 것이 수신기 구조를 위해 제안되었다. 각각의 디지털 필터는 희망하는 신호를 왜곡하지 않고, 원하지 않는 주파수를 가능한 한 많이 제거하도록 설계된다. 첫 번째 2개의 열거된 문서는 FIR 저역 통과 필터의 체인을 이용하는데 주로 중점을 둔다. 마지막 열거된 문서는 입력이 IF로 다운 변환된 이후의 복소 필터와, 서브 샘플링(sub-sampling) 기술을 이용하는 것을 제안한다.

디지털 설계와 보다 호환성 있는 수신기에 대한 필요성이 존재한다. 또한, 종래의 아날로그 설계를 이용하지 않는 수신기에 대한 필요성이 존재한다. 또한, 디지털 로직 장치를 이용하여 보다 높은 분리 감도(selectivity), 민감도(sensitivity) 및 충실도(fidelity)를 가능하게 하는 디지털 수신기에 대한 필요성이 존재한다. 또한, 종래의 아날로그형 설계와 비교할 때 저가이고, 작은 면적을 가지며, 저 전력 소비를 가지는 수신기 구조에 대한 필요성이 존재한다. 한편, 복소 필터링을 뒤따르는 영상 분리에 활용되는 디지털 수신기에 대한 필요성이 존재한다.

대표적인 실시예는 디지털 수신기에 관한 것이다. 디지털 수신기는 증폭기와, 증폭기로부터 A 신호 및 jB 신호를 수신하도록 커플링된 샘플링 믹서를 포함한다. 믹서는 C 국부 발진기 신호를 수신하는 믹서의 제1 믹서 쌍 및 jD 국부 발진기 신호를 수신하는 제2 믹서 쌍을 포함할 수 있다. jD 국부 발진기 신호는 C 국부 발진기 신호에 대해 위상 지연된다. 이와 달리, 믹서는 국부 발진기 신호를 수신하고 복수의 제1 스위치 및 복수의 제2 스위치에 커플링되는 출력을 가지도록 커플링될 수 있다. 제1 스위치는 국부 발진기 신호로부터 파생되는 C 제어 신호를 수신하고, 제2 스위치는 국부 발진기 신호로부터 파생되는 jD 제어 신호를 수신한다. C 제어 신호는 jD 제어 신호에 대해 위상 지연된다. 수신기는 믹서로부터 결과 신호를 수신하도록 커플링된, 캐패시터와 같은 적분 소자(integration device)를 포함할 수 있다. 수신기는 이 적분 소자에 커플링된 합산기(summer)를 더 포함한다. 이 합산기는 AC-BD의 제1 합계 및 BC+AD의 제2 합계를 제공한다.

다른 대표적인 실시예는 무선 어플리케이션을 위한 디지털 회로에 관한 것이다. 디지털 회로는 증폭기; 제1 믹서 및 제2 믹서를 포함하는 적어도 한 쌍의 디지털 샘플링 믹서; 및 샘플링 캐패시터 세트를 포함한다. 제1 믹서는 제1 입력, 및 제1 국부 발진기 신호를 수신하도록 커플링된 제2 입력을 가지고, 제2 믹서는 제1 입력, 및 제2 국부 발진기 신호를 수신하도록 커플링된 제2 입력을 가진다. 샘플링 캐패시터 세트는 그라운드(ground)와, 믹서들의 각각의 믹서 사이에 커플링된다. 회로는 캐패시터 세트에 커플링된 디지털 합산기 및 이 합산기에 커플링된 디지털 복소 필터를 더 포함한다. 회로는 영상 제거를 위해 음의 주파수 제거를 이용한다.

다른 대표적인 실시예는 디지털 통신 회로에 관한 것이다. 회로는 A 신호, jB 신호, C 국부 발진기 신호 및 jD 국부 발진기 신호를 복소 곱셈하는 수단을 포함하고, 여기서 C 국부 발진기 신호는 jD 국부 발진기 신호에 대해 위상 지연된다. 회로는 평균 AC 신호, 평균 AD 신호, 평균 BD 신호 및 평균 BC 신호를 제공하는 수단을 더 포함한다. 회로는 평균 AC 신호 및 평균 BD 신호의 제1 합계와, 평균 BC 신호 및 평균 AD 신호의 제2 합계를 제공하는 수단과, 제1 합계 및 제2 합계를 수신하고 영상 프리 출력 신호(image free output signal)를 제공하는 수단을 더 포함한다.

하나의 대표적인 형태에 따르면, 합산기는 AC-BD의 제1 합계 및 BC+AD의 제2 합계를 제공한다. 합산기의 출력은 복소 LO에 의해 곱해진 RF 입력을 나타낸다. LO와의 복소 곱셈은 원하는 주파수 및 영상 주파수의 보다 효율적인 분리를 허용한다. 복소 대역 통과 필터링은 영상을 완전히 제거할 수 있다.

이하, 바람직한 대표적인 실시예는 첨부된 도면과 관련하여 설명될 것이고, 여기서 동일한 숫자는 동일한 구성요소를 나타낸다.

도 1a는 선행 기술의 영상 제거 수신기 구조의 전기적 개략 전체 블럭도이다.

도 1b는 도 1a에 예시되는 구조와 연관된 파형도 세트이다.

도 2는 입력이 복소수인 경우, 선행 기술의 복소 곱셈기의 전기적 개략 전체 블럭도이다.

도 3은 대표적인 실시예에 따른 디지털 수신기의 전기적 개략 전체 블럭도이다.

도 4는 다른 대표적인 실시예에 따른 디지털 수신기의 전기적 개략 전체 블럭도이다.

도 5a-c는 다른 대표적인 실시예에 따른 디지털 수신기의 전기적 개략 전체 블럭도를 포함한다.

도 3을 참조하면, 통신 시스템은 디지털 수신기(10)를 포함한다. 디지털 수신기(10)는 작은 면적과 우수한 성능을 제공하도록 디지털적으로 구현되는 것이 바 람직하다. 수신기(10)는 디지털 도메인에서 4개의 믹서 솔루션(mixer solution)을 이용하는 복소 곱셈에 의해 샘플링 믹서(sampling mixer) 및 이산 신호 프로세싱(discrete signal processing)(도 3)을 이용하여 영상 분리를 구현한다. 4개의 샘플링 믹서를 이용하는 것은 전력 소비를 증가시킬 수 있지만, VHF/UHF 에어본 트랜시버(VHF/UHF airborne transceiver)와 같은 특정 어플리케이션에서는 성능이 전력 소비보다 더 중요하다. 주로 1. 높은 IF 선택 2. 루핑 필터(roofing filter)에 의해 제공된 제거가 전체 영상 제거를 증가시키는 것으로 인하여, 이러한 방법에서 획득되는 영상 제거는 커진다.

이를테면, VHF, UHF, GSM, GPS, 블루투스 또는 무선 전화를 위한 트랜시버에서의 이용을 위하여, 수신기(10)는 임의의 통신 어플리케이션에서 이용될 수 있다. 바람직한 실시예에서, 수신기(10)는 중간 주파수(IF)를 프로세싱하기 위하여 4개의 믹서 구조를 이용한다. 바람직하게, 수신기(10)는 이산 신호 프로세싱을 이용하여 완전한 디지털 도메인에서 영상 분리를 이루기 위해 복소 곱셈을 이용할 수 있다.

출원인은 광대역을 통한 매우 큰 영상 제거가 유리한 구조를 이용하여 이루어질 수 있다는 것을 믿는다. 또한, 유리한 구조는 영상 분리 후에 복소 대역 통과 필터링(complex band-pass filtering)을 용이하게 구현할 수 있다.

디지털 수신기(10)는 증폭기(18), 4개의 믹서(20A-D), 직교 LO 드라이버(25), 4개의 샘플링 캐패시터(22A-D), 및 2개의 합산기 회로(34A-B)로 구성된다. 믹서(20A-D)는 샘플링 믹서인 것이 바람직하다. 증폭기(18)는 믹서(20A-B)의 입력에 커플링된 제1 출력 및 믹서(20C-D)의 입력에 커플링된 제2 출력을 가지는 것이 바람직하다. 믹서(20A-B)는 국부 발진기 입력을 각각 포함한다.

캐패시터(22A-D)는 그라운드와, 믹서(20A-D) 및 합산기 회로(34A-B) 사이의 각 노드 사이에 각각 커플링된다. 믹서 회로(20A 및 20C)의 출력은 합산기 회로(34A)의 각 입력에 커플링되고, 믹서 회로(20B 및 20D)의 출력은 합산기 회로(34B)의 각 입력에 커플링된다.

증폭기(18)는 저 잡음 증폭기(LNA)이고, 안테나(도면에 도시되어 있지 않음)로부터 신호를 수신하도록 커플링되는 것이 바람직하다. 안테나로부터의 신호는 무선 주파수(RF) 신호일 수 있다. 하나의 실시예에서, 수신기(10)는 디지털적으로 프로세싱될 수 있는 임의의 주파수에서의 RF 신호의 임의의 타입과 함께 이용될 수 있지만, 2400 MHz 직교 진폭 변조(Quadrature Amplitude Modulated : QAM) 신호는 안테나에 의해 수신된다.

증폭기(18)는 RF 신호의 I 및 Q 버전을 제공하는 위상 이동 네트워크를 포함하는 것이 바람직하다. 증폭기(18)는 I 및 Q 버전을 RF 신호와 연관된 입력 전압에 비례하는 전류 신호로서 제공하는 것이 바람직하다. 증폭기(18)는 믹서(20A 및 20B)에 커플링된 제1 출력(I 전류 출력 신호 예를 들어, A 신호에 대한 출력) 및 믹서(20C 및 20D)에 커플링된 제2 출력(Q 전류 신호(예를 들어, jB 신호)에 대한 출력)을 가진다.

증폭기(18)(LNA)로부터의 2개의 출력은 90°위상 분리되고, 출력 전류는 입력 전압에 비례한다. 전류로 변환함으로써, 디지털 샘플링 믹서는 LO에 의해 결정된 기간 동안 샘플링 캐패시터를 충전(charging)할 수 있고, 그에 따라, LO의 RF 입력 배에 비례하는 충전량을 생성할 수 있다. 가산, 감산 및 적분과 같은 기본적 수학 연산이 효율적인 방식으로 실현될 수 있으므로, 충전 모드가 유리하다. 예를 들어, 가산은 상이한 시간 지점에서 동일한 캐패시터 상에 충전량을 가산함으로써 이루어진다. 적분은 동일한 캐패시터 상에 가중 충전량을 복수 회 가산함으로써 이루어진다. 감산은 차동 모드 연산에서 실현될 수 있다.

믹서(20A-D)는 RF 신호(예를 들어, I 및 Q 신호)를 IF와 같은 보다 낮은 주파수로 다운 변환하기 위해 이용된다. 믹서(20A-D)는 디지털 샘플링 믹서일 수 있고, 증폭기(18)에 커플링된 입력 및 국부 발진기 신호를 수신하도록 커플링된 다른 입력을 포함할 수 있다.

국부 발진기(LO) 파형은 파형(27A)(예를 들어, C) 및 파형(27B)(예를 들어, jD, 여기서, 이상적인 회로에서 C = D)으로서 도 3에 도시되어 있다. 간단한 4-나누기 회로(divide-by-four circuit)에 의한 간단한 나눗셈은 LO의 직교 위상(C 및 jD)을 제공하기 위해 사용될 수 있다. 믹서(20A-D)는 샘플링 캐패시터(22A-D)로 출력 신호를 각각 제공한다.

믹서(20A-D)와 같은 샘플링 믹서는 LNA 입력 전압에 비례하는 LNA 전류가 LO에 의해 제어되는 시간 간격 동안 샘플링 캐패시터(22A-D)에 집적되도록 허용하는 것을 용이하게 한다. 예를 들어, 간격(t0 내지 t1) 동안, 충전량은 샘플링 캐패시터(22A)로 집적되고, t1에서의 캐패시터(22A)에 대한 전압은 LO에 비례하는 기간 동안 집적되는 LNA 입력의 스케일된 버전을 나타낸다. RF 주파수 및 LO 주파수가 IF 만큼 다른 경우, 믹서의 출력은 LO 주파수에서 샘플링된 IF 출력을 나타낸다.

아래에 설명하는 바와 같이, 수신기(10)를 통해 전파하는 신호는 복소수 표기법(complex notation)으로 나타낼 수 있다. 증폭기(18)로부터 믹서(20A 및 20B)에 의해 수신되는 신호는 A로서 나타내고, 증폭기(18)로부터 믹서(20C 및 20B)에 의해 수신되는 신호는 jB로서 나타낸다. 믹서(20A 및 20D)로 제공되는 국부 발진기 신호는 C에 의해 나타나고, 믹서(20B 및 20C)로 제공되는 국부 발진기 신호는 jD에 의해 나타나며, 여기서, 이상적인 회로에 대해서 C = D이다. 국부 발진기 신호가 위상 지연된 파형을 서로에 대해 90도 스위칭하는 것이 바람직하다. 시간(t1)에서, 믹서(20A)의 출력은 A*C를 나타내고, 믹서(20C)의 출력은 B*D를 나타낸다. 시간(t2)에서, 믹서(20B)의 출력은 A*D를 나타내고, 믹서(20D)의 출력은 B*C를 나타낸다. 합산기(34A)의 출력은 (AC-BD)를 제공한다. 감산은 AC 및 BD를 차동 증폭기의 2개의 입력에 인가시킴으로써 실현된다. 합산기(34B)의 출력은 (BC+AD)를 나타낸다.

캐패시터(22A 및 22C) 상의 충전량을 하나의 캐패시터로 전달함으로써 합산이 실현될 수 있다. 따라서, 합산기(34A-B)의 2개의 출력, 즉, 선(40A 및 40B)은 IF 신호를 나타내고, 여기서 RF 입력은 LO의 하나의 양의(또는 음의) 주파수에 의해 곱해진다. 이후의 복소 대역 통과 필터는 영상을 완전히 제거할 수 있다. 그 단계를 통과하기 전에, 다른 실시예가 설명되고, 여기서, 도 3을 참조하여 설명되는 제1 실시예의 구현예에 대해 다양한 단순화가 행해질 수 있다.

도 4를 참조하는 다른 대표적인 실시예에서, 샘플링 믹서의 수는 LO 및 IF 사이의 특별한 관계를 가짐으로써 2개로 감소된다. LO 및 IF는 아래의 방정식(1) 및 방정식(2)을 만족시키도록 선택된다. 이러한 관계는 하나의 LO 위상이 복소 곱셈에 필요한 직교 부분곱(quadrature sub-product)을 생성하는데 충분하다는 것을 보장한다.

방정식(1) 및 방정식(2)은 아래와 같이 도시된다.

여기서, N = 1, 2, 3,.... 방정식(1)

여기서, N은 평균 수이다.

및

방정식(2)

예를 들어, f(RF) = 2400 MHz이고, f(LO) = 2477.419 MHz이며, f(IF) = 77.419 MHz이다. 여기서, f(LO) = 4*8*(77.419)MHz이다.

따라서, 샘플링 믹서 이후에, 결과 IF 신호가 LO의 8 사이클 동안 축척(또는 집적)되는 경우, 결과 신호는 IF(77.419 MHz)의 직교 샘플을 나타낸다. 즉, 결과 IF는 77.419*4 = 309.676 MHz의 간격에서 시간 샘플을 가진다.

도 3 및 도 4를 참조하면, 도 4의 수신기(100)는 도 3을 참조하여 논의된 수신기(10)와 유사하다. 수신기(100)는 수신기(10) 내의 4개의 믹서(20A-20D) 대신에 2개의 믹서(120A-B)를 포함한다. 바람직하게, 수신기(100)는 추가적인 믹서를 요구하지 않고 적절한 직교 프로세싱을 제공하기 위해 적절한 샘플링 횟수를 이용한다. 수신기(100)는 증폭기(118), 국부 발진기 회로(225), 믹서(120A-B), 스위치(124A- D, 캐패시터(122A-D) 및 합산기(134A-B)를 포함한다. 믹서(124A-B)는 샘플링 믹서인 것이 바람직하다.

증폭기(118)는 믹서(120A)로 A의 신호를 제공하고, 믹서(120B)로 jB의 신호를 제공한다. 또한, 믹서(120A-B)는 국부 발진기 신호를 수신한다. 믹서(120A)의 출력은 스위치(124A 및 124B)에 커플링된다. 믹서(120B)의 출력은 스위치(124C 및 124D)에 커플링된다. 스위치(124A-D)에 대한 스위치 폐쇄(switch closing)는 스위치의 제어 입력에서 인가되는 제어 신호에 의해 제어된다.

도 4는 대표적인 파형(180A, 180B 및 180C)을 도시하고 있다. 파형(180A)은 LO 신호를 도시한다. 파형(180B)은 스위치(124A 및 124D)에 인가되는 제어 파형(예를 들어, C)이다. 파형(180C)은 스위치(124B 및 124C)에 인가되는 제어 파형(예를 들어, jD, 여기서, 이상적인 회로에 대해서 C = D)이다. 제어 파형(180B-C)은 LO/N(예를 들어, N = 8)의 주파수에서 토글링(toggle)한다. 따라서, 스위치(124A 및 124D)는 LO의 첫 번째 8 사이클 동안 폐쇄되고, 스위치(124B 및 124C)는 LO의 다음 8 사이클 동안 폐쇄된다.

캐패시터(122A-D)는 그라운드와, 스위치(120A-D) 및 합산기 회로(134A-B) 사이의 각 노드 사이에 커플링된다. 스위치(124A 및 124C)의 출력은 합산기 회로(134A)의 입력에 커플링되고, 스위치(124B 및 124D)의 출력은 합산기 회로(134B)의 입력에 커플링된다.

시간(t1)에서, 캐패시터(122A)의 전압 출력은 LO의 N(이러한 예에서는 N = 8) 사이클 동안 집적되는 LNA 입력에 비례하는 전압을 나타낸다. 따라서, 믹서 출 력은 길이 N = 8의 FIR 저역 통과 필터에 의해 필터링된다. 유사하게, 시간(t2)에서 캐패시터(122B)의 전압 출력은 LO의 N(= 8) 사이클 동안 집적되는 LNA 입력에 비례하는 전압을 나타낸다. IF 및 LO가 방정식(1)에 의해 관련되므로, 캐패시터(122A 및 122B)에서의 파형은 IF의 직교 샘플을 나타낸다. (이러한 예에서는, 하나의 IF 사이클이 32 LO 사이클을 포함한다.)

스위치(124A-D) 및 방정식(1)은 4개의 믹서를 이용하지 않고 직교 곱의 생성을 허용한다. LO 파형(180A)이 (C+jD)로서 구성될 수 있는 경우, 캐패시터(122A)에서의 출력은 다운 변환, 필터링된 IF의 하나의 직교 샘플이고, 이것은 A*C와 동등하다. 유사하게, 캐패시터(122B)에서의 출력은 다음의 다운 변환, 필터링된 IF의 직교 샘플이고, 이것은 A*D와 동등하다. 동일한 방식으로, 캐패시터(122C)에서의 출력은 다운 변환, 필터링된 IF의 하나의 직교 샘플이고, 이것은 B*D와 동등하며, 캐패시터(122D)에서의 출력은 다음의 다운 변환, 필터링된 IF의 직교 샘플이고, 이것은 B*C와 동등하다.

합산기(134A)는 스위치(124A 및 124C)로부터의 출력을 수신한다. 합산기(134B)는 스위치(124B 및 124D)로부터의 출력을 수신한다. 합산기(134A)의 출력은 (AC-BD)를 나타내고, 합산기(134B)의 출력은 (BC+AD)를 나타낸다. 동시에, 합산기(134A-B) 모두의 출력 즉, 선(140A 및 140B)은 (A+jB)*(C+jD)를 나타낸다. 합산기(134A 및 134B)는 수신기(10)의 합산기(34A-B)로서 동일한 방식으로 실현될 수 있다(도 3).

이러한 예에서, IF 출력은 77.419 MHz에서 존재하며, 그 샘플링된 출력은 309.676 MHz(= 77.419*4)에서 이용 가능하다. 이러한 신호의 진폭은 LNA 입력의 스케일된 버전을 나타낸다. 또한, 신호는 길이 N = 8을 이용하여 FIR 저역 통과 필터링된다. 필터링 양은 N을 적절히 변화시킴으로써 제어될 수 있다. IF가 4*IF 샘플링 레이트로 이용 가능한 경우, 표준 DSP 기술이 적용될 수 있다. 이후의 복소 대역 통과는 합산기(134A-B)의 출력 영상을 완전히 제거할 수 있다.

도 5a-c를 참조하는 다른 대표적인 실시예에서, 복소 곱셈과 함께 복소 대역 통과 필터 기능이 추가되고, 그에 따라 영상 주파수를 완전히 제거한다. 이러한 실시예에서, 샘플링 믹서의 수는 LO 및 IF 사이의 특별한 관계를 가짐으로써 2개로 감소된다. LO 및 IF는 방정식(1) 및 방정식(2)을 만족시키도록 선택된다. 이러한 관계는 하나의 LO 위상이 복소 곱셈에 필요한 직교 부분곱을 생성하는데 충분하다는 것을 보장한다.

쉬운 참조를 위하여, 방정식(1) 및 방정식(2)은 다시 재생성된다.

여기서, N = 1, 2, 3,.... 방정식(1)

여기서, N은 평균 수이다.

및

방정식(2)

따라서, 샘플링 믹서 이후에, 결과 IF 신호가 LO의 8 사이클 동안 축척(또는 집적)되는 경우, 결과 신호는 IF(77.419 MHz)의 직교 샘플을 나타낸다. 즉, 결과 IF는 (2477.419/8 또는 77.419*4) = 309.676 MHz의 데시메이팅된 간격(decimated interval)에서 시간 샘플을 가질 수 있다.

도 5a-c를 참조하면, 수신기(200)는 도 4를 참조하여 논의된 수신기(100)와 매우 유사하다. 실제로, 점선(500) 내에 포함된 컴포넌트는 도 4의 대응하는 컴포넌트와 동일하다. 앞서와 같이, 합산기(234A 및 234B)의 출력은 복소 곱셈된 신호 즉, (A + jB)*(C + jD)를 나타낸다.

점선 및 절취선(600)에 포함된 컴포넌트는 LO에 의한 RF 신호의 복소 곱셈을 이루지만, 나머지 2개의 직교 위상 상에 있다.

이러한 가산된 섹션은 다음의 방정식을 실현한다.

방정식(3)

여기서, C' 및 D'는 LO 또는

의 제3 및 제4 직교 위상을 나타낸다.

선(240A 및 240B)은 복소 곱셈된 RF 입력을 나타낸다. 유사하게, 선(240C 및 240D)는 LO의 역상(opposite phase)을 가지는 복소 곱셈된 RF 입력을 나타낸다.

선(240A 및 240C)은 반상(anti-phase)에 존재하고, 선(240B 및 240D)은 반상에 존재한다.

따라서, 선(240A-D)은 샘플링된 IF 신호의 직교 위상(I,I',Q,Q')을 나타낸다.

합산기(238A)는 선(240A 및 240C)에 커플링되고, 유사하게, 합산기(238B)는 선(240B 및 240D)에 커플링된다. 본질적으로, 합산기(238A)는 다음의 방정식을 실현한다.

방정식(4)

합산기(238B)는 다음의 방정식을 실현한다.

방정식(5)

도 5a-c에서, 구현예는 4개의 차분 회로(differencer circuit)(합산기(234A 및 234C) 및 합산기(238A-B)) 및 2개의 가산 회로(합산기(234B 및 234D))로 도시되어 있다. 차분 회로의 수를 감소시키는 것은 유리할 수 있다. 양의 및 음의 항(term)을 분리하여 그룹화함으로써, 방정식(3)은 4개의 가산 회로 및 2개의 차분 회로를 이용하여 실현될 수 있다.

일반적으로, 저역 통과 필터의 응답으로부터 대역 통과 필터를 실현하기 위하여, LPF의 FIR 계수는 복소 주파수(e^j2*pi*f*t)에 의해 곱해지는 것이고, 여기 서 f는 대역 통과의 중심 주파수이다. 샘플링 주파수가 IF 주파수의 4배인 경우, 곱셈 인자는 e^j*(pi/2)*M로 감소하고, 여기서 M=1,2,3,4,..이다. 이상적인 저역 통과 필터의 경우, 모든 FIR 탭 계수(tap coefficient)는 1(unity)이다. e^j*pi/2*M를 곱하는 것은 1 탭 계수(unity tap coefficient)에 시퀀스(sequence)(+1,+j,-1,-j...)를 곱하는 것이 된다. 합산기(238A-B)는 이러한 연산을 이룰 수 있다. 이러한 연산은 샤퍼 대역 통과(sharper band pass) 특성을 획득하기 위해 샘플의 긴 수(long number)에 대하여 행해질 수 있다. 이러한 길이(M)를 변경함으로써, 상이한 대역 통과 필터 특성은 획득될 수 있고, 최종 출력 데시메이션 주파수(decimation frequency)는 제어될 수 있다.

따라서, RF 입력 신호는 LO에 의해 복소 곱셈되고, 그 이후 복소 대역 통과 필터링된다. 그러므로, 영상 주파수 및 모든 음의 주파수는 완전히 제거될 수 있다. 상기 방법에서, 단지 N 및 최종 적분 파라미터(M)의 길이를 변화시킴으로써, 상이한 IF가 선택될 수 있고, 상이한 BPF 특성이 선택될 수 있다.

출원인은 수신기(10, 100 및 200)의 구조가 종래의 수신기보다 훨씬 더 저렴하게 만들어질 것이라고 믿는다. 출원인은 수신기(10, 100 및 200)가 종래의 아날로그 수신기보다 더 낮은 전력 소비를 가진다고 믿는다.

주어진 상세 도면, 특정 예시 및 특정 컴포넌트 값이 본 발명의 바람직한 대표적인 실시예를 설명하지만, 그들은 단지 예시로서 작용하는 것임을 이해하여야 한다. 발명의 장치 및 방법은 개시된 명확한 상세 설명 및 조건에 한정되지 않는다. 또한, 주파수의 특정 타입이 논의되지만, 다양한 그 외의 값이 이용될 수 있 다. 첨부된 청구범위에서 설명되는 바와 같이 발명의 사상에서 벗어나지 않고, 바람직한 실시예의 설계, 연산 조건 및 배열에서 그 외의 치환, 변경, 변화 및 생략이 이루어질 수 있다.

Claims

디지털 수신기에 있어서,

증폭기;

상기 증폭기로부터 A 신호 및 jB 신호를 수신하도록 커플링된 복수의 샘플링 믹서 - 여기서,

1) 상기 믹서의 제1 믹서 쌍은 C 국부 발진기 신호를 수신하도록 구성되고, 제2 믹서 쌍은 jD 국부 발진기 신호를 수신하도록 구성되며, 상기 jD 국부 발진기 신호는 C 국부 발진기 신호에 대해 위상 지연되거나,

2) 상기 믹서는 국부 발진기 신호를 수신하도록 커플링되고, 복수의 제1 스위치 및 복수의 제2 스위치에 커플링된 출력을 가지며, 상기 제1 스위치는 상기 국부 발진기 신호로부터 파생된 C 제어 신호를 수신하고, 상기 제2 스위치는 상기 국부 발진기 신호로부터 파생된 jD 제어 신호를 수신하며, 상기 C 제어 신호는 상기 jD 제어 신호에 대해 위상 지연됨 - ;

상기 믹서로부터 결과 신호를 수신하도록 커플링된 복수의 적분 소자; 및

상기 적분 소자에 커플링되고, AC-BD의 제1 합계 및 BC+AD의 제2 합계를 제공하는 복수의 합산기를 포함하는

디지털 수신기.
제 1 항에 있어서,

상기 적분 소자는 복수의 샘플링 캐패시터인

디지털 수신기.
제 2 항에 있어서,

상기 믹서는 제1 샘플링 믹서 및 제2 샘플링 믹서를 포함하는

디지털 수신기.
제 3 항에 있어서,

상기 믹서는 제3 샘플링 믹서 및 제4 샘플링 믹서를 포함하는

디지털 수신기.
제 3 항에 있어서,

상기 C 국부 발진기 신호 및 상기 jD 국부 발진기 신호는 4*N*IF의 발진기 주파수를 가지고,

IF는 상기 믹서의 출력에 의해 제공되는 중간 주파수인

디지털 수신기.
제 5 항에 있어서,

상기 A 신호는 2400 MHz에서 존재하고,

상기 B 신호는 2400 MHz 및 상기 발진기 주파수 2477.419 MHz에서 존재하는

디지털 수신기.
제 1 항에 있어서,

상기 수신기의 컴포넌트는 CMOS, bi-CMOS, 실리콘 게르마늄(silicon germanium), 갈륨 아세나이드(gallium arsenide) 장치 상에 완전히 집적되는

디지털 수신기.
제 1 항에 있어서,

상기 디지털 수신기는 프로그램 가능한 게이트 어레이 상에서 완전히 구현되는

디지털 수신기.
제 1 항에 있어서,

상기 제1 합계 및 상기 제2 합계를 수신하는 복소 필터를 더 포함하는

디지털 수신기.
제 1 항에 있어서,

상기 스위치는 제1 스위치, 상기 믹서의 제1 믹서에 커플링된 제2 스위치, 제3 스위치 및 상기 믹서의 제2 믹서에 커플링된 제4 스위치를 포함하고,

상기 제1 및 제4 스위치는 상기 C 제어 신호를 수신하고,

상기 제2 및 제3 스위치는 상기 jD 제어 신호를 수신하는

디지털 수신기.
제 10 항에 있어서,

상기 스위치는 제5 스위치, 상기 믹서의 상기 제1 믹서에 커플링된 제6 스위치, 제7 스위치 및 상기 믹서의 상기 제2 믹서에 커플링된 제8 스위치를 포함하고,

상기 제5 및 제8 스위치는 C' 제어 신호를 수신하고,

상기 제6 및 제7 스위치는 상기 jD' 제어 신호를 수신하는

디지털 수신기.
제 9 항에 있어서,

상기 복소 필터는 복소 대역 통과 필터인

디지털 수신기.
제 12 항의 디지털 주파수 합성기에 있어서,

상기 복수의 합산기는 감산하도록 구성되는 적어도 하나의 합산기를 포함하는

디지털 주파수 합성기.
제 1 항의 디지털 주파수 합성기에 있어서,

상기 제1 및 제2 합계는 직교 위상(I, I', Q, Q')을 나타내는

디지털 주파수 합성기.
무선 어플리케이션을 위한 디지털 회로에 있어서,

증폭기;

제1 믹서 및 제2 믹서를 포함하는 적어도 한 쌍의 디지털 샘플링 믹서 -

상기 제1 믹서는 제1 입력, 및 제1 국부 발진기 신호를 수신하도록 커플링된 제2 입력을 가지고, 상기 제2 믹서는 제1 입력, 및 제2 국부 발진기 신호를 수신하도록 커플링된 제2 입력을 가짐 - ;

그라운드와 상기 믹서의 각 믹서 사이에 커플링된 샘플링 캐패시터 세트;

상기 캐패시터 세트에 커플링된 복수의 디지털 합산기; 및

상기 합산기에 커플링된 디지털 복소 필터를 포함하고,

상기 회로는 영상 제거를 위해 음의 주파수 제거를 이용하는

디지털 회로.
제 16 항에 있어서,

상기 제1 출력 및 제2 출력은 I 및 Q 전류 신호를 제공하는

디지털 회로.
디지털 통신 회로에 있어서,

A 신호, jB신호 및 C 국부 발진기 신호 및 jD 국부 발진기 신호를 복소 곱셈하는 수단 - 상기 C 국부 발진기 신호는 상기 jD 국부 발진기 신호에 대해 위상 지연됨 -;

평균 AC 신호, 평균 AD 신호, 평균 BD 신호 및 평균 BC 신호를 제공하는 수 단;

상기 평균 AC 신호 및 상기 평균 BD 신호의 제1 합계와, 상기 평균 BC 신호 및 상기 평균 AD 신호의 제2 합계를 제공하는 수단; 및

상기 제1 합계 및 상기 제2 합계를 수신하고, 영상 프리 출력 신호를 제공하는 수단을 포함하는

디지털 통신 회로.
제 17 항에 있어서,

상기 평균 AC 신호를 제공하는 수단은 샘플링 캐패시터 세트를 포함하는

디지털 회로.
제 17 항에 있어서,

상기 곱셈하는 수단은 제1 샘플링 믹서 및 제2 샘플링 믹서를 포함하는

디지털 회로.
제 17 항에 있어서,

상기 곱셈하는 수단은 제1 믹서, 제2 믹서, 제3 믹서 및 제4 믹서를 포함하 는

디지털 수신기.