KR20080092559A - Method for manufactring semiconductor device - Google Patents

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KR20080092559A
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Abstract

A method for manufacturing a semiconductor device is provided to secure the threshold voltage and restoration of an active gate by blocking electric field from an adjacent gate. Plural gate patterns(20) is formed on a substrate(10). First ions are implanted to form a storage junction section(30) and a first ion implanting layer for a bit line junction on the substrate at both sides of the gate pattern. Second ions are implanted to thin a depth of the first ion implanting layer. An ion protrusion layer(43) being protruded from a center of the first ion implanting layer toward an inner direction of the substrate is formed by implanting third ions to manufacture a bit line junction section(40). When the second ions are implanted, a mask is formed on the whole structure to expose the first ion implanting layer. Halo ion implantation is performed to implant impurity ion with a doze amount of 1E12 to 1E14.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTRING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR MANUFACTRING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다. 1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10 : 반도체 기판 11 : 소자 분리막10 semiconductor substrate 11 device isolation film

20 : 게이트 패턴 21 : 게이트 절연막20 gate pattern 21 gate insulating film

22, 23 : 도전막 24 : 게이트 하드 마스크막22, 23: conductive film 24: gate hard mask film

30 : 스토리지 정션부 40 : 비트라인 정션부30: storage junction portion 40: bit line junction portion

41, 42 : 이온 주입층 43 : 이온 돌출층41, 42: ion implantation layer 43: ion protruding layer

50 : 이온 주입 마스크 패턴 60 : 층간 절연막50 ion implantation mask pattern 60 interlayer insulating film

70 : 비트라인 콘택 플러그70: bitline contact plug

본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 비트라인 콘택(Bit Line Contact; BLC)과 접속하는 영역의 정션부의 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technique of a semiconductor device, and more particularly, to a method of forming a junction portion in a region for connecting with a bit line contact (BLC).

종래의 반도체 소자의 경우 전기장(electric field) 개선에 의한 재생(refresh)확보 및 최적 채널 길이(Leff)개선을 위해 헤일로 이온주입을 실시였다. 이로인해, 스토리지 노드 콘택(Storage Node Contact; SNC)용 정션(junction)부와, 비트라인 콘택(Bit Line Contact; BLC)용 정션부가 비대칭형인 비대칭 정션부(asymmetric junction)를 제작하였다. 즉, 비트라인 정션부에는 얕은 정션부(shallow junction)를 형성하고, 스토리지 노드 정션부에는 깊은 정션부(deep junction)를 형성하였다. In the case of a conventional semiconductor device, halo ion implantation was performed to secure refresh by improving electric field and to improve an optimal channel length (Leff). As a result, an asymmetric junction in which a junction portion for a storage node contact (SNC) and a junction portion for a bit line contact (BLC) are asymmetric is manufactured. That is, shallow junctions are formed in the bit line junctions, and deep junctions are formed in the storage node junctions.

하지만, 얕은 깊이의 비트라인 정션부의 경우 인접 게이트(neighboring gate)에 바이어스(bias) 인가시, 유도되는 전기장에 의해 활성 게이트(active gate)의 문턱 전압(Vt)가 감소하게 된다. 이는 인접 게이트에서 오는 전기장에 의한 채널 디플리션(channel depletion)에 의해 활성 게이트의 문턱전압이 급격히 감소하기 때문이다. 이와 같은 활성 게이트의 문턱 전압의 급격한 감소는 프로브 테스트(Probe test)시 마진(margin) 불량으로 나타난다. 이와 같은 인접 게이트 효과에 의해 cvt하한이 결정된다. However, in the case of a bit depth junction having a shallow depth, when a bias is applied to a neighboring gate, the threshold voltage Vt of the active gate is reduced by the induced electric field. This is because the threshold voltage of the active gate is drastically reduced by channel depletion due to the electric field coming from the adjacent gate. Such a sudden decrease in the threshold voltage of the active gate appears as a margin defect in the probe test. The lower limit of cvt is determined by such an adjacent gate effect.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 비트라인 콘택용 정션부를 뾰족한 형상으로 형성하여 인접 게이트에서 오는 전기장을 블럭킹 하여 활성 게이트의 문턱 전압과 재생성을 확보할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다. Accordingly, the present invention has been proposed to solve the above problems of the prior art, by forming a bit line junction portion in a pointed shape to block the electric field coming from the adjacent gate to ensure the threshold voltage and reproducibility of the active gate Its purpose is to provide a method for manufacturing a semiconductor device.

상기한 목적을 달성하기 위한 본 발명의 일특징적인 반도체 소자의 제조 방법은 기판상에 복수의 게이트 패턴을 형성하는 단계; 제1이온 주입을 하여 상기 게이트 패턴 양측의 상기 기판에 스토리지 정션부와, 비트라인 정션용 제1이온 주입층을 형성하는 단계; 제2이온 주입을 하여 상기 제1이온 주입층의 깊이를 얇게 하는 단계; 및 제3이온 주입을 하여 상기 제1이온 주입층의 중심에서 상기 기판 내측 방향으로 돌출된 이온 돌출층을 형성하여 비트라인 정션부를 제작하는 단계를 포함하는 것을 특징으로 한다. According to one or more exemplary embodiments, a method of manufacturing a semiconductor device includes: forming a plurality of gate patterns on a substrate; Forming a storage junction and a first ion implantation layer for bit line junction on the substrate on both sides of the gate pattern by implanting first ions; Thinning the depth of the first ion implanted layer by implanting a second ion; And forming a bit line junction by forming an ion protruding layer protruding toward the substrate from the center of the first ion implantation layer by performing a third ion implantation.

상기한 목적을 달성하기 위한 본 발명의 다른 특징적인 반도체 소자는 반도체 기판; 상기 반도체 기판상에 게이트 절연막, 게이트 도전막 및 게이트 하드 마스크막이 순차적으로 적층된 게이트 패턴; 상기 게이트 패턴의 일측영역의 상기 반도체 기판에 마련된 스토리지 정션부; 및 상기 게이트 패턴의 타측영역의 상기 반도체 기판에 마련된 비트라인 정션부를 포함하고, 상기 비트라인 정션부는 스토리지 정션부 보다 얇은 깊이의 이온 주입층과, 이온 주입층 중심에서 상기 반도체 기판 내측 방향으로 돌출된 이온 돌출층을 포함하는 것을 특징으로 한다.Another characteristic semiconductor device of the present invention for achieving the above object is a semiconductor substrate; A gate pattern in which a gate insulating film, a gate conductive film, and a gate hard mask film are sequentially stacked on the semiconductor substrate; A storage junction unit provided in the semiconductor substrate in one region of the gate pattern; And a bit line junction portion provided in the semiconductor substrate in the other region of the gate pattern, wherein the bit line junction portion protrudes from the center of the ion implantation layer to an ion implantation layer having a depth smaller than that of the storage junction portion, And an ion protruding layer.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설 명하기 위한 공정 단면도이다. 1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10)상에 게이트 패턴(20)을 형성한다. First, as shown in FIG. 1A, a gate pattern 20 is formed on a semiconductor substrate 10.

게이트 패턴(20) 형성 전에 도시되지는 않았지만, 활성 영역과 비활성 영역을 정의하는 소자 분리막(11)을 먼저 형성한다. 이어서, 활성 영역의 반도체 기판(10)의 일부를 식각하여 게이트용 트랜치를 형성한다. Although not illustrated before the gate pattern 20 is formed, the device isolation layer 11 defining the active region and the inactive region is first formed. Subsequently, a portion of the semiconductor substrate 10 in the active region is etched to form a gate trench.

게이트용 트랜치가 형성된 전체 구조상에 게이트 절연막(21)을 형성한다. 게이트 절연막(21)은 실리콘 산화막 또는 실리콘 질화막을 사용할 수 있다. 게이트 절연막(21)은 800 내지 1100도의 온도에서 산소 가스를 이용한 건식 산화 또는 수증기 분위기를 사용하는 습식 산화, O2 가스와 HCl가스의 혼합 가스를 사용하는 HCL 산화, O2 가스와 C2H3Cl3 가스의 혼합 가스를 사용하는 산화 등으로 형성할 수 있다.The gate insulating film 21 is formed on the entire structure in which the gate trench is formed. The gate insulating film 21 may use a silicon oxide film or a silicon nitride film. The gate insulating film 21 is a dry oxidation using oxygen gas or wet oxidation using an oxygen gas at a temperature of 800 to 1100 degrees, HCL oxidation using a mixed gas of O 2 gas and HCl gas, O 2 gas and C 2 H 3 It can be formed by oxidation, such as by using a gas mixture of Cl 3 gas.

게이트 절연막(21)이 형성된 반도체 기판(10)상에 게이트 전극용 제1도전막(22), 제2도전막(23) 및 게이트 하드 마스크막(24)을 형성한다. 제1도전막(22)은 불순물 도프된 폴리 실리콘을 사용할 수 있다. 제2도전막(23)은 텅스텐막 또는 텅스텐 실리사이드막을 사용할 수 있다. 하드 마스크막(24)은 실리콘 질화막을 사용할 수 있다. The first conductive film 22 for the gate electrode, the second conductive film 23, and the gate hard mask film 24 are formed on the semiconductor substrate 10 on which the gate insulating film 21 is formed. The first conductive layer 22 may be formed of impurity doped polysilicon. The tungsten film or the tungsten silicide film may be used for the second conductive film 23. The hard mask film 24 may use a silicon nitride film.

이어서, 상기의 게이트 하드 마스크막(24), 제2도전막(23) 및 제1도전막(22)을 식각하여 게이트 패턴(20)을 형성한다. 이를 위해 도시되지 않았지만, 게이트 하드 마스크막(24) 상에 배리어막과 감광막 마스크 패턴을 형성한다. 배리어막은 비정질 카본막 및 실리콘 산화막을 사용한다. 배리어 막으로 비정질 카본막을 사용하여 게이트 하드 마스크막(24)과의 식각 선택비를 무한대로 가져갈 수 있다. 이를 통해 게이트 패터닝시 패턴 불량을 해소할 수 있다. 감광막 마스크 패턴은 배리어막 상에 감광막을 도포한 다음 게이트 마스크를 이용한 노광 및 현상 공정을 통해 감광막의 일부를 제거하여 형성할 수 있다. Subsequently, the gate hard mask layer 24, the second conductive layer 23, and the first conductive layer 22 are etched to form a gate pattern 20. Although not shown, a barrier film and a photoresist mask pattern are formed on the gate hard mask film 24. As the barrier film, an amorphous carbon film and a silicon oxide film are used. By using an amorphous carbon film as the barrier film, the etching selectivity with the gate hard mask film 24 can be infinite. This can eliminate pattern defects during gate patterning. The photoresist mask pattern may be formed by applying a photoresist on the barrier layer and then removing a portion of the photoresist through exposure and development using a gate mask.

상기 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 통해 배리어막을 식각한다. 비정질 카본막은 O2 가스, N2 가스 및 Ar 가스를 이용하여 제거할 수 있다. 식각된 배리어막을 식각 마스크로 하는 식각 공정을 통해 게이트 하드 마스크막(24)을 식각한다. 게이트 하드 마스크막(24)으로 질화막을 사용하는 경우 CF4/Ar, CHF3/Ar 등의 식각 가스를 이용하여 게이트 하드 마스크막(24)을 제거할 수 있다. 게이트 하드 마스크막(24) 식각후, 그 상부에 잔류하는 배리어막 및 감광막 마스크 패턴을 제거한다. 이어서, 식각된 게이트 하드 마스크막(24)을 식각 마스크로 하는 식각 공정을 통해 텅스텐막의 게이트 전극용 제2도전막(23) 및 제1도전막(22)을 제거한다. 이를 통해 제1 및 제2도전막(22, 23), 게이트 하드 마스크막(24)을 포함하는 게이트 패턴을 형성한다. 이때, 제2도전막(23)의 식각은 SF6, NF4, C2F6, CF4 등과 같은 플루오르(fluoride) 계열의 식각 가스를 사용할 수 있다. 이때, 도시되지는 않았지만, 상기 제2도전막(23) 하부의 제1도전막(22)의 일부도 함께 제거될 수 있다. 제1도전막(22)의 식각은 Cl, F, Br 가스 등을 사용할 수 있 다. 이를 통해 게이트 패턴(20)의 일부가 반도체 기판(10) 내측으로 리세스된 리세스형 게이트 전극을 형성한다. The barrier layer is etched through an etching process using the photoresist mask pattern as an etching mask. The amorphous carbon film can be removed using O 2 gas, N 2 gas and Ar gas. The gate hard mask layer 24 is etched through an etching process using the etched barrier layer as an etch mask. When the nitride film is used as the gate hard mask film 24, the gate hard mask film 24 may be removed using an etching gas such as CF 4 / Ar or CHF 3 / Ar. After etching the gate hard mask layer 24, the barrier layer and the photoresist mask pattern remaining on the gate hard mask layer 24 are removed. Next, the second conductive film 23 for the gate electrode and the first conductive film 22 for the tungsten film are removed through an etching process using the etched gate hard mask film 24 as an etching mask. As a result, a gate pattern including the first and second conductive layers 22 and 23 and the gate hard mask layer 24 is formed. In this case, the etching of the second conductive layer 23 may use a fluoride-based etching gas such as SF 6 , NF 4 , C 2 F 6 , CF 4, and the like. At this time, although not shown, a part of the first conductive film 22 under the second conductive film 23 may also be removed. The etching of the first conductive film 22 may use Cl, F, Br gas, or the like. As a result, a portion of the gate pattern 20 forms a recessed gate electrode recessed inside the semiconductor substrate 10.

이어서, 게이트 산화 공정(gate light oxidation)을 통해 게이트 패턴(20)의 측면을 보호하는 산화막을 더 형성할 수 있다. 물론 게이트 패턴(20)의 양측면에 게이트 스페이서를 더 형성할 수도 있다. Subsequently, an oxide layer may be further formed to protect the side surface of the gate pattern 20 through a gate light oxidation process. Of course, gate spacers may be further formed on both sides of the gate pattern 20.

이어서, 도 1b에 도시된 바와 같이 제1이온 주입 공정을 통해 활성영역의 반도체 기판(10) 내에 정션부(30, 40)를 형성한다. 제1이온 주입 공정은 게이트 패턴(20)이 형성된 반도체 기판(20)에 엔모스트랜지스터 제작을 위한 불순물 이온을 주입하는 공정이다. 제1이온 주입 공정을 통해 반도체 기판(20)의 활성영역은 물론 주변 영역에도 동일한 불순물 이온이 주입되는 것이 바람직하다. 물론 이에 한정되지 않고, 제1이온 주입 공정시 피모스트랜지스터 제작을 위한 불순물 이온을 주입할 수도 있다. Next, as illustrated in FIG. 1B, junction portions 30 and 40 are formed in the semiconductor substrate 10 in the active region through a first ion implantation process. The first ion implantation process is a process of implanting impurity ions for fabrication of an MOS transistor into the semiconductor substrate 20 on which the gate pattern 20 is formed. Through the first ion implantation process, the same impurity ions may be implanted into the active region and the peripheral region of the semiconductor substrate 20. Of course, the present invention is not limited thereto, and impurity ions may be implanted for fabricating the PMOS transistor during the first ion implantation process.

이와 같은 제1이온 주입 공정을 통해 게이트 패턴(20) 양측의 반도체 기판(10)에 스토리지 노드에 접속되는 스토리지 노드 정션부(30)와 비트라인 졍션부용 제1이온 주입층(41)을 형성한다. 스토리지 노드 정션부(30)와 제1이온 주입층(41)의 깊이는 동일하고, 이들 내에 주입되는 불순물 양 또한 서로 동일하다. Through the first ion implantation process, the storage node junction 30 and the first ion implantation layer 41 for the bit line junction are formed on the semiconductor substrate 10 on both sides of the gate pattern 20. . The depths of the storage node junction 30 and the first ion implantation layer 41 are the same, and the amount of impurities implanted therein is also the same.

이어서, 도 1c에 도시된 바와 같이 전체 구조상에 이온 주입 마스크 패턴(50)을 형성한다. 이온 주입 마스크 패턴(50)으로 감광막을 노광 및 현상하여 제작된 감광막 마스크 패턴을 사용할 수 있다. 물론 이에 한정되지 않고, 다양한 절연성 물질을 사용할 수 있다. 이때, 이온 주입 마스크 패턴(50)은 비트라인 정션부 가 형성될 영역을 개방하고, 나머지 영역을 차폐한다. 이를 통해 후속 이온 주입되 상기 개방 영역 즉, 비트라인 정션부가 형성될 영역을 제외한 영역으로의 불순물 이온이 주입되는 것을 방지할 수 있다. Subsequently, an ion implantation mask pattern 50 is formed on the entire structure as shown in FIG. 1C. The photosensitive film mask pattern produced by exposing and developing the photosensitive film with the ion implantation mask pattern 50 may be used. Of course, the present invention is not limited thereto, and various insulating materials may be used. In this case, the ion implantation mask pattern 50 opens the region where the bit line junction is to be formed and shields the remaining region. As a result, impurity ions can be prevented from being implanted into a region other than the open region, that is, the region where the bit line junction is to be formed.

이어서, 이온 주입 마스크 패턴이 형성된 반도체 기판(10)에 제2이온 주입 공정 즉, 헤일로(C-Halo) 이온 주입을 한다. 헤일로 이온 주입을 통해 비트라인 정션부용 제1이온 주입층(41)의 깊이를 얇게 하여 제2이온 주입층(42)을 형성한다. 헤일로 이온 주입은 1E12 내지 1E14의 도즈량으로 실시되는 것이 바람직하다. 헤일로 이온 주입을 통해, 제2이온 주입층의 깊이(기판 표면에서부터의 깊이)는 제1이온 주입층(41)의 깊이의 10 내지 60%일 수 있다. 상기 범위는 제작하고자 하는 소자의 동작 조건에 따라 다양하게 변화될 수 있다. 이와 같이 본 실시예에서는 헤일로 이온 주입을 통해 스토리지 노드 정션부(30)보다 그 깊이가 얕은 비트라인 정션부를 제작할 수 있다. 이를 통해 소자의 재생성 확보는 물론 최적 채널 길이를 개선할 수 있다. Subsequently, a second ion implantation process, that is, C-Halo ion implantation, is performed on the semiconductor substrate 10 on which the ion implantation mask pattern is formed. The second ion implantation layer 42 is formed by thinning the depth of the first ion implantation layer 41 for the bit line junction through halo ion implantation. Halo ion implantation is preferably carried out at a dose of 1E12 to 1E14. Through halo ion implantation, the depth of the second ion implantation layer (depth from the substrate surface) may be 10 to 60% of the depth of the first ion implantation layer 41. The range may vary depending on the operating conditions of the device to be manufactured. As described above, in the present embodiment, the bit line junction portion having a depth smaller than that of the storage node junction portion 30 may be manufactured through halo ion implantation. This ensures regeneration of the device and improves the optimal channel length.

이어서, 도 1d에 도시된 바와 같이 제3이온 주입 공정 즉, 틸트(Tilt)이온 주입을 실시하여 제2이온 주입층(42) 하측으로 뾰족하게 돌출된 이온 돌출층(43)을 형성하여 비트라인 정션부(40)를 제작한다. Subsequently, as shown in FIG. 1D, a third ion implantation process, that is, a tilt ion implantation is performed to form an ion protruding layer 43 protruding sharply below the second ion implantation layer 42. The junction 40 is produced.

틸트 이온 주입은 3 내지 10도의 틸트 각도를 가지고, 3E12 내지 5E14의 도즈량으로 이온주입을 진행한다. 틸트 각도는 5 내지 7도인 것이 바람직하고, 도즈량은 5E12 이상인 것이 바람직하다. 이를 통해 제2이온 주입층(42)의 하측 중심부에 기판(10) 하부 방향으로 돌출된 형상의 이온 돌출층(43)을 제작할 수 있게 된 다. 이때, 이온 돌출층(43)은 도면에서와 같이 제2이온 주입층(42)의 폭보다 얇고, 제2이온 주입층(42)의 깊이보다 깊이 위치한다. 이온 돌출층(43)의 폭은 제2이온 주입층(42)의 최대폭의 10 내지 50%일 수 있다. The tilt ion implantation has a tilt angle of 3 to 10 degrees, and the ion implantation proceeds at a dose amount of 3E12 to 5E14. It is preferable that a tilt angle is 5-7 degrees, and it is preferable that a dose amount is 5E12 or more. Through this, the ion protruding layer 43 having a shape protruding in the lower direction of the substrate 10 may be manufactured in the lower center of the second ion implantation layer 42. In this case, the ion protruding layer 43 is thinner than the width of the second ion implantation layer 42 and deeper than the depth of the second ion implantation layer 42 as shown in the drawing. The width of the ion protruding layer 43 may be 10 to 50% of the maximum width of the second ion implanted layer 42.

비트라인 정션부(40)의 이온 돌출층(43)의 최대 깊이는 게이트 트랜치의 깊이와 동일한 것이 바람직하다. 즉, 반도체기판 내측으로 돌출된 게이트 패턴과 실질적으로 동일한 깊이를 갖는 것이 바람직하다. 게이트 트랜치의 깊이를 1로 할 경우 비트라인 정션부(40)의 깊이는 0.7 내지 1인 것이 바람직하다. 비트라인 정션부(40)는 반도체 기판(10) 표면 영역을 기준으로 T자 형상으로 제작된다. 즉, 반도체 기판(10) 표면 영역의 깊이는 얇고 반도체 기판(10) 중심의 깊이는 깊다. 이와 같이 본 실시예에서는 틸트 이온 주입을 통해 제작된 뾰족한 형상의 이온 돌출층(43)으로 인해 비트라인 정션부(40)의 일부가 딥 정션을 형성하게 되어 인접 게이트에 의한 전기장을 블로킹(blocking)할 수 있다. 이를 통해 채널에서 느끼는 비트라인 정션부(40)는 얇게 되는 반면에 활성 게이트의 문턱 전압이 강하되는 현상을 방지할 수 있다. The maximum depth of the ion protruding layer 43 of the bit line junction 40 is preferably equal to the depth of the gate trench. That is, it is preferable to have the same depth as the gate pattern protruding into the semiconductor substrate. When the depth of the gate trench is 1, the depth of the bit line junction 40 is preferably 0.7 to 1. The bit line junction 40 is manufactured in a T-shape based on the surface area of the semiconductor substrate 10. That is, the depth of the surface area of the semiconductor substrate 10 is thin and the depth of the center of the semiconductor substrate 10 is deep. As described above, in the present embodiment, a part of the bit line junction portion 40 forms a deep junction due to the pointed ion protrusion layer 43 manufactured by tilting ion implantation, thereby blocking an electric field by an adjacent gate. can do. As a result, the bit line junction portion 40 felt in the channel becomes thin, while preventing the threshold voltage of the active gate from dropping.

이어서, 도 1e 도시된 바와 같이 게이트 패턴(20)의 측면에 게이트 스페이서(61)를 형성한다. Subsequently, as shown in FIG. 1E, the gate spacer 61 is formed on the side surface of the gate pattern 20.

이어서, 게이트 패턴(20)과 스토리지 노드 정션부(30) 및 비트라인 정션부(40)가 형성된 반도체 기판(10) 상에 층간 절연막(60)을 형성한다. 층간 절연막(60)으로 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), USG(Un-doped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), SOG(Spin On Glass), SOD(Spin On Dielectric)으로 이루어진 그룹으로부터 선택된 적어도 어느 하나를 사용할 수 있다. Next, an interlayer insulating layer 60 is formed on the semiconductor substrate 10 on which the gate pattern 20, the storage node junction 30, and the bit line junction 40 are formed. Boron Phosphorus Silicate Glass (BPSG), Phosphorus Silicate Glass (PSG), Un-doped Silicate Glass (USG), Tetra Ethyle Ortho Silicate (TEOS), Spin On Glass (SOG), and Spin On Dielectric (SOD) At least one selected from the group consisting of) may be used.

이어서, 층간 절연막(60) 상에 게이트 패턴(20) 상측 영역 일부를 개방하는 마스크 패턴을 형성한다. 마스크 패턴을 식각 마스크로 하는 식각을 통해 층간 절연막(60) 및 하부의 게이트 절연막(21)의 일부를 제거하여 비트라인 정션부(40)를 노출시키는 콘택홀을 형성한다. 여기서, 게이트 스페이서(61) 및 게이트 하드 마스크막(24)은 층간 절연막(60)과 높은 식각 선택비가 있기 때문에 자기 정렬 식각 공정을 통해 층간 절연막(60)을 제거하는 것이 가능하다. Subsequently, a mask pattern is formed on the interlayer insulating layer 60 to open a portion of the upper region of the gate pattern 20. A portion of the interlayer insulating layer 60 and the lower gate insulating layer 21 is removed through etching using the mask pattern as an etching mask to form a contact hole exposing the bit line junction portion 40. Here, since the gate spacer 61 and the gate hard mask layer 24 have a high etching selectivity with the interlayer insulating layer 60, the interlayer insulating layer 60 may be removed through a self-aligned etching process.

이어서, 상기 콘택홀이 매립되도록 전체 구조상에 플러그용 도전막을 형성한다. 플러그용 도전막은 폴리 실리콘막 또는 텅스텐막을 사용할 수 있다. 본 실시예의 플러그용 도전막은 폴리 실리콘 증착 공정을 통해 형성한다. 이때, 증착 공정 중 소정의 불순물을 주입하여 도핑된 폴리 실리콘막을 형성한다. Subsequently, a plug conductive film is formed on the entire structure such that the contact hole is filled. The plug conductive film may be a polysilicon film or a tungsten film. The plug conductive film of this embodiment is formed through a polysilicon deposition process. At this time, a predetermined dopant is implanted to form a doped polysilicon film during the deposition process.

이어서, 평탄화 공정을 통해 층간 절연막(60) 상부의 플러그용 도전막을 제거하여 게이트 패턴(20) 양측의 비트라인 정션부(40)와 접속된 비트라인 콘택 플러그(Bitline Contact Plug; BCP)를 형성한다. 평탄화 공정은 에치백 공정 또는 화학 기계적 연마 공정을 수행할 수 있다. Subsequently, the plug conductive layer on the interlayer insulating layer 60 is removed through a planarization process to form a bitline contact plug BCP connected to the bit line junction 40 on both sides of the gate pattern 20. . The planarization process may perform an etch back process or a chemical mechanical polishing process.

본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명에 의한 비트라인 콘택용 정션부를 가장자리 영역의 깊이가 얇과 중심영역의 깊이가 깊어 뽀족하게 돌출된 형상으로 제작하여 인접 게이트에서 오는 전기장을 블럭킹 하여 활성 게이트의 문턱 전압과 재생성을 확보할 수 있고, 소자의 수율 및 신뢰성을 향상시킬 수 있는 효과가 있다.The bit line contact junction according to the present invention is manufactured in a protruding shape with a small depth of the edge region and a deep depth of the center region to block the electric field coming from adjacent gates to secure the threshold voltage and reproducibility of the active gate. There is an effect that can improve the yield and reliability of the device.

Claims (8)

기판상에 복수의 게이트 패턴을 형성하는 단계;Forming a plurality of gate patterns on the substrate; 제1이온 주입을 하여 상기 게이트 패턴 양측의 상기 기판에 스토리지 정션부와, 비트라인 정션용 제1이온 주입층을 형성하는 단계;Forming a storage junction and a first ion implantation layer for bit line junction on the substrate on both sides of the gate pattern by implanting first ions; 제2이온 주입을 하여 상기 제1이온 주입층의 깊이를 얇게 하는 단계; 및Thinning the depth of the first ion implanted layer by implanting a second ion; And 제3이온 주입을 하여 상기 제1이온 주입층의 중심에서 상기 기판 내측 방향으로 돌출된 이온 돌출층을 형성하여 비트라인 정션부를 제작하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a bit line junction by protruding an ion protruding layer protruding inwardly from the center of the first ion implantation layer by performing third ion implantation. 제1항에 있어서, 상기 제2이온 주입은, The method of claim 1, wherein the second ion implantation, 전체 구조상에 상기 제1이온 주입층을 노출시키는 마스크를 형성하는 단계; 및Forming a mask exposing the first ion implanted layer over an entire structure; And 헤일로 이온 주입을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device comprising the step of performing a halo ion implantation. 제2항에 있어서, The method of claim 2, 상기 헤일로 이온 주입은 1E12 내지 1E14의 도즈량으로 불순물 이온을 주입 하는 것을 특징으로 하는 반도체 소자의 제조 방법.The halo ion implantation method of manufacturing a semiconductor device, characterized in that to implant the impurity ions in a dose of 1E12 to 1E14. 제1항에 있어서, The method of claim 1, 상기 제3이온 주입은 3 내지 10도의 틸트 각도를 가지고, 3E12 내지 5E14의 도즈량으로 불순물 이온을 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.The third ion implantation method has a tilt angle of 3 to 10 degrees, and impurity ions are implanted at a dose of 3E12 to 5E14. 반도체 기판;Semiconductor substrates; 상기 반도체 기판상에 게이트 절연막, 게이트 도전막 및 게이트 하드 마스크막이 순차적으로 적층된 게이트 패턴;A gate pattern in which a gate insulating film, a gate conductive film, and a gate hard mask film are sequentially stacked on the semiconductor substrate; 상기 게이트 패턴의 일측영역의 상기 반도체 기판에 마련된 스토리지 정션부; 및A storage junction unit provided in the semiconductor substrate in one region of the gate pattern; And 상기 게이트 패턴의 타측영역의 상기 반도체 기판에 마련된 비트라인 정션부를 포함하고, A bit line junction disposed in the semiconductor substrate in the other region of the gate pattern; 상기 비트라인 정션부는 스토리지 정션부 보다 얇은 깊이의 이온 주입층과, 이온 주입층 중심에서 상기 반도체 기판 내측 방향으로 돌출된 이온 돌출층을 포함하는 것을 특징으로 하는 반도체 소자.And the bit line junction portion includes an ion implantation layer having a depth smaller than that of the storage junction portion, and an ion protruding layer protruding from the center of the ion implantation layer toward the inside of the semiconductor substrate. 제5항에 있어서, The method of claim 5, 상기 비트라인 정션부는 T자 형상으로 제작되는 것을 특징으로 하는 반도체 소자.And the bit line junction portion is formed in a T shape. 제5항에 있어서, The method of claim 5, 상기 게이트 패턴의 일부가 상기 반도체 기판의 내측으로 돌출된 것을 특징으로 하는 반도체 소자.And a portion of the gate pattern protrudes into the semiconductor substrate. 제7항에 있어서, The method of claim 7, wherein 상기 이온 돌출부의 깊이는 상기 게이트 패턴의 돌출부의 깊이와 실질적으로 동일한 것을 특징으로 하는 반도체 소자.And the depth of the ion protrusion is substantially the same as the depth of the protrusion of the gate pattern.
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EP4191672A4 (en) * 2020-08-03 2024-01-24 Changxin Memory Technologies, Inc. Semiconductor structure and method for forming semiconductor structure

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