KR20080090930A - 반도체 패키지용 기판 및 그 제조방법 - Google Patents

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KR20080090930A
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조승민
백재열
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Abstract

본 발명은 동박이 코아 기판에 적층된 동박 적층 기판을 사용하고, 코아 기판 부분을 레이저로 제거(ablation)하여 비아 홀(via hole)을 형성함으로써, 제조 공정이 단순화되고 그 제조 비용이 절감되는 반도체 패키지용 기판 및 그 제조방법을 제공한다. 본 발명은, 양면을 관통하는 비아 홀이 적어도 하나 이상 배치되는 코아 기판; 상기 코아 기판의 일면 또는 양면에 적층 및 고정되고, 전기가 도통되는 패턴으로 형성되는 박막층; 및 상기 박막층의 노출되는 부분에 도전성 물질이 도금되는 도금층을 구비하는 반도체 패키지용 기판을 제공한다.

Description

반도체 패키지용 기판 및 그 제조방법{Substrate for semi-conductor package and method of manufacturing the same}
도 1은 본 발명의 반도체 패키지용 기판의 일 실시예로서 스마트 카드용 기판에 반도체 칩이 실장된 것을 개략적으로 도시한 도면이다.
도 2a 내지 도 2d는 도 1의 반도체 패키지용 기판의 제조방법의 각각의 단계를 개략적으로 도시한 도면들이다.
도 3은 도 2b의 비아 홀 가공에 사용되는 CO2 레이저의 특성을 개략적으로 도시한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 패키지용 기판,
100: 동박 적층 기판, 110: 코아 기판,
111: 비아 홀, 120: 동박층,
200: 반도체 칩, 300: 도금층,
400: 본딩 와이어.
본 발명은 반도체 패키지용 기판 및 그 제조방법에 관한 것으로서, 보다 상세하게는 스마트 카드, COF(Chip On Film), 또는 TCP(Tape Carrier Package) 등에 사용되는 반도체 패키지용 기판 및 그 제조방법에 관한 것이다.
IC(Integrated Circuit) 카드는 은행카드, 신분증, 교통카드, GSM(Global System for Mobile communication) 방식의 무선전화에서 사용되는 가입자 식별 모듈 등에 광범위하게 사용되고 있다. 전 세계적으로 매년 50억개 정도의 스마트 카드(Smart card)가 판매되고 있으며, 최근에 들어서는 저가 업체 등이 진출함에 따라 가격하락이 지속되고 있으며, 경쟁력을 확보하기 위해서는 기존 공정에 비해 원가를 절감할 수 이는 공정이 필요하다.
스마트 카드를 조립하는 데 사용되는 비용에서 가장 큰 비중을 차지하는 것은 반도체 패키지용 기판의 가격이다. 따라서, 반도체 패키지용 기판 제작에서 원가를 절감시킬 수 있는 대안 공정이 필요하다.
통상의 스마트 카드 등에 사용되는 반도체 패키지용 기판을 만들기 위하여, 코아 기판을 펀칭한 후에 표면에 조도를 만들고, 접착체를 코팅한 후에 구리를 래미네이션(lamination)한다. 다음에, 감광액(Photo Resist, PR) 또는 감광성 필름(Dry Film Resist, DFR)을 사용하여 패턴을 형성하고, 도금을 한다. 이때, 반도체 패키지용 기판의 제조업체는 코아 기판, 접착제, 및 구리 호일(foil)을 각각 구매하고, 공정을 최대한 단순화하고, 펀칭을 통하여 와이어 본딩용 홀을 형성한다.
따라서, 종래의 반도체 패키지용 기판을 제조하기 위해서는 접착제를 코팅할 수 있는 장비, 표면에 조도를 형성하는 장비, 구리 래미네이션 장비 등이 필요하다. 즉, 그로 인하여 신규 장비 투자에 대한 부담 및 다양한 폭의 스마트 카드를 제작하기 어려운 문제점이 있다.
또한, 접착제를 사용할 때, 코아 기판과 구리 사이의 충분한 필 강도(peel strength)를 확보하기 위하여 각 공정에 대한 안정화가 필요한 문제점이 있다.
즉, 종래의 반도체 패키지용 기판을 제조하기 위해서는 다양한 장비가 필요하고, 공정의 수가 늘어나게 되어 제조 원가가 상승되는 문제점이 있다.
본 발명은, 동박이 코아 기판에 적층된 동박 적층 기판을 사용하고, 코아 기판 부분을 레이저로 제거(ablation)하여 비아 홀(via hole)을 형성함으로써, 제조 공정이 단순화되고 그 제조 비용이 절감되는 반도체 패키지용 기판 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명은, 양면을 관통하는 비아 홀이 적어도 하나 이상 배치되는 코아 기판; 상기 코아 기판의 일면 또는 양면에 적층 및 고정되고, 전기가 도통되는 패턴으로 형성되는 박막층; 및 상기 박막층의 노출되는 부분에 도전성 물질이 도금되는 도금층을 구비하는 반도체 패키지용 기판을 제공한다.
상기 박막층이 구리를 포함하는 소재가 박막으로 형성되는 동박층인 것이 바람직하다.
상기 반도체 칩이 상기 코아 기판의 일면에 실장되고, 상기 박막층이 상기 코아 기판의 다른 일면에 적층 및 고정되는 것이 바람직하다.
상기 도금층이, 상기 박막층의 상기 반도체 칩을 향하는 면에 도전성 물질이 도포되는 제1 도금층과, 상기 박막층의 상기 반도체 칩을 향하는 면의 반대 면에 도전성 물질이 도포되는 제2 도금층을 포함하하고, 상기 비아 홀을 통하여 상기 제1 도금층이 노출되고, 상기 비아 홀을 통하여 상기 제1 도금층과 상기 반도체 칩이 와이어 본딩으로 연결되는 것이 바람직하다.
상기 비아 홀이 상기 코아 기판에 흡수되는 흡수율이 10%인 파장의 CO2 레이저에 의하여 형성되는 것이 바람직하다.
본 발명의 다른 측면은, 코아 기판의 일면 또는 양면에 박막층이 적층 및 고정되는 동박 적층 기판을 마련하는 단계; 상기 코아 기판에 양면을 관통하는 비아 홀을 적어도 하나 이상 형성하는 단계; 상기 박막층을 전기가 도통되는 통로의 패턴으로 형성하는 단계; 및 상기 패턴의 노출되는 부분의 적어도 일부를 도전성 물질로 도금하여 도금층을 형성하는 단계를 구비하는 반도체 패키지용 기판의 제조방법을 제공한다.
본 발명에 따르면, 동박이 코아 기판에 적층된 동박 적층 기판을 사용하고, 코아 기판 부분을 레이저로 제거(ablation)하여 비아 홀(via hole)을 형성함으로써, 제조 공정이 단순화되고 그 제조 비용이 절감되도록 할 수 있다.
이하, 첨부된 도면을 참조하여 바람직한 실시예에 따른 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명의 반도체 패키지용 기판의 일 실시예로서 스마트 카드용 기판에 반도체 칩이 실장된 것을 개략적으로 도시한 도면이다.
도면을 참조하면, 본 발명의 반도체 패키지용 기판(10)은 코아 기판(110a), 박막층(120a), 및 도금층(300)을 포함한다. 이때, 코아 기판(110a)과 박막층(120a)은 동박 적층 기판(100a)을 형성한다. 도면에는 본 발명에 따른 반도체 패키지용 기판(10)의 일 실시예로서 스마트 카드용 기판이 도시되어 있다.
다만, 본 발명의 반도체 패키지용 기판(10)은 이에 한정되지 아니하고, 스마트 카드용 기판 이외에도 COF(Chip On Film) 및 TCP(Tape Carrier Package) 등을 포함한 다양한 형태의 반도체 패키지용 기판에도 적용 가능하다.
코아 기판(110a)의 일면에는 반도체 칩(200)이 실장된다. 코아 기판(110a)에는 양면을 관통하는 비아 홀(111)이 적어도 하나 이상 배치된다. 박막층(120a)은 코아 기판(110a)의 일면 또는 양면에 적층 및 고정되어 동박 적층 기판(100a)을 형성한다. 박막층(120a)의 일 면은 전기가 도통되는 패턴으로 형성된다. 도금층(300)은 박막층(120a)의 노출되는 부분에 도전성 물질이 도금되어 형성된다.
코아 기판(110a)은 폴리 이미드(ploy imide) 또는 FR4(내열성 글래스포 에폭시 수지기판) 등의 절연기판 등이 사용될 수 있으나, 스마트 카드와 동일 재료인 글래스 섬유(glass cloth)와 에폭시 매트릭스(epoxy matrix)의 복합재인 G10이 사용될 수 있다.
코아 기판(110a)에는 양면을 관통하는 비아 홀(111)이 적어도 하나 이상 배치된다. 비아 홀(111)은 레이저 가공에 의하여 동박의 박막층(120a)이 코아 기 판(110a)에 적층 및 고정된 동박 적층 기판(100a) 상태에서 동박의 박막층(120a)은 손상시키지 아니하고 코아 기판(110a)에만 비아 홀(111) 형성되도록 하는 것이 바람직하다.
종래의 반도체 패키지용 기판에서는, 이를 만들기 위하여 코아 기판을 펀칭한 후에 표면 조도를 만들고 접착제를 코팅한 후에 구리를 래미네이션하고, 구리층 위에 도금을 하므로, 많은 장비들과 복잡한 공정을 거치게 되므로 제조 원가가 상승되는 문제가 있었다.
하지만, 본 발명에서는 일면에 박막층(120a)이 적층 및 고정되는 동박 적층 기판(Copper Clad Laminate, CCL)을 공급받아 코아 기판(110a)의 일부를 레이저 절제(ablation)에 의하여 비아 홀(via hole)을 형성하므로, 종래의 경우에서 필요한 접착제를 코팅할 수 있는 장비, 표면에 조도를 형성하는 장비, 구리 래미네이션 장비 등이 필요 없고, 공정을 단순화시킬 수 있다. 따라서, 제조 원가를 절감시킬 수 있다.
특히, 레이저의 파워와 가공 속도가 광학 기술의 발전에 따라 향상되고 있으며, 그에 따라 동박 적층 기판 상태에서 코아 기판만을 레이저로 절제하는데 걸리는 시간도 단축될 수 있다. 또한, 스마트 카드에 사용되는 와이어 본딩의 수가 하나의 유닛(unit)에 6개 내지 8개 정도이므로, 종래의 기계적인 펀칭 가공에 비하여 가격 및 시간 면에서도 유리하다.
또한, 도 3에 도시된 CO2 레이저에서 9㎛대의 파장을 사용하는 경우에 코아 기판에서의 흡수율(absorption ratio)이 10%대가 되어, 박막층(120a)의 손상 없이 코아 기판(110a)에만 비아 홀(111)을 형성할 수 있다.
박막층(120a)은 구리를 포함하는 소재가 박막으로 형성되는 동박층인 것이 바람직하다. 이러한 동박의 박막층(120a)은 코아 기판(110a)에 적층 및 고정되어 동박 적층 기판(100a)을 형성한다. 도면에 도시된 실시예에서는 동박 적층 기판(100a)이 코아 기판(110a)의 일면에 동박의 박막층(120a)이 적층 및 고정되고, 코아 기판(110)의 다른 일면에 반도체 칩(200)이 실장된다.
도금층(300)은 박막층(120a)의 노출되는 부분에 도전성 물질이 도금되어 형성된다. 도금층(300)은 제1 도금층(300a)과 제2 도금층(300b)을 포함한다. 제1 도금층(300a)은 박막층(120a)의 비아 홀(111)을 통하여 노출된 반도체 칩을 향하는 면에 도전성 물질이 도금되어 형성된다. 제2 도금층(300b)은 박막층(120a)의 반도체 칩을 향하는 면의 반대 면으로 노출된 면에 도전성 물질이 도금되어 형성된다.
이때, 비아 홀(111)을 통하여 제1 도금층(300a)이 노출되고, 비아 홀(111)을 통하여 제1 도금층(300a)과 반도체 칩(200)이 본딩 와이어에 의하여 와이어 본딩으로 연결된다. 즉, 본 발명에서는 일면에 박막층(120a)이 적층 및 고정되는 동박 적층 기판(Copper Clad Laminate, CCL)을 공급받아, 코아 기판(110a)의 일부를 레이저 절제(ablation)에 의하여 와이어 본딩을 위하여 본딩 와이어가 통과할 수 있는 비아 홀(via hole)을 형성한다.
즉, 제1 도금층(300a)은 반도체 칩(200)과의 와이어 본딩을 위한 본딩 패드(bonding pad)가 되고, 제2 도금층(300b)은 외부와의 연결을 위한 콘택 패 드(contact pad)가 된다.
도 2a 내지 도 2d는 도 1의 반도체 패키지용 기판의 제조방법의 각각의 단계를 개략적으로 도시한 도면들이다. 도 3은 도 2b의 비아 홀 가공에 사용되는 CO2 레이저의 특성을 개략적으로 도시한 그래프이다.
도면을 참조하면, 반도체 패키지용 기판의 제조방법은, 동박 적층 기판 준비단계(도 2a), 비아 홀 형성단계(도 2b), 패턴 형성단계(도 2c), 및 도금층 형성단계(도 2d)를 구비한다. 본 발명에 따른 반도체 패키지용 제조방법은 도 1의 반도체 패키지용 기판을 제조하는 방법으로서, 도 1에 대한 설명을 참조하고 동일한 사항에 대해서는 그 설명을 생략한다.
동박 적층 기판 준비단계(도 2a)에는 코아 기판(110)의 일면 또는 양면에 박막층(120)이 적층 및 고정되는 동박 적층 기판(100)을 마련한다. 비아 홀 형성단계(도 2b)에는 코아 기판(110a)에 양면을 관통하는 비아 홀(111)을 적어도 하나 이상 형성한다.
패턴 형성단계(도 2c)에는 박막층(120a)을 전기가 도통되는 통로의 패턴(120a)으로 형성한다. 도금층 형성단계(도 2d)에는 박막층(120a)의 노출되는 부분의 적어도 일부를 도전성 물질로 도금하여 도금층을 형성한다.
코아 기판(110)은 폴리 이미드(Poly imide, PI) 또는 FR4(내열성 글래스포 에폭시 수지기판) 등을 포함한 절연기판이 될 수 있다. 또한, 스마트 카드와 동일 재료인 글래스 섬유(glass cloth)와 에폭시 매트릭스(epoxy matrix)의 복합재인 G10이 사용될 수 있다. 또한, 코아 기판(110)으로 글래스 섬유(glass fabric)와 에폭시 매트릭스(epoxy matrix)의 이종 소재인 프리프렉(prepreg)이 사용될 수 있다.
박막층(120)은 구리(Cu)를 포함하는 소재가 박막으로 형성되어 이루어지는 동박층이 될 수 있다.
도면에 도시된 실시예에서는 동박 적층 기판(100)이 코아 기판(110)의 일면에 동박의 박막층(120)이 적층 및 고정되고, 코아 기판(110)의 다른 일면에 반도체 칩(200)이 실장된다.
상기 박막층(120)은 코아 기판(110)을 향하는 면이 에칭(etching) 또는 옥사이드(oxide) 처리되어 표면이 거칠게 처리되어 표면에 요철이 형성된 후에 코아 기판(110)에 적층되고, 경화(curing) 처리에 의하여 박막층(120)의 요철에 정합되도록 코아 기판(110)에 요철이 형성되어, 상호 결합될 수 있다.
이때, 경화(curing) 처리의 한 방법으로, 박막층(120)을 코아 기판(110)에 적층한 후에 가열 및 압착하여 박막층(120)에 형성된 요철부분과 이에 정합되도록 코아 기판(110)에 형성되는 요철부분이 상호 결합되어 상호 견고하게 고정될 수 있다. 따라서, 적층을 위한 접착층이 별도로 필요없다.
본 발명에 따르면, 레이저 드릴링 가공 시에 레이저빔의 산란을 방지할 수 있어, 홀 가공을 위한 가공성을 향상시킬 수 있다. 또한, 레이저 가공력 향상을 위한 합금층을 만들기 위해 추가적인 공정과 원재료의 소모가 없다. 또한, 합금층을 사용하는 경우에 필요한 합금층 제작 시의 방청 처리가 불필요하다.
또한, 에칭(etching) 가동에 의한 동박 두께 조절이 가능하여 추가적인 동박 의 두께 제어를 위한 공정이 필요 없으며, 동박을 위한 구리 소재 선택에 있어서 소재 선택에 제한이 없다.
또한, 레이저 드릴의 산란을 방지할 수 있으며, 동박의 필 강도(copper peel strength)가 증가될 수 있다. 따라서, 동박 적층 기판(100)의 신뢰성을 향상시킬 수 있다.
비아 홀 형성단계(도 2b)에는 코아 기판(110a)에 양면을 관통하는 비아 홀(111)을 적어도 하나 이상 형성한다. 비아 홀(111)은 레이저 가공에 의하여 동박의 박막층(120)이 코아 기판(110)에 적층 및 고정된 동박 적층 기판(100) 상태에서 동박의 박막층(120)은 손상시키지 아니하고 코아 기판(110a)에만 비아 홀(111) 형성되도록 하는 것이 바람직하다.
이때, 도 3에 도시된 CO2 레이저에서 9㎛대의 파장을 사용하는 경우에 코아 기판에서의 흡수율(absorption ratio)이 10%대가 되어, 박막층(120a)의 손상 없이 코아 기판(110a)에만 비아 홀(111)을 형성할 수 있다.
본 발명에서는 일면에 박막층(120)이 적층 및 고정되는 동박 적층 기판(Copper Clad Laminate, CCL)을 공급받아 코아 기판(110)의 일부를 레이저 절제(ablation)에 의하여 비아 홀(via hole)을 형성하므로, 종래의 경우에서 필요한 접착제를 코팅할 수 있는 장비, 표면에 조도를 형성하는 장비, 구리 래미네이션 장비 등이 필요 없고, 공정을 단순화시킬 수 있다. 따라서, 제조 원가를 절감시킬 수 있다.
패턴 형성단계(도 2c)에는 박막층(120a)을 전기가 도통되는 통로의 패턴(120a)으로 형성한다. 이때, 감광액(Photo Resist, PR) 또는 감광성 필름(Dry Film Resist, DFR)을 사용하여 패턴을 형성할 수 있다.
이때, 코아 기판(110)에 비아 홀(111)을 형성한 후에 박막층(120)을 패턴으로 형성하는 것이 바람직하다. 다만, 본 발명은 이에 한정되지 아니하고, 박막층(120)을 패턴으로 형성한 후에 코아 기판(110)에 비아 홀(111)을 형성할 수도 있다.
도금층 형성단계(도 2d)에는 박막층(120a)의 노출되는 부분의 적어도 일부를 도전성 물질로 도금하여 도금층을 형성한다. 도금층(300)은 제1 도금층(300a)과 제2 도금층(300b)을 포함한다. 제1 도금층(300a)은 박막층(120a)의 비아 홀(111)을 통하여 노출된 반도체 칩을 향하는 면에 도전성 물질이 도금되어 형성된다. 제2 도금층(300b)은 박막층(120a)의 반도체 칩을 향하는 면의 반대면으로 노출된 면에 도전성 물질이 도금되어 형성된다.
한편, 비아 홀(111)을 통하여 제1 도금층(300a)이 노출되고, 비아 홀(111)을 통하여 제1 도금층(300a)과 반도체 칩(200)이 본딩 와이어에 의하여 와이어 본딩으로 연결된다.
본 발명에 따른 반도체 패키지용 기판 및 그 제조방법에 의하면, 동박이 코아 기판에 적층된 동박 적층 기판을 사용하고, 코아 기판 부분을 레이저로 제거(ablation)하여 비아 홀(via hole)을 형성함으로써, 제조 공정이 단순화되고 그 제조 비용이 절감되도록 할 수 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.

Claims (13)

  1. 양면을 관통하는 비아 홀이 적어도 하나 이상 배치되는 코아 기판;
    상기 코아 기판의 일면 또는 양면에 적층 및 고정되고, 전기가 도통되는 패턴으로 형성되는 박막층; 및
    상기 박막층의 노출되는 부분에 도전성 물질이 도금되는 도금층을 구비하는 반도체 패키지용 기판.
  2. 제1항에 있어서,
    상기 박막층이 구리를 포함하는 소재가 박막으로 형성되는 동박층인 반도체 패키지용 기판.
  3. 제1항에 있어서,
    상기 반도체 칩이 상기 코아 기판의 일면에 실장되고, 상기 박막층이 상기 코아 기판의 다른 일면에 적층 및 고정되는 반도체 패키지용 기판.
  4. 제3항에 있어서,
    상기 도금층이, 상기 박막층의 상기 반도체 칩을 향하는 면에 도전성 물질이 도포되는 제1 도금층과, 상기 박막층의 상기 반도체 칩을 향하는 면의 반대 면에 도전성 물질이 도포되는 제2 도금층을 포함하는 반도체 패키지용 기판.
  5. 제4항에 있어서,
    상기 비아 홀을 통하여 상기 제1 도금층이 노출되고, 상기 비아 홀을 통하여 상기 제1 도금층과 상기 반도체 칩이 와이어 본딩으로 연결되는 반도체 패키지용 기판.
  6. 제1항에 있어서,
    상기 비아 홀이 레이저 가공에 의하여 형성되는 반도체 패키지용 기판.
  7. 제6항에 있어서,
    상기 비아 홀이 상기 코아 기판에 흡수되는 흡수율이 10%인 파장의 CO2 레이저에 의하여 형성되는 반도체 패키지용 기판.
  8. 코아 기판의 일면 또는 양면에 박막층이 적층 및 고정되는 동박 적층 기판을 마련하는 단계;
    상기 코아 기판에 양면을 관통하는 비아 홀을 적어도 하나 이상 형성하는 단계;
    상기 박막층을 전기가 도통되는 통로의 패턴으로 형성하는 단계; 및
    상기 패턴의 노출되는 부분의 적어도 일부를 도전성 물질로 도금하여 도금층 을 형성하는 단계를 구비하는 반도체 패키지용 기판의 제조방법.
  9. 제8항에 있어서,
    상기 비아 홀이 레이저 가공에 의하여 형성되는 반도체 패키지용 기판의 제조방법.
  10. 제9항에 있어서,
    상기 비아 홀이 상기 코아 기판에 흡수되는 흡수율이 10%인 파장의 CO2 레이저에 의하여 형성되는 반도체 패키지용 기판의 제조방법.
  11. 제8항에 있어서,
    상기 반도체 칩이 상기 코아 기판의 일면에 실장되고, 상기 박막층이 상기 코아 기판의 다른 일면에 적층 및 고정되는 반도체 패키지용 기판의 제조방법.
  12. 제11항에 있어서,
    상기 도금층이, 상기 패턴의 상기 반도체 칩을 향하는 면에 도전성 물질이 도포되는 제1 도금층과 상기 패턴의 상기 반도체 칩을 향하는 면의 반대면에 도전성 물질이 도포되는 제2 도금층을 포함하는 반도체 패키지용 기판의 제조방법.
  13. 제12항에 있어서,
    상기 비아 홀을 통하여 상기 제1 도금층이 노출되고, 상기 비아 홀을 통하여 상기 제1 도금층과 상기 반도체 칩이 와이어 본딩으로 연결되는 반도체 패키지용 기판의 제조방법.
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