KR20080084417A - Method of forming semiconductor device - Google Patents

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forming
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mask
film
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KR1020070026128A
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신성호
권병호
홍창기
윤보언
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삼성전자주식회사
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Abstract

A method for forming a semiconductor device is provided to reduce a depositing amount of an initial dielectric layer by forming a mask layer on the dielectric layer before a spacer is formed. A dielectric layer(110) is formed on a semiconductor substrate(100). A first mask layer(120) is formed on the dielectric layer. Contact holes, which pass through the first mask layer and the dielectric layer, are formed. Spacers(145) are formed at sidewalls of the contact holes. Metal contacts are contacted to the spacers. The metal contacts gap-fill the contact holes. When the spacers are formed, a second mask layer is formed to cover the first mask layer and the sidewall and a bottom surface of the contact hole. An anisotropic etching process is performed on the second mask layer. The first mask layer is formed of a material same as the second mask layer. When the metal contacts are formed, a metal layer is formed to cover the first mask layer and to gap-fill the contact hole. A first planarization process is performed to remove the metal layer on the first mask layer.

Description

반도체 소자의 형성방법{METHOD OF FORMING SEMICONDUCTOR DEVICE}Method of Forming Semiconductor Device {METHOD OF FORMING SEMICONDUCTOR DEVICE}

도 1a 내지 1d는 종래기술에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 2a 내지 2e는 본 발명의 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.2A through 2E are cross-sectional views illustrating a method of forming a semiconductor device in accordance with an embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

110: 절연막 120: 제 1 마스크막110: insulating film 120: first mask film

130: 콘택 홀들 140: 제 2 마스크막130: contact holes 140: second mask film

145: 스페이서들 150: 메탈 콘택들145: spacers 150: metal contacts

본 발명은 반도체 소자의 형성방법에 관한 것으로, 더욱 상세하게는 메탈 콘택을 가지는 반도체 소자의 형성방법에 관한 것이다.The present invention relates to a method of forming a semiconductor device, and more particularly, to a method of forming a semiconductor device having a metal contact.

반도체 소자는 서로 다른 층의 배선을 전기적으로 연결하기 위한 메탈 콘택을 포함한다. 상기 메탈 콘택은 절연막에 콘택 홀을 형성한 후, 콘택 홀에 전도성 물질을 채워넣어 형성될 수 있다.The semiconductor device includes metal contacts for electrically connecting wirings of different layers. The metal contact may be formed by forming a contact hole in the insulating layer and then filling a conductive material in the contact hole.

도 1a 내지 1d는 종래기술에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 1a 및 1b를 참조하면, 반도체 기판(10) 상에 절연막(20)이 형성된다. 상기 절연막(20)은 실리콘 산화막으로 형성될 수 있다. 상기 절연막(20)에 콘택 홀(30)이 형성된다. 상기 콘택 홀(30)은 동시에 여러 개가 형성될 수 있으며, 반도체 소자가 고집적화됨에 따라 상기 콘택 홀(30)은 서로 근접하여 형성될 수 있다. 상기 절연막(20)을 콘포멀(conformal)하게 덮는 마스크막(40)이 형성된다. 상기 마스크막(40)은 실리콘 질화막으로 형성될 수 있다.1A and 1B, an insulating film 20 is formed on the semiconductor substrate 10. The insulating film 20 may be formed of a silicon oxide film. The contact hole 30 is formed in the insulating film 20. A plurality of contact holes 30 may be formed at the same time, and as the semiconductor devices are highly integrated, the contact holes 30 may be formed in close proximity to each other. A mask film 40 is formed to conformally cover the insulating film 20. The mask layer 40 may be formed of a silicon nitride layer.

도 1c를 참조하면, 상기 마스크막(40)에 이방성 식각 공정을 진행하여 스페이서(45)가 형성된다. 상기 스페이서(45)는 세정 등에 의한 콘택 홀(30)의 프로파일(profile) 변형을 방지하는 역할을 한다. 상기 마스크막(40)은 전기적 저항이 높으므로, 상기 콘택 홀(30)의 바닥면에 남지 않도록 상기 마스크막(40)은 과식각(over-etch)된다. 상기 과식각에 의하여 상기 콘택 홀(30) 사이의 절연막(20) 상부(upper portion)가 제거될 수 있다.Referring to FIG. 1C, an anisotropic etching process is performed on the mask layer 40 to form a spacer 45. The spacer 45 serves to prevent profile deformation of the contact hole 30 by cleaning or the like. Since the mask layer 40 has high electrical resistance, the mask layer 40 is over-etched so as not to remain on the bottom surface of the contact hole 30. The upper portion of the insulating layer 20 between the contact holes 30 may be removed by the overetching.

도 1d를 참조하면, 상기 콘택 홀(30)을 채우는 메탈 콘택(50)이 형성된다. 상기 메탈 콘택(50)을 형성하는 것은 상기 콘택 홀(30)에 채우는 금속막을 형성하는 것 그리고 상기 금속막에 평탄화 공정을 진행하여 상기 절연막(20)을 노출하는 것을 포함할 수 있다. 상기 절연막(20) 상부가 과식각에 의하여 제거되었으므로, 상기 평탄화 공정은 상기 콘택 홀(30) 사이의 절연막(20)이 노출될 때까지 진행되어야 한다. 따라서, 상기 평탄화 공정은 많은 양의 절연막(20)을 제거하여야 하며, 평탄화 공정의 종료점 검출(endpoint detection)이 용이하기 않을 수 있다. 또한, 많은 양의 절연막(20)이 제거되므로 초기에 절연막(20)의 증착량이 증가될 수 있다. 이에 따라, 반도체 소자의 공정 효율이 저하될 수 있다.Referring to FIG. 1D, a metal contact 50 filling the contact hole 30 is formed. Forming the metal contact 50 may include forming a metal film filling the contact hole 30 and exposing the insulating film 20 by performing a planarization process on the metal film. Since the upper portion of the insulating film 20 is removed by overetching, the planarization process should proceed until the insulating film 20 between the contact holes 30 is exposed. Therefore, the planarization process needs to remove a large amount of insulating film 20, and endpoint detection of the planarization process may not be easy. In addition, since a large amount of the insulating film 20 is removed, the deposition amount of the insulating film 20 may be increased initially. Accordingly, process efficiency of the semiconductor device may be lowered.

본 발명의 목적은 공정 효율이 향상된 반도체 소자의 형성방법을 제공하는 것이다.An object of the present invention is to provide a method of forming a semiconductor device with improved process efficiency.

반도체 소자의 형성방법은 반도체 기판 상에 절연막을 형성하는 것, 상기 절연막 상에 제 1 마스크막을 형성하는 것, 상기 제 1 마스크막 및 상기 절연막을 관통하는 콘택 홀들을 형성하는 것, 상기 콘택 홀들의 측벽에 스페이서들을 형성하는 것 그리고 상기 스페이서들에 접하며, 상기 콘택 홀들을 채우는 메탈 콘택들을 형성하는 것을 포함한다.A method of forming a semiconductor device may include forming an insulating film on a semiconductor substrate, forming a first mask film on the insulating film, forming contact holes penetrating the first mask film and the insulating film, and forming the contact holes. Forming spacers on the sidewalls and forming metal contacts in contact with the spacers and filling the contact holes.

상기 스페이서들을 형성하는 것은 상기 제 1 마스크막과 상기 콘택 홀의 측벽 및 바닥면을 덮는 제 2 마스크막을 형성하는 것 그리고 상기 제 2 마스크막에 이방성 식각 공정을 진행하는 것을 포함할 수 있다.The forming of the spacers may include forming a second mask layer covering sidewalls and bottom surfaces of the first mask layer and the contact hole, and performing an anisotropic etching process on the second mask layer.

상기 제 1 마스크막은 상기 제 2 마스크막과 동일한 물질로 형성될 수 있다. 상기 제 1 마스크막 및 상기 제 2 마스크막은 실리콘 질화막으로 형성될 수 있다.The first mask layer may be formed of the same material as the second mask layer. The first mask layer and the second mask layer may be formed of a silicon nitride layer.

상기 제 1 마스크막은 상기 제 2 마스크막에 대하여 식각선택성을 가지는 물질로 형성될 수 있다.The first mask layer may be formed of a material having an etching selectivity with respect to the second mask layer.

상기 메탈 콘택들을 형성하는 것은 상기 제 1 마스크막을 덮으며, 상기 콘택 홀을 채우는 금속막을 형성하는 것 그리고 제 1 평탄화 공정을 진행하여, 상기 제 1 마스크막 상의 상기 금속막을 제거하는 것을 포함할 수 있다.Forming the metal contacts may include forming a metal film covering the first mask layer, filling the contact hole, and performing a first planarization process to remove the metal film on the first mask layer. .

상기 반도체 소자의 형성방법은 상기 금속막을 제거한 후, 상기 절연막의 상부면이 노출되도록 상기 제 1 마스크막을 제거하는 것을 더 포함할 수 있다.The method of forming the semiconductor device may further include removing the first mask layer so that the upper surface of the insulating layer is exposed after removing the metal layer.

상기 제 1 마스크막을 제거하는 것은 상기 제 1 마스크막에 제 2 평탄화 공정을 진행하는 것을 포함할 수 있다.Removing the first mask layer may include performing a second planarization process on the first mask layer.

상기 제 1 마스크막을 제거하는 것은 상기 제 1 마스크막에 식각 공정을 진행하는 것을 포함할 수 있다.Removing the first mask layer may include performing an etching process on the first mask layer.

이하, 본 발명의 실시예에 따른 반도체 소자의 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.Hereinafter, a method of forming a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. The invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosure may be made thorough and complete, and to fully convey the spirit of the invention to those skilled in the art.

도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. Like numbers refer to like elements throughout.

도 2a 내지 2e는 본 발명의 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.2A through 2E are cross-sectional views illustrating a method of forming a semiconductor device in accordance with an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(100) 상에 절연막(110)이 형성된다. 상기 절연막(110)은 실리콘 산화막으로 형성될 수 있다. 상기 절연막(110) 상에 제 1 마스크막(120)이 형성된다. 상기 제 1 마스크막(120)은 화학 기상 증착 방법으로 형성될 수 있다. 예를 들면, 상기 제 1 마스크막(120)은 실리콘 질화막으로 형성될 수 있다. 상기 제 1 마스크막(120) 상에 포토 레지스트 패턴을 형성한 후, 식각 공정을 진행하여 상기 제 1 마스크막(120) 및 상기 절연막(110)을 관통하는 콘택 홀들(130)이 형성된다. 반도체 소자가 고집적화됨에 따라, 상기 콘택 홀들(130)은 인접하여 형성될 수 있다.Referring to FIG. 2A, an insulating film 110 is formed on the semiconductor substrate 100. The insulating layer 110 may be formed of a silicon oxide layer. The first mask layer 120 is formed on the insulating layer 110. The first mask layer 120 may be formed by a chemical vapor deposition method. For example, the first mask layer 120 may be formed of a silicon nitride layer. After forming a photoresist pattern on the first mask layer 120, an etching process is performed to form contact holes 130 penetrating the first mask layer 120 and the insulating layer 110. As the semiconductor device is highly integrated, the contact holes 130 may be formed adjacent to each other.

도 2b를 참조하면, 상기 제 1 마스크막(120)과 상기 콘택 홀들(130)의 측벽 및 바닥면을 덮는 제 2 마스크막(140)이 형성된다. 상기 제 2 마스크막(140)은 실리콘 질화막으로 형성될 수 있다. 상기 제 1 마스크막(120)은 상기 제 2 마스크막(140)과 동일한 물질로 형성될 수 있다. 또는, 상기 제 2 마스크막(120)은 상기 제 1 마스크막(140)에 대하여 식각 선택성을 가지는 물질로 형성될 수 있다. 여기서, a가 b에 대하여 식각 선택성(etch selectivity)을 가진다는 것은 b에 대한 식각을 최소화하면서 a를 식각하는 것 또는 그 역을 말한다.Referring to FIG. 2B, a second mask layer 140 is formed to cover sidewalls and bottom surfaces of the first mask layer 120 and the contact holes 130. The second mask layer 140 may be formed of a silicon nitride layer. The first mask layer 120 may be formed of the same material as the second mask layer 140. Alternatively, the second mask layer 120 may be formed of a material having an etch selectivity with respect to the first mask layer 140. Here, having a etch selectivity with respect to b refers to etching a or vice versa while minimizing etching for b.

도 2c를 참조하면, 상기 제 2 마스크막(140)에 대하여 이방성 식각 공정을 진행하여 스페이서들(145)이 형성된다. 상기 제 2 마스크막(140)은 전기적 저항이 높으므로, 상기 콘택 홀들(130)의 바닥면에 남지 않도록 상기 제 2 마스크막(140)에 과식각(over-etch)이 진행된다. 상기 제 2 마스크막(140)에 과식각이 진행되더라도, 상기 제 1 마스크막(120)에 의하여 상기 절연막(110)의 상부(upper portion) 가 제거되지 않을 수 있다.Referring to FIG. 2C, spacers 145 are formed by performing an anisotropic etching process on the second mask layer 140. Since the second mask layer 140 has high electrical resistance, an over-etch is performed on the second mask layer 140 so that the second mask layer 140 does not remain on the bottom surfaces of the contact holes 130. Even when overetching is performed on the second mask layer 140, the upper portion of the insulating layer 110 may not be removed by the first mask layer 120.

상기 제 1 마스크막(120)과 상기 제 2 마스크막(140)이 동일한 물질인 경우, 상기 제 2 마스크막(140)에 과식각이 진행되어 상기 제 1 마스크막(120)의 일부가 식각될 수 있다. 상기 제 2 마스크막(140)이 상기 제 1 마스크막(120)에 대하여 식각 선택성을 가지는 경우, 상기 제 2 마스크막(140)에 과식각이 진행되어도 상기 제 1 마스크막(120)은 실질적으로 제거되지 않을 수 있다.When the first mask layer 120 and the second mask layer 140 are made of the same material, overetching may be performed on the second mask layer 140 to etch a part of the first mask layer 120. Can be. When the second mask layer 140 has an etching selectivity with respect to the first mask layer 120, the first mask layer 120 may be substantially formed even when overetching is performed on the second mask layer 140. It may not be removed.

도 2d를 참조하면, 상기 스페이서들(145)에 접하며 상기 콘택 홀들(130)을 채우는 메탈 콘택(150)이 형성된다. 상기 메탈 콘택(150)을 형성하는 것은 상기 제 1 마스크막(120)을 덮으며 상기 콘택 홀들(130)을 채우는 금속막을 형성하는 것 그리고 제 1 평탄화 공정을 진행하여 상기 제 1 마스크막(120) 상의 금속막을 제거하는 것을 포함할 수 있다. 상기 제 1 평탄화 공정은 화학적 기계적 연마(chemical mechanical polishing) 공정일 수 있다. 상기 제 1 마스크막(120)이 상기 금속막에 대하여 식각 선택성을 가지는 경우, 상기 제 1 마스크막(120)은 상기 제 1 평탄화 공정에서 식각 저지막(etch stopper)의 역할을 할 수 있다.Referring to FIG. 2D, a metal contact 150 is formed to contact the spacers 145 and fill the contact holes 130. Forming the metal contact 150 may include forming a metal film covering the first mask layer 120 and filling the contact holes 130, and then performing a first planarization process to form the metal mask 150. And removing the upper metal film. The first planarization process may be a chemical mechanical polishing process. When the first mask layer 120 has an etch selectivity with respect to the metal layer, the first mask layer 120 may serve as an etch stopper in the first planarization process.

도 2e를 참조하면, 상기 제 1 마스크막(120) 상의 상기 금속막을 제거한 후 상기 절연막(110)이 노출되도록 상기 제 1 마스크막(120)이 제거될 수 있다. 상기 제 1 마스크막(120)을 제거하는 것은 상기 제 1 마스크막(120)에 제 2 평탄화 공정을 진행하는 것을 포함할 수 있다. 상기 제 1 마스크막(120)이 상기 절연막(110)에 대하여 식각 선택비를 가지는 경우, 상기 제 2 평탄화 공정에서 상기 절연막(110)이 식각 저지막의 역할을 할 수 있다. 상기 제 1 평탄화 공정과 상기 제 2 평탄화 공정은 하나의 평탄화 공정일 수 있다.Referring to FIG. 2E, after removing the metal layer on the first mask layer 120, the first mask layer 120 may be removed to expose the insulating layer 110. Removing the first mask layer 120 may include performing a second planarization process on the first mask layer 120. When the first mask layer 120 has an etching selectivity with respect to the insulating layer 110, the insulating layer 110 may serve as an etch stop layer in the second planarization process. The first planarization process and the second planarization process may be one planarization process.

상기 제 1 마스크막(120)을 제거하는 것은 상기 제 1 마스크막(120)에 식각 공정을 진행하는 것을 포함할 수 있다. 상기 식각 공정은 건식 식각 또는 습식 식각 공정일 수 있다. 상기 제 1 마스크막(120)이 실리콘 질화막인 경우, 상기 습식 식각 공정은 인산(H3PO4)을 포함하는 용액을 사용하여 진행될 수 있다.Removing the first mask layer 120 may include performing an etching process on the first mask layer 120. The etching process may be a dry etching or a wet etching process. When the first mask layer 120 is a silicon nitride layer, the wet etching process may be performed using a solution containing phosphoric acid (H 3 PO 4 ).

본 발명의 실시예에 따르면, 스페이서를 형성하기 전에 절연막 상에 마스크막이 형성된다. 따라서, 스페이서가 형성되는 과정에서 절연막의 상부가 제거되지 않을 수 있다. 이에 따라, 초기 절연막의 증착량이 감소될 수 있으며, 스페이서를 형성하기 위한 이방성 식각 공정의 마진(margin)이 확보될 수 있다. 또한, 평탄화 공정의 종료점 검출(endpoint detection)이 용이할 수 있다.According to an embodiment of the present invention, a mask film is formed on the insulating film before forming the spacer. Therefore, the upper portion of the insulating layer may not be removed in the process of forming the spacer. Accordingly, the deposition amount of the initial insulating layer may be reduced, and a margin of an anisotropic etching process for forming the spacer may be secured. In addition, endpoint detection of the planarization process can be facilitated.

Claims (9)

반도체 기판 상에 절연막을 형성하는 것;Forming an insulating film on the semiconductor substrate; 상기 절연막 상에 제 1 마스크막을 형성하는 것;Forming a first mask film on the insulating film; 상기 제 1 마스크막 및 상기 절연막을 관통하는 콘택 홀들을 형성하는 것;Forming contact holes penetrating the first mask layer and the insulating layer; 상기 콘택 홀들의 측벽에 스페이서들을 형성하는 것; 그리고Forming spacers on sidewalls of the contact holes; And 상기 스페이서들에 접하며, 상기 콘택 홀들을 채우는 메탈 콘택들을 형성하는 것을 포함하는 반도체 소자의 형성방법.Forming metal contacts in contact with the spacers and filling the contact holes. 청구항 1에 있어서,The method according to claim 1, 상기 스페이서들을 형성하는 것은:Forming the spacers is: 상기 제 1 마스크막과 상기 콘택 홀의 측벽 및 바닥면을 덮는 제 2 마스크막을 형성하는 것; 그리고Forming a second mask layer covering sidewalls and bottom surfaces of the first mask layer and the contact hole; And 상기 제 2 마스크막에 이방성 식각 공정을 진행하는 것을 포함하는 반도체 소자의 형성방법.A method of forming a semiconductor device comprising performing an anisotropic etching process on the second mask film. 청구항 2에 있어서,The method according to claim 2, 상기 제 1 마스크막은 상기 제 2 마스크막과 동일한 물질로 형성되는 반도체 소자의 형성방법.The method of claim 1, wherein the first mask layer is formed of the same material as the second mask layer. 청구항 3에 있어서,The method according to claim 3, 상기 제 1 마스크막 및 상기 제 2 마스크막은 실리콘 질화막으로 형성되는 반도체 소자의 형성방법.And the first mask film and the second mask film are formed of a silicon nitride film. 청구항 2에 있어서,The method according to claim 2, 상기 제 2 마스크막은 상기 제 1 마스크막에 대하여 식각 선택성을 가지는 물질로 형성되는 반도체 소자의 형성방법.And the second mask layer is formed of a material having an etch selectivity with respect to the first mask layer. 청구항 1에 있어서,The method according to claim 1, 상기 메탈 콘택들을 형성하는 것은:Forming the metal contacts is: 상기 제 1 마스크막을 덮으며, 상기 콘택 홀을 채우는 금속막을 형성하는 것; 그리고Forming a metal film covering the first mask film and filling the contact hole; And 제 1 평탄화 공정을 진행하여, 상기 제 1 마스크막 상의 상기 금속막을 제거하는 것을 포함하는 반도체 소자의 형성방법.Performing a first planarization process to remove the metal film on the first mask film. 청구항 6에 있어서,The method according to claim 6, 상기 금속막을 제거한 후,After removing the metal film, 상기 절연막의 상부면이 노출되도록, 상기 제 1 마스크막을 제거하는 것을 더 포함하는 반도체 소자의 형성방법.And removing the first mask film so that the top surface of the insulating film is exposed. 청구항 7에 있어서,The method according to claim 7, 상기 제 1 마스크막을 제거하는 것은,Removing the first mask film, 상기 제 1 마스크막에 제 2 평탄화 공정을 진행하는 것을 포함하는 반도체 소자의 형성방법.And forming a second planarization process on the first mask film. 청구항 7에 있어서,The method according to claim 7, 상기 제 1 마스크막을 제거하는 것은,Removing the first mask film, 상기 제 1 마스크막에 식각 공정을 진행하는 것을 포함하는 반도체 소자의 형성방법.And forming an etching process on the first mask layer.
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