KR20080082101A - 반도체 발광 소자 및 그 제조 방법 - Google Patents

반도체 발광 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 발광 소자 및 그 제조 방법에 관한 것이다. 본 발명에 따른 반도체 발광 소자는 기판, 기판 상에 형성되는 제1 반도체층, 제1 반도체층 상에 형성되는 활성층, 활성층 상에 형성되는 제2 반도체층, 제1 반도체층 상에 형성되는 제1 전극, 제2 반도체층 상에 형성되는 제2 전극, 제2 반도체층의 일부 및 제2 전극의 일부 중 적어도 하나 상에 형성되는 절연층 및 절연층 상에 형성되는 금속층을 포함하되, 절연층은 제2 반도체층의 일부 및 제2 전극의 일부 중 적어도 하나와 금속층으로 둘러싸여 커패시터 영역이 형성되며, 제2 전극, 절연층, 금속층 중 적어도 하나는 미러(mirror)인 것을 특징으로 한다.
반도체, 발광, 커패시터, 반사막, 미러

Description

반도체 발광 소자 및 그 제조 방법{Semiconductor light emitting device and method for manufacturing thereof}
도 1a 내지 1b는 종래의 ESD 손상을 방지하기 위하여 서브 마운트 내에 제너 다이오드를 형성한 플립 칩 LED의 구성을 개략적으로 나타낸 단면도 및 등가 회로도.
도 2a 내지 도 2b는 본 발명의 제1 실시예에 따른 반도체 발광 소자의 구성을 개략적으로 나타낸 단면 및 그 등가 회로를 나타낸 도면.
도 3a 내지 도 3f는 본 발명의 제1 실시예에 따른 반도체 발광 소자의 제조 과정을 나타낸 도면들.
도 4는 본 발명의 제2 실시예에 따른 반도체 발광 소자의 구성을 개략적으로 나타낸 단면도.
도 5는 본 발명의 제2 실시예에 따른 반도체 발광 소자의 플립 칩 본딩을 개략적으로 나타낸 단면도.
도 6a는 제3 실시예에 따른 반도체 발광 소자의 일부분을 개략적으로 나타낸 단면도.
도 6b는 도 6a에 대응하는 반도체 발광 소자의 일부분을 개략적으로 나타낸 상면도.
도 7은 본 발명의 제4 실시예에 따른 반도체 발광 소자의 일부분을 개략적으로 나타낸 단면도.
본 발명은 기판상에 형성된 반도체막을 이용한 발광 소자 및 그 제조 방법에 관한 것이다.
반도체 발광 소자, 예를 들어 발광 다이오드(Light Emitting Diode, LED)는 수명이 길고 소비전력이 적다는 이점이 있어서, 전기, 전자 분야뿐만 아니라 광고 분야에서도 널리 사용되고 있다. 최근 LED를, 예컨대 액정표시장치의 백 라이트 유닛으로 이용하려는 시도가 활발히 진행되고 있다. 또한 LED는 향후 옥내의 조명으로서 일상생활에서도 널리 사용될 것으로 예상된다.
폭발적인 신장세를 보이는 LED와 같은 반도체 발광 소자는 적용 분야의 요구에 따라서 점점 더 소형화 및 저전력화로 진화하고 있다. 그러나 이러한 진화 과정의 반작용으로 외부와의 입출력을 위한 단자에서 입력 정전 용량이 감소할 수밖에 없으며, 이로 인하여 LED와 같은 반도체 발광 소자는 급격한 서지 전압(surge voltage)이나 정전기 방전(Electrostatic Discharge: ESD)(이하, 반도체 발광 소자에 가해지는 외부 서지 전압이나 ESD 등을 통칭하여 ESD라고 한다)에 대하여 취약점을 노출하고 있다. 즉 LED와 같은 반도체 발광 소자는 입력 정전 용량을 초과하는 예상하지 못한 ESD로 인하여 내부의 정션(junction)이 파괴됨으로써 손상될 수 있다.
ESD에 대한 취약점을 극복하면서 반도체 발광 소자의 신뢰성을 향상시키기 위하여, 몇 가지 방안이 제안되고 있다. 그 중 하나의 방안은 반도체 발광 소자에 대한 패키징 공정에서, 제너 다이오드(zener diode)를 병렬로 연결하여, 예기치 못한 ESD를 제너 다이오드로 우회시켜서(bypass) 반도체 발광 소자를 보호하는 방법이다. 그러나 제너 다이오드를 병렬로 패키징하는 상기 방법은 LED와 같은 반도체 발광 소자가 램프 센터에서 이격되어서 10% 내지 15% 정도의 광추출 효율이 저하되며, 추가되는 제너 다이오드, 추가되는 와이어 본딩(wire bonding) 등이 필요함으로 인하여 비용 및 공정 시간이 늘어나는 문제점을 안고 있다. 제너 다이오드를 병렬로 패키징하는 방법의 문제점을 극복하기 위하여, 플립 칩(flip chip) 반도체 발광 소자로서 서브 마운트(sub-mount) 내에 제너 다이오드를 형성하여 ESD로부터 반도체 발광 소자를 보호하는 방안이 있다.
도 1a은 ESD 손상을 방지하기 위하여 서브 마운트 내에 제너 다이오드를 형성한 플립 칩 LED의 구성을 개략적으로 나타낸 단면도이고 이에 대한 등가 회로도가 도1b에 도시되어 있다. 도 1a및 도 1b를 참조하면, 반도체 발광 소자는 LED(125)와, LED(125)에 병렬 연결 관계이면서 서브 마운트(151)에 형성되는 제너 다이오드(155)를 포함한다. LED(125)는 사파이어 기판(101) 상에 순차적으로 적층된 n형 반도체층(예를 들어 n-GaN)(103), 활성층(105), p형 반도체층(예를 들어, p-GaN)(107), n형 반도체층(103) 상에 적층되는 n형 전극(111), p형 반도체층(107) 상에 적층되는 p형 전극(109)을 포함한다. 제너 다이오드(155)는 예를 들어 n형 실 리콘 기판과 같은 서브 마운트(151)의 일 부분에 예를 들어 P형 이온을 주입하여, p형 실리콘 영역(153)을 형성함으로써 형성될 수 있다. LED(125)의 n형 전극(111)은 제1 도전성 범프(113)를 통하여 p형 실리콘 영역(153)에 연결되고, p형 전극(109)은 제2 도전성 범프(115)를 통하여 n형 실리콘 기판과 같은 서브 마운트(151)에 연결됨으로써 플립 칩 본딩이 된다. 도 1a에 도시된 반도체 발광 소자의 입출력 단자(미도시)를 통하여 ESD 전압이 인가되면, 대부분의 방전 전류는 LED(125)에 병렬 연결되는 제너 다이오드(155)를 통하여 흐른다. 이러한 구조에 의하여 예기치 못한 ESD 전압의 인가로부터 LED(125)가 보호될 수 있다.
도 1a에 도시한 반도체 발광 소자의 경우, 서브 마운트에 제너 다이오드를 제작하기 위해 고가의 이온 주입 공정을 실시하거나, 또는 제어의 어려움이 있는 확산 공정을 포함하게 되어, 서브마운트 제조공정이 복잡할 뿐만 아니라, 그에 따른 비용이 증가하는 문제점이 있다.
본 발명은 기존의 제너 다이오드를 추가적으로 이용하는 것 없이, ESD 손상을 방지하기 위하여 유전체인 절연층을 금속 또는 도전성 반도체로 둘러싸인 커패시터 영역을 형성함과 아울러 미러 구조로 광 추출 효율을 극대화할 수 있는 반도체 발광 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 보다 큰 커패시터 용량을 확보할 수 있는 반도체 발광 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 반사율을 극대화할 수 있는 미러 구조를 형성하는 반도체 발광 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 p형 전극의 전류 분산을 양호하게 할 수 있는 반도체 발광 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 칩에서 발생한 열을 효과적으로 방출시킬 수 있는 반도체 발광 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 플립 칩 제작시 본딩이 편리한 반도체 발광 소자 및 그 제조 방법을 제공하는 것이다.
상술한 목적들을 달성하기 위하여, 본 발명의 일 측면에 따르면, 기판, 상기 기판 상에 형성되는 제1 반도체층, 상기 제1 반도체층 상에 형성되는 활성층, 상기 활성층 상에 형성되는 제2 반도체층, 노출된 상기 제1 반도체층 상에 형성되는 제1 전극, 상기 제2 반도체층 상에 형성되는 제2 반도체층에 상응하는 제2 전극, 상기 제2 반도체층의 일부 및 상기 제2 전극의 일부 중 적어도 하나 상에 형성되는 절연층 및 상기 절연층 상에 형성되는 금속층을 포함하되, 금속층은 제2 반도체층, 제2 전극 및 활성층과 절연층에 의해 절연되고 제1 전극과 전기적으로 접속되고, 상기 절연층은 상기 제2 반도체층의 일부 및 상기 제2 전극의 일부 중 적어도 하나와 상기 금속층으로 둘러싸여 커패시터 영역이 형성되며, 상기 제2 전극, 상기 절연층, 상기 금속층 중 적어도 하나는 상기 활성층에서 발생하는 광을 반사하는 미러(mirror)구조 형성되는 반도체 발광 소자를 제공할 수 있다.
커패시터와 병렬 연결된 발광 소자에 있어,　 커패시터는 직류 전압에서는 전 류가 통하지 않고 전압 변화가 있을 때만 전류를 통하게 되므로, 발광 소자에 정상적인 순방향 전압이 인가되면, 활성층으로부터 빛이 발생된다. 발광소자에 역방향 또는 순방향 과전압(ESD)이 순간적으로 인가되면, 커패시터가 통전되어 급격한 과전압으로부터 발광 소자를 보호할 수 있게 된다.
바람직한 실시예에서, 상기 제2 반도체층 및 상기 절연층의 굴절율은 상기 제2 전극 및 상기 금속층의 굴절율 보다 상대적으로 높은 것을 특징으로 한다. 또한 상기 기판은 사파이어이며, 상기 제1 반도체층은 n형 GaN이며, 상기 제2 반도체층은 p형 GaN이며, 상기 제1 전극은 n형 전극이며, 제2 전극은 p형 전극이며, 상기 금속층은 제1 전극과 연결된 것을 특징으로 한다. 또한 상기 p형 전극은 Pt, W, RuO2, ITO, Pd, Cr, Ag, Ni, Au, Cu 및 HfN을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합인 것을 특징으로 한다. 또한 상기 절연층은 SiO2, Si3N4, Al2O3, TiO2, HfO2, Y2O3, MgO 및 AlN을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합인 것을 특징으로 한다. 또한 상기 금속층은 Ag, Al, Au, Pt, Ti, Ni 및 W을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합인 것을 특징으로 한다. 또한 상기 p형 전극, 상기 절연층 및 상기 금속층의 두께(t)는 수학식 1에 상응하되, 상기 수학식 1은 t = [λ/4n]*k (여기서, t는 적층의 두께, λ는 발광 소자에서 발생되는 광의 파장, n은 적층 물질의 굴절률 및 k는 자연수)인 것을 특징으로 한다. 또한 반도체 발광 소자는 상기 p형 전극 상의 일부에 형성되는 p형 패드를 더 포함할 수 있다. 또한 상기 p형 패드는 복수개로 구성될 수 있다. 또한 반도체 발광 소자는 서브 마운트, 상기 서브 마운트 상의 일부에 형성되는 절연막 및 전극판, 상기 n형 전극이 상기 전극판에 연결되도록 하는 제1 범프 및 상기 p형 패드가 상기 서브 마운트에 연결되도록 하는 제2 범프를 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 기판을 마련하는 단계, 상기 기판 상에 제1 반도체층을 형성하는 단계, 상기 제1 반도체층 상에 활성층을 형성하는 단계, 상기 활성층 상에 제2 반도체층을 형성하는 단계, 상기 제1 반도체층의 일부, 상기 활성층의 일부, 상기 제2 반도체층의 일부를 식각하는 단계, 상기 제1 반도체층의 노출 영역 상에 제1 전극을 형성하고, 상기 제2 반도체층 상에 제2 전극을 형성하는 단계, 상기 제2 전극 상에 p-패드를 형성하는 단계, 상기 제2 반도체층의 일부 및 상기 제2 전극의 일부 중 적어도 하나의 상과 상기 식각 단계에 의한 식각면에 절연층을 형성하는 단계 및 상기 절연층 상에 금속층을 형성하는 단계를 포함하는 반도체 발광 소자 제조 방법을 제공할 수 있다.
바람직한 실시예에서, 상기 식각면은 경사 식각면이며, 상기 경사 식각면은 포토 레지스터의 리플로우법에 의하여 형성되는 것을 특징으로 한다. 또한 반도체 발광 소자 제조 방법은 상기 절연층을 형성하기 전에, 상기 경사 식각면에 플라즈마 처리를 하는 단계를 더 포함할 수 있다. 또한 상기 제2 반도체층 및 상기 절연층의 굴절율은 상기 제2 전극 및 상기 금속층의 굴절율 보다 상대적으로 높은 것을 특징으로 한다. 또한 상기 기판은 사파이어이며, 상기 제1 반도체층은 n형 GaN이며, 상기 제2 반도체층은 p형 GaN이며, 상기 제1 전극은 n형 전극이며, 제2 전극은 p형 전극이며, 상기 금속층은 n형 전극에 연결되는 것을 특징으로 한다. 또한 상기 p형 전극은 Pt, W, RuO2, ITO, Pd, Cr, Ag, Ni, Au, Cu 및 HfN을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합인 것을 특징으로 한다. 또한 상기 절연층은 SiO2, Si3N4, Al2O3, TiO2, HfO2, Y2O3, MgO 및 AlN을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합인 것을 특징으로 한다. 또한 상기 금속층은 Ag, Al, Au, Pt, Ti, Ni 및 W을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합인 것을 특징으로 한다. 또한 상기 p형 전극 및 상기 절연층의 두께(t)는 수학식 1에 상응하되, 상기 수학식 1은 t = [λ/4n]*k (여기서, t는 적층의 두께, λ는 발광 소자에서 발생되는 광의 파장, n은 적층 물질의 굴절률 및 k는 자연수)인 것을 특징으로 한다.
또한 반도체 발광 소자 제조 방법은 상기 p형 전극 상의 일부에 p형 패드 형성하는 단계를 더 포함할 수 있다. 또한 상기 p형 패드는 복수개인 것을 특징으로 한다. 또한 반도체 발광 소자 제조 방법은 상기 서브 마운트 상의 일부에 절연막 및 전극판을 순차로 형성하는 단계, 상기 n형 전극을 제1 범프에 의하여 상기 전극판에 연결시키며, 상기 p형 패드를 제2 범프에 의하여 상기 서브 마운트에 연결하여 플립 칩 본딩하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 기판, 상기 기판 상에 형성되는 제1 반도체층, 상기 제1 반도체층 상에 형성되는 활성층, 상기 활성층 상에 형성되는 제2 반도체층, 상기 제1 반도체층 상에 형성되는 제1 전극, 상기 제2 반도체층 상에 형성되는 제2 전극, 상기 제2 전극 상위에 형성되는 p-패드, 상기 제2 반도체층의 일 부 및 상기 제2 전극의 일부 중 적어도 하나 상에 형성되는 제1 절연층 및 상기 제1 절연층 상에 형성되는 제1 금속층, 상기 제1 금속층 상에 형성되는 제2 절연층 및 상기 제2 절연층 상에 형성되는 제2 금속층을 포함하되, 상기 제1 절연층은 상기 제2 반도체층의 일부 및 상기 제2 전극의 일부 중 적어도 하나와 상기 제1 금속층으로 둘러싸여 제1 커패시터 영역이 형성되며, 상기 제2 절연층은 상기 제1 금속층 및 상기 제2 금속층으로 둘러싸여 제2 커패시터 영역이 형성되며, 제1 금속층은 제1 전극과 전기적으로 접속되고, 제2 금속층은 p-패드와 연결되어 제2 전극과 전기적으로 접속되며, 상기 제2 전극, 상기 제1 절연층, 상기 제1 금속층, 상기 제2 절연층 및 상기 제2 금속층 중 적어도 하나는 미러(mirror)인 반도체 발광 소자를 제공할 수 있다.
바람직한 실시예에서, 상기 제2 커패시터 영역 상에 적어도 하나의 커패시터 영역이 더 형성되는 것을 특징으로 한다. 또한 상기 제2 반도체층과, 상기 제1 절연층 및 상기 제2 절연층의 굴절율은 상기 제2 전극과, 상기 제1 금속층 및 상기 제2 금속층의 굴절율 보다 상대적으로 높은 것을 특징으로 한다. 또한 상기 기판은 사파이어이며, 상기 제1 반도체층은 n형 GaN이며, 상기 제2 반도체층은 p형 GaN이며, 상기 제1 전극은 n형 전극이며, 제2 전극은 p형 전극이며, 상기 제1 금속층은 제1 절연층 상에 형성되어 제1 전극과 전기적으로 접속되고, 상기 제2 금속층은 제2 절연층 상에 형성되어 p 패드에 접속되어 제2 전극과 전기적으로 접속되는 것을 특징으로 한다. 또한 상기 제2 전극은 Pt, W, RuO2, ITO, Pd, Cr, Ag, Ni, Au, Cu 및 HfN을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합인 것을 특징으로 한다. 또한 상기 제1 절연층 및 제2 절연층 중 적어도 어느 하나는 SiO2, Si3N4, Al2O3, TiO2, HfO2, Y2O3, MgO 및 AlN을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합인 것을 특징으로 한다. 또한 상기 제1 금속층 및 제2 금속층 중 적어도 어느 하나는 Ag, Al, Au, Pt, Ti, Ni, W 및 ITO를 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합인 것을 특징으로 한다. 또한 상기 제2 전극, 상기 제1 절연층, 상기 제1 금속층, 상기 제2 절연층 및 상기 제2 금속층의 두께(t)는 수학식 1에 상응하되, 상기 수학식 1은 t = [λ/4n]*k (여기서, t는 적층의 두께, λ는 발광 소자에서 발생되는 광의 파장, n은 적층 물질의 굴절률 및 k는 자연수)인 것을 특징으로 한다.　 또한 반도체 발광 소자는 상기 p형 전극 상의 일부에 형성되는 p형 패드를 더 포함할 수 있다. 또한 상기 p형 패드는 복수개인 것을 특징으로 한다. 또한 반도체 발광 소자는 서브 마운트, 상기 서브 마운트 상의 일부에 형성되는 절연막 및 전극판, 상기 n형 전극이 상기 전극판에 연결되도록 하는 제1 범프 및 상기 p형 패드가 상기 서브 마운트에 연결되도록 하는 제2 범프를 더 포함할 수 있다.
이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
-제1 실시예-
도 2a는 본 발명의 제1 실시예에 따른 반도체 발광 소자의 구성을 개략적으로 나타낸 단면도이고 이에 대한 등가 회로를 도2b에 도시하였다. 이하에서 본 발명의 기술적 사상은 특정 반도체 발광 소자에 제한되는 것은 아니며, 이하에서는 설명의 편의상 반도체 발광 소자는 LED인 것으로 하며, 특히 3족 질화물로 구성된 LED인 것으로 한다.
도 2a및 도 2b를 참조하면, 반도체 발광 소자는 사파이어 기판(201) 상에 광을 방출하는 LED 소자부(225)에 예기치 않은 ESD 전압을 우회시키면서 동시에 미러 구조(mirror)를 형성하는 커패시터부(257)가 병렬 접속된다. LED 소자부(225)는 질화물 계열의 LED이다. 반도체 발광 소자의 구성을 보다 구체적으로 살펴보면, 사파이어 기판(201) 상에 n형 반도체층(203), 활성층(205), p형 반도체층(207)이 순차적으로 적층된다. 그 후, 일정 영역에 경사 식각면이 형성되도록 식각 공정이 수행된 후, n형 반도체층(203)에 상응하는 n형 전극(211) 및 p형 반도체층(207)에 상응하는 p형 전극(209)과 p형 패드(213)가 형성된다. 이어서 도시된 바와 같이 절연층(219) 및 제1 금속층(229)이 순차적으로 적층된다.
제1 실시예에 따른 p형 반도체층(207)의 일부 및/또는p형 전극(209)의 일부와 제1 금속층(229) 사이에는 유전체 절연층(219)이 있기 때문에 도 2a에서 A 영역은 커패시터로 기능을 하며, 등가 회로상의 커패시터부(257)에 상응한다. 여기서, p형 반도체층(207)의 일부 및/또는p형 전극(209)의 일부는 커패시터의 하부 전극에 해당하며, 제1 금속층(229)의 일부는 커패시터의 상부 전극에 해당하며, 절연층(219)이 유전체에 해당한다.
커패시터의 상부 전극을 구성하는 제1 금속층(229)이 LED의 n형 전극(211)에 연결되므로써, LED는 커패시터와 전기적으로 병렬 접속되어, LED에 정상적인 순방향 전압이 인가되면 커패시터로는 전류가 통하지 않게 되므로 LED가 정상적으로 작동하여 발광하게 된다. 그러나 LED에 역방향 또는 순방향 ESD와 같은 순간적인 과전압이 인가되면, 커패시터로 전류가 흘러 LED로 흘러 들어가는 전류를 차단할 수 있게 되어, LED를 보호하게 된다.
제1 실시예에서 p형 전극(209), 절연층(219) 및 제1 금속층(229) 중 적어도 하나는 활성층(205)에서 발생한 광을 반사하는 미러 구조로 구현되며, 보다 바람직하게는 p형 전극(209), 절연층(219) 및 제1 금속층(229)이 굴절율 차를 갖는 복합구조의 미러로 구현될 수 있다. 이하에서 설명의 편의상 p형 전극(209), 절연층(219) 및 제1 금속층(229)이 굴절율 차를 갖는 복합구조 미러로 구현되는 것으로 한다.
도 2a는 플립 칩 본딩 전 단계까지의 LED 구조를 도시한 것으로, 제1 실시예에 따른 반도체 발광 소자는 금속과 금속(또는 반도체층) 사이에 둘러싸인 유전체 구조의 커패시터와, 미러 구조가 동시에 구현됨으로써 ESD 손상을 방지할 뿐만 아니라 사파이어 기판 쪽으로 광 추출 효율을 최적화할 수 있는 플립 칩용 LED이다. 도 2를 참조하여 개략적으로 살펴본 제1 실시예에 따른 반도체 발광 소자의 제조 과정을 도 3a 내지 도 3f를 참조하여 상세히 살펴보도록 한다.
도 3a 내지 도 3f는 본 발명의 제1 실시예에 따른 반도체 발광 소자의 제조 과정을 나타낸 도면들이다. 먼저 도 3a에 도시된 바와 같이, 사파이어 기판(201)을 마련한다. 그 후 도 3b에 도시된 바와 같이, 사파이어 기판(201) 상에 n형 반도체층(203), 활성층(205), p형 반도체층(207)을 순차적으로 적층한다. 사파이어 기판(201) 상위에 n형 반도체층(203), 활성층(205), p형 반도체층(207)을 순차적으로 에피 성장시키는 과정 및 n형 반도체층(203), 활성층(205), p형 반도체층(207)은 공지이므로, 이에 대한 구체적인 설명은 생략한다.
이어서 도 3c에 도시된 바와 같이, 식각 공정을 수행한다. 식각 공정에 의하여 p형 반도체층(207)의 일부, 활성층(205)의 일부 및 n형 반도체층(203)의 일부를 식각하여, n형 반도체층(203)의 일부 영역이 노출되도록 한다. 이 경우 옆면이 수직이 될 수 있으나, 옆면이 수직이 아닌 경사면인 것이 보다 바람직하다. 경사면을 형성하는 식각 공정에 대하여 보다 구체적으로 살펴본다. 먼저 순차로 사파이어 기판(201) 상위에 적층된 n형 반도체층(203), 활성층(205), p형 반도체층(207)의 상위에 포토레지스터와 같은 식각 마스크를 도포한다. 이 후 도포된 포토레지스터에 열을 가하여 리플로우(reflow)가 되도록 한다. 즉 p형 반도체층(207) 상에 도포된 포토레지스터를 바람직하게는 섭씨 100도 내지 섭씨 200도 사이의 온도로 가열하여 리플로우되도록 하며, 리플로우된 포토레지스터는 중심에서 가장자리 방향으로 두께가 점차 얇아지는 반구형 경사 구조를 갖는다. 본 발명의 제1 실시예에서 가열 시간, 온도 등의 조건을 달리함으로써 포토레지스터의 경사 정도를 조절할 수 있다. 이어서 포토레지스트가 리플로우된 상태에서 건식 식각법(dry etching)에 의하여 식각 공정을 수행한다. 리플로우된 포토레지스터가 경사형 구조를 가지므로, 리 플로우된 포토레지스터의 두께 차이에 의하여 식각되는 정도의 차이가 발생한다. 이러한 식각 정도의 차이에 의하여 경사형 식각면을 갖는 반도체층(n형 반도체층(203), 활성층(205), p형 반도체층(207))이 형성된다. 경사형 식각면을 갖도록 식각 공정이 수행됨으로써, 이후 증착될 박막에 대한 스텝 커버리지(step coverage) 문제의 발생을 예방할 수 있다.
이어서 경사형 식각면에 플라즈마를 노출시킴으로써 절연층을 형성할 수 있다. 플라즈마는 N2, N2O, NH3, He, Ne, Ar 중 어느 하나에 상응하는 것이 바람직하다. 또한 플라즈마는 1W 내지 100W의 작은 파워로 노출되는 것이 바람직하다. 제1 실시예에 따른 절연층을 형성하기 위한 플라즈마 처리 공정은 선택적이나, 도 3e에 도시된 바와 같이 경사형 식각면을 포함하는 반도체층 상위에 절연층을 적층하는 바, 적층된 절연층의 두께가 얇고 절연막 내에 핀홀(pin-hole) 등이 발생될 가능성이 있으므로, 절연의 신뢰성을 충분히 확보하기 위하여 상기 플라즈마 처리 공정이 수행되는 것이 바람직하다.
이 후, 도 3d에 도시된 바와 같이, n형 반도체층(203)의 노출 영역 상에 n형 전극(211)을, p형 반도체층(207)의 일측 상에 p형 전극(209)을 형성하고, p형 전극(209) 상에 p형 패드(213)를 형성한다. 형성된 p형 전극(209)에 대해 열처리가 수행될 수 있다. p형 전극(209)은 도 3d에 도시된 바와 같이 p형 반도체층(207)의 거의 대부분의 영역을 덮도록 형성되거나, 혹은 p형 반도체층(207)의 일정 영역에만 형성되도록 할 수 있다. 제1 실시예에 따른 p형 전극(209)은 Pt, W, RuO2, ITO, Pd, Cr, Ag, Ni, Au, Cu 및 HfN을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합일 수 있다.　 전극 형성 과정은 공지이므로 이에 대한 구체적인 설명을 생략한다.　
이어서 도 3e에 도시된 바와 같이, 커패시터 및 미러 구조를 형성한다. 도 3d에 도시된 바와 같이 전극이 형성된 상태에서, 식각된 반도체층 상에 절연층(219)을 형성한다. 절연층(219)은 p형 전극(209) 및 p형 반도체층(207)과 식각된 경사면을 덮는다. 상기 절연층(219)은 SiO2, Si3N4, Al2O3, TiO2, HfO2, Y2O3, MgO 및 AlN을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합일 수 있다. 이 후, 상기 절연층(219) 상에 도 3e에 도시된 바와 같이 제1 금속층(229)을 형성한다. 이때 제1 금속층(229)는 n형 전극(211)에 전기적으로 연결되게 형성 된다. 상기 제1 금속층(229)은 Ag, Al, Au, Pt, Ti, Ni 및 W을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합의 금속층일 수 있다. 이어서 상기 제1 금속층(229) 상에 공기 접촉면의 산화 방지를 위하여 Au층(미도시)을 더 증착할 수도 있다. Au층의 증착은 선택적이다.　
절연층(219)이p형 반도체층(207)의 일부 및/또는 p형 전극(209)과 제1 금속층(229)사이에 형성되어 커패시터로 기능을 하며, 도 2에 도시된 등가 회로상의 커패시터부(257)에 상응한다. 앞서 살펴본 바와 같이, p형 전극(209)은 도 3d에 도시된 바와 같이 p형 반도체층(207)의 거의 대부분의 영역을 덮도록 형성되거나, 혹은 p형 반도체층(207)의 일정 영역에만 형성될 수 있기 때문에, p형 반도체층(207)의 일부 및 p형 전극(209)의 일부, p형 반도체층(207)의 일부, 또는 p형 전극(209)의 일부가 커패시터의 하부 전극에 해당하며, 제1 금속층(229)의 일부가 커패시터의 상부 전극에 해당하며, 절연층(219)은 상부 전극과 하부 전극 사이에 배치된 유전체에 해당한다.
제1 실시예에서 p형 전극(209), 절연층(219) 및 제1 금속층(229) 중 적어도 하나는 활성층(205)에서 발생한 광을 반사하는 미러 구조로 구현되며, 보다 바람직하게는 p형 전극(209), 절연층(219) 및 제1 금속층(229)의 복합구조 미러로 구현될 수 있다. p형 전극(209), 절연층(219) 및 제1 금속층(229)이 복합구조 미러로 구현되는 경우에 고굴절율(GaN층)/저굴절율(p형 전극)/고굴절율(절연층)/저굴절율(제1 금속층)의 구조가 되는 것이 반사율을 극대화할 수 있으며, 이에 따라서 반도체 발광 소자의 광 추출 효율을 극대화할 수 있다. 즉, GaN층과 절연층의 굴절율은 p형 전극과 제1 금속층의 굴절율 보다 상대적으로 높게 형성되면, 반사율을 극대화할 수 있다.
특히 p형 반도체층(207)/p형 전극(209)/절연층(219)/제1 금속층(229)이 고굴절율/저굴절율/고굴절율/저굴절율의 관계를 유지한 상태에서, p형 전극(209), 절연층(219), 제1금속층(229)가 각각 아래 수학식 1에 상응하는 두께(t)를 가지는 경우에, 반사율이 극대화될 수 있으며, 이에 따른 반도체 발광 소자의 광 추출 효율이 극대화된다.
t = [λ/4n]*k
(여기서, t는 적층의 두께, λ는 발광 소자에서 발생되는 광의 파장, n은 적층 물질의 굴절률 및 k는 자연수)
p형 전극(209)이 Pt, W, RuO2, ITO, Pd, Cr, Ag, Ni, Au, Cu 및 HfN 중 2 이상의 조합인 경우나 절연층(219)이 SiO2, Si3N4, Al2O3, TiO2, HfO2, Y2O3, MgO 및 AlN 중2 이상의 조합인 경우나 제1 금속층(229)이 Ag, Al, Au, Pt, Ti, Ni 및 W을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합의 금속층인 경우에 반사율이 극대화될 수 있는 두께는 조합되는 물질의 굴절률에 의해 정해질 수 있다.
도 3e에 도시된 바와 같이, 제1 실시예에 따른 반도체 발광 소자는 금속과 금속(또는 반도체층) 사이에 둘러싸인 유전체 구조의 커패시터와, 미러 구조가 일체구조로 구현됨으로써 ESD 손상을 방지할 뿐만 아니라 사파이어 기판 방면으로의 광 추출 효율을 최적화할 수 있다.
이어서 도 3f에 도시된 바와 같이, 커패시터 영역과 미러 구조가 일체로 구현된 반도체 발광 소자를 서브 마운트(301)에 플립 칩(flip chip) 본딩을 수행한다. 먼저 서브 마운트(301)의 상의 일부 영역에 절연막(311) 및 전극판(313)을 순차로 적층한다. 그 후 n형 전극(211)은 제1 도전성 범프(351)를 통하여 전극판(313)에 연결되며, p형 전극(209)은 제2 도전성 범프(353)를 통하여 서브 마운트(301)에 연결된다. 상기 서브 마운트(301)는 도전성 기판(예를 들어 고농도 도핑된 Si 기판) 또는 금속판이 될 수 있다. 이 후, 플립 칩 본딩된 제1 실시예에 따른 반도체 발광 소자는 패키징 과정에서 바이어스 단자가 각각 서브 마운트(301) 및 전극판(313)에 연결될 수 있다.
-제2 실시예-
도 4는 본 발명의 제2 실시예에 따른 반도체 발광 소자의 구성을 개략적으로 나타낸 단면도이다. 제1 실시예와 동일 또는 유사한 부분에 대한 설명은 생략한다.
제1 실시예에 따른 반도체 발광 소자는 유전체인 절연층이 한번 증착되어 커패시터 영역을 형성하였으나, 제2 실시예에 따른 반도체 발광 소자는 도 4에 도시된 바와 같이 커패시터 용량을 증가시켜 효과적으로 ESD 손상을 방지하기 위하여, 제1 절연층(219)과 제2 절연층(239)로 구성된 복수의 유전체 절연층 구조를 형성한다. 캐패시터의 유전체 절연층의 유효 면적이 확대되어 캐패시터의 충전 용량이 증가되어, 이에 따라서 효과적으로 ESD 손상을 방지할 수 있고 복수의 미러층으로 구성된 복합구조 미러를 형성함으로써 사파이어 기판 방면으로의 광 반사율을 높여 광추출 효율을 증가시킬 수 있게 된다.
p형 전극(209)은 Pt, W, RuO2, ITO, Pd, Cr, Ag, Ni, Au, Cu 및 HfN을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합일 수 있으며, 절연층(219, 239)은 SiO2, Si3N4, Al2O3, TiO2, HfO2, Y2O3, MgO 및 AlN을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합일 수 있으며, 제1 금속층(229) 또는 제2 금속층(249)은 Ag, Al, Au, Pt, Ti, Ni, W 및 ITO를 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합일 수 있다. 이때 제1 절연층(219) 상부에 형성된 제1 금 속층(229)은 n형 전극(211)에 전기적으로 접속되고, 제2 절연층(239) 상부에 형성된 제2 금속층(249)은 p형 패드(213)에 접속되어 p형 전극(209)에 전기적으로 접속된다.
제1 실시예의 경우와 마찬가지로, 제2 실시예에 따른 반도체 발광 소자의 p형 전극(209), 제1 절연층(219), 제1 금속층(229), 제2 절연층(239) 및 제2 금속층(249) 중 적어도 하나는 활성층(205)에서 발생한 광을 반사하는 미러 구조로 구현되며, 보다 바람직하게는 p형 전극(209), 제1 절연층(219), 제1 금속층(229), 제2 절연층(239) 및 제2 금속층(249)의 복합구조 미러로 구현될 수 있다. p형 반도체(207) 위에 p형 전극(209), 제1 절연층(219), 제1 금속층(229), 제2 절연층(239) 및 제2 금속층(249)의 복합구조 미러로 구현되는 경우에 고굴절율/저굴절율/고굴절율/저굴절율/고굴절율/저굴절율의 구조(즉, p형 반도체, 제1 절연층 및 제2 절연층의 굴절율은 p형 전극, 제1 금소층 및 제2 금속층의 굴절율 보다 상대적으로 높은 구조)가 되는 것이 반사율을 극대화할 수 있으며, 이에 따라서 반도체 발광 소자의 광 추출 효율을 극대화할 수 있다. 특히 p형 반도체층(207)/p형 전극(209)/제1 절연층(219)/제1 금속층(229)/제2 절연층(239)/제2 금속층(249)이 고굴절율/저굴절율/고굴절율/저굴절율/고굴절율/저굴절율의 관계를 유지한 상태에서, p형 전극(209)/제1 절연층(219)/제1 금속층(229)/제2 절연층(239)/제2 금속층(249)이 각각 상술한 수학식 1에 상응하는 두께(t)를 가지는 경우에, 반사율이 극대화될 수 있으며, 이에 따른 반도체 발광 소자의 광 추출 효율이 극대화된다.
도 4에 도시된 반도체 발광 소자는 2개의 절연층(219, 239)에 상응하여 복수 의 커패시터 영역 및 복수의 미러층이 형성되나, 2개를 초과하는 복수의 절연층에 상응하여 복수의 커패시터 영역과 복수의 미러층이 형성될 수 있음은 본 발명의 기술사상을 바탕으로 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다. 제2 실시예에 따른 반도체 발광 소자는 유전체막의 면적 증가에 의한 복수의 커패시터 영역 및 복수의 미러층을 형성하기 때문에, 앞서 살펴본 바와 같이 커패시터 용량을 증가시켜 ESD 손상을 보다 효과적으로 방지할 수 있을 뿐만 아니라, 미러의 반사율이 증가되어 광 추출 효율을 보다 높일 수 있다.
또한 제2 실시예에 따른 반도체 발광 소자의 경우, 도 4에 도시된 바와 같이 제2 금속층(249)이 발광 소자의 상부 영역 대부분을 커버하고 있어서, 플립 칩 본딩이 편리한 장점을 가진다. 이에 대하여 도 5를 참조하여 자세히 살펴보도록 한다.
도 5는 본 발명의 제2 실시예에 따른 반도체 발광 소자의 플립 칩 본딩을 개략적으로 나타낸 단면도이다. 도 5를 참조하면, 서브 마운트(301)상의 일부 영역에 절연막(311) 및 전극판(313)이 순차로 적층된 상태에서, n형 전극(211)이 제1 도전성 범프(351)를 통하여 전극판(313)에 연결되며, 제2 금속층(249)은 제2 도전성 범프(353)를 통하여 서브 마운트(301)에 연결된다. 이 경우, 제2 실시예에 따른 반도체 발광 소자의 최상부가 p형 전극(209)에 연결된 제2 금속층(249)으로 형성되어 있어서, 제2 도전성 범프(353)와의 대면적 접촉이 용이한 장점이 있다.
-제3 실시예-
도 6a는 제3 실시예에 따른 반도체 발광 소자의 일부분을 개략적으로 나타낸 단면도이며, 도 6b는 도 6a에 대응하는 반도체 발광 소자의 일부분을 개략적으로 나타낸 상면도이다. 제3 실시예에 따른 반도체 발광 소자는 제1 실시예의 경우와 유사하게 유전체인 절연층(269)이 금속 또는 도전성 반도체인 p형 전극(209)과 금속인 제1 금속층(279)에 둘러싸인 커패시터 영역을 가진다. 그러나 제1 실시예에 따른 반도체 발광 소자는 하나의 p형 패드(213)만이 형성되어 있어, p형 전극(209)의 전기 전도도가 양호하지 못한 경우에 국지적 전류 집중 현상(current crowding effect)이 발생할 수 있을 뿐만 아니라, 하나의 패드만이 설치되어 반도체 발광 소자에서 발생한 열을 효과적으로 방출시키기 어려운 문제점이 있다. 이러한 문제점을 극복하기 위하여, 제3 실시예에 따른 반도체 발광 소자는 도 6a 및 도 6b에 도시된 바와 같이, 커패시터의 상부 전극에 해당하는 제1 금속층(279)이 유전체 절연층(269)을 통해 발광소자의 n형 전극(미도시)에 접속되고, 커패시터의 하부 전극인 p형 전극(209)에 연결된 복수의 p형 패드(263)가 절연층(269)와 제1 금속층(279)의 개구된 영역을 통해 소자 상부도 돌출된 구조를 형성하고 있어, 발광소자와 병렬연결되는 커패시터를 통해 ESD 손상을 방지함을 물론, 복수의 p형 패드(263)에 의한 효율적인 방열 작용 및 p형 전극(209)에서의 양호한 전류 분산을 도모할 수 있다.
-제4 실시예-
도 7은 본 발명의 제4 실시예에 따른 반도체 발광 소자의 일부분을 개략적으로 나타낸 단면도이다. 제4 실시예는 복수의 절연층에 의한 복수의 커패시터 영역 이 형성되는 것을 특징으로 하는 제2 실시예와 복수의 p형 패드가 형성되는 것을 특징으로 하는 제3 실시예를 결합한 실시예이다. 도 7에 도시된 바와 같이, 제4 실시예에 따른 반도체 발광 소자는 적어도 두개의 절연층인 제1 절연층(269) 및 제2 절연층(289)이 각각 금속 또는 도전성 반도체인 p형 전극(209)과 금속인 제1 금속층(279)에 둘러싸인 커패시터 영역과 금속인 제1 금속층(279)과 금속인 제2 금속층(299)에 둘러싸인 커패시터 영역을 가지므로, 유효 유전체층의 면적이 증가되어 커패시터 충전용량이 늘어난다. 이에 따라서 효과적으로 ESD 손상을 방지할 수 있다.
제1 절연층(269) 상에 설치된 제1 금속층(279)은 n형 전극과 전기적으로 접속되고, 제2 절연층(289) 상에 설치된 제2 금속층(299)은 p형 패드(263)와 접속되어 p형 전극(209)과 전기적으로 접속되어 커패시터가 병렬 접속된 발광소자를 구성하게 된다.
더불어, 제4 실시예에 따른 반도체 발광 소자는 제2 실시예의 경우에서 살펴본 바와 같이, 복수의 미러층을 형성하기 때문에, 미러의 반사율이 증가되어 광 추출 효율을 보다 높일 수 있다. 또한 제4 실시예에 따른 반도체 발광 소자는 도 7에 도시된 바와 같이, 복수의 p형 패드(263)가 형성되어 있어서 p형 전극(209) 사이에서 전류 분산을 양호하게 할 수 있으며, 반도체 발광 소자에서 발생한 열을 효과적으로 방출시킬 수 있다. 또한 제2 실시예에서 살펴본 바와 같이, 제4 실시예에 따른 반도체 발광 소자는 최상부가 p형 전극(209)에 연결된 제2 금속층(299)으로 형성되어 있어서, 플립 칩 제작시에 도전성 범프와의 대면적 접촉이 용이한 장점이 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
본 발명에 의하면, 유전체인 절연층을 금속 또는 도전성 반도체로 둘러싸인 커패시터 영역을 형성함으로써 별도의 제너 다이오드의 추가없이 효과적으로 ESD 손상을 방지 할 수 있고, 커패시터와 동시에 제작되는 미러 구조로 광 추출 효율을 극대화할 수 있는 반도체 발광 소자 및 그 제조 방법을 제공할 수 있다.
또한 본 발명에 의하면, 제너 다이오드의 이용 없이 보다 큰 커패시터 용량을 확보하여 효과적으로 ESD 손상을 방지할 수 있는 반도체 발광 소자 및 그 제조 방법을 제공할 수 있다. 또한 본 발명에 의하면, 반사율을 극대화할 수 있는 미러 구조를 형성하는 반도체 발광 소자 및 그 제조 방법을 제공할 수 있다. 또한 본 발명에 의하면, p형 전극과 p형 패드 사이에 전류 분산을 양호하게 할 수 있는 반도체 발광 소자 및 그 제조 방법을 제공할 수 있다. 또한 본 발명에 의하면, 칩에서 발생한 열을 효과적으로 방출시킬 수 있는 반도체 발광 소자 및 그 제조 방법을 제공할 수 있다. 또한 본 발명에 의하면, 플립 칩 제작시 본딩이 편리한 반도체 발광 소자 및 그 제조 방법을 제공할 수 있다.

Claims (34)

  1. 기판;
    상기 기판 상에 형성되는 제1 반도체층;
    상기 제1 반도체층 상에 형성되는 활성층;
    상기 활성층 상에 형성되는 제2 반도체층;
    상기 제2 반도체층 상에 형성되는 제2 전극;
    상기 제2 반도체층의 일부 및 상기 제2 전극의 일부 중 적어도 하나 상에 형성되는 절연층; 및
    상기 절연층 상에 형성되는 금속층;을 포함하되,
    상기 절연층은 상기 제2 반도체층의 일부 및 상기 제2 전극의 일부 중 적어도 하나와 상기 금속층으로 둘러싸여 커패시터 영역이 형성되며, 상기 제2 전극, 상기 절연층, 상기 금속층 중 적어도 하나는 상기 활성층에서 발생한 광을 반사하는 미러(mirror) 구조로 형성되는 반도체 발광 소자.
  2. 제1항에 있어서,
    상기 제1 반도체층의 노출 영역 상에 형성되는 제1 전극을 더 포함하는 반도체 발광 소자.
  3. 제2항에 있어서,
    상기 제2 반도체층 및 상기 절연층의 굴절율은 상기 제2 전극 및 상기 금속층의 굴절율 보다 상대적으로 높은 것을 특징으로 하는 반도체 발광 소자.
  4. 제3항에 있어서,
    상기 기판은 사파이어이며, 상기 제1 반도체층은 n형 질화물 반도체이며, 상기 제2 반도체층은 p형 질화물 반도체이며, 상기 제1 전극은 n형 전극이며, 제2 전극은 p형 전극인 것을 특징으로 하는 반도체 발광 소자.
  5. 제4항에 있어서,
    상기 p형 전극은 Pt, W, RuO2, ITO, Pd, Cr, Ag, Ni, Au, Cu 및 HfN을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합인 것을 특징으로 하는 반도체 발광 소자.
  6. 제4항에 있어서,
    상기 절연층은 SiO2, Si3N4, Al2O3, TiO2, HfO2, Y2O3, MgO 및 AlN을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합인 것을 특징으로 하는 반도체 발광 소자.
  7. 제4항에 있어서,
    상기 금속층은 Ag, Al, Au, Pt, Ti, Ni 및 W을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합인 것을 특징으로 하는 반도체 발광 소자.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 p형 전극, 상기 절연층 및 상기 금속층의 두께(t)는 수학식 1에 상응하되, 상기 수학식 1은
    t = [λ/4n]*k
    (여기서, t는 적층의 두께, λ는 발광 소자에서 발생되는 광의 파장, n은 적층 물질의 굴절률 및 k는 자연수)인 것을 특징으로 하는 반도체 발광 소자.
  9. 제4항에 있어서,
    상기 p형 전극 상의 적어도 일부에 형성되는 p형 패드를 더 포함하는 반도체 발광 소자.
  10. 제9항에 있어서,
    상기 p형 패드는 복수개이며, 각 p형 패드는 상호 이격되어 배치되는 것을 특징으로 하는 반도체 발광 소자.
  11. 제9항 또는 제10항에 있어서,
    서브 마운트;
    상기 서브 마운트 상의 일부에 형성되는 절연막 및 전극판;
    상기 n형 전극이 상기 전극판에 연결되도록 하는 제1 범프; 및
    상기 p형 패드가 상기 서브 마운트에 연결되도록 하는 제2 범프;를 더 포함하는 반도체 발광 소자.
  12. 기판을 마련하는 단계;
    상기 기판 상에 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층 상에 활성층을 형성하는 단계;
    상기 활성층 상에 제2 반도체층을 형성하는 단계;
    상기 제1 반도체층의 일부, 상기 활성층의 일부, 상기 제2 반도체층의 일부를 식각하는 단계;
    상기 제1 반도체층의 노출 영역 상에 제1 전극을 형성하고, 상기 제2 반도체층 상에 제2 전극을 형성하는 단계;
    상기 제2 전극의 일부 및 제2 반도체층의 일부와 상기 식각 단계에 의한 식각면에 절연층을 형성하는 단계; 및
    상기 절연층 상에 금속층을 형성하는 단계;를 포함하되,
    상기 절연층은 상기 제2 반도체층의 일부 및 상기 제2 전극의 일부 중 적어도 하나와 상기 금속층으로 둘러싸여 커패시터 영역이 형성되며,상기 제2 전극, 상기 절연층, 상기 금속층 중 적어도 하나는 상기 활성층에서 발생한 광을 반사하는 미러(mirror)구조로 형성되는 반도체 발광 소자 제조 방법.
  13. 제12항에 있어서,
    상기 식각면은 경사 식각면이며, 상기 경사 식각면은 포토 레지스터의 리플로우법에 의하여 형성되는 것을 특징으로 하는 반도체 발광 소자 제조 방법.
  14. 제12항에 있어서,
    상기 절연층을 형성하기 전에, 상기 식각면에 플라즈마 처리를 하는 단계를 더 포함하는 반도체 발광 소자 제조 방법.
  15. 제13항에 있어서,
    상기 제2 반도체층 및 상기 절연층의 굴절율은 상기 제2 전극 및 상기 금속층의 굴절율 보다 상대적으로 높은 것을 특징으로 하는 반도체 발광 소자 제조 방법.
  16. 제15항에 있어서,
    상기 기판은 사파이어이며, 상기 제1 반도체층은 n형 질화물 반도체이며, 상기 제2 반도체층은 p형 질화물 반도체이며, 상기 제1 전극은 n형 전극이며, 제2 전극은 p형 전극인 것을 특징으로 하는 반도체 발광 소자 제조 방법.
  17. 제16항에 있어서,
    상기 p형 전극은 Pt, W, RuO2, ITO, Pd, Cr, Ag, Ni, Au, Cu 및 HfN을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합인 것을 특징으로 하는 반도체 발광 소자 제조 방법.
  18. 제16항에 있어서,
    상기 절연층은 SiO2, Si3N4, Al2O3, TiO2, HfO2, Y2O3, MgO 및 AlN을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합인 것을 특징으로 하는 반도체 발광 소자 제조 방법.
  19. 제16항에 있어서,
    상기 금속층은 Ag, Al, Au, Pt, Ti, Ni 및 W을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합인 것을 특징으로 하는 반도체 발광 소자 제조 방법.
  20. 제17항 내지 제19항 중 어느 한 항에 있어서,
    상기 p형 전극, 상기 절연층 및 상기 금속층의 두께(t)는 수학식 1에 상응하되, 상기 수학식 1은
    t = [λ/4n]*k
    (여기서, t는 적층의 두께, λ는 발광 소자에서 발생되는 광의 파장, n은 적층 물질의 굴절률 및 k는 자연수)인
    것을 특징으로 하는 반도체 발광 소자 제조 방법.
  21. 제16항에 있어서,
    상기 p형 전극 상의 일부에 p형 패드를 형성하는 단계를 더 포함하는 반도체 발광 소자 제조 방법.
  22. 제21항에 있어서,
    상기 p형 패드는 복수개인 것을 특징으로 하는 반도체 발광 소자 제조 방법.
  23. 제21항 또는 제22항에 있어서,
    서브 마운트 상의 일부에 절연막 및 전극판을 순차로 형성하는 단계;
    상기 n형 전극을 제1 범프에 의하여 상기 전극판에 연결시키며, 상기 p형 패드를 제2 범프에 의하여 상기 서브 마운트에 연결하여 플립 칩 본딩하는 단계;를 더 포함하는 반도체 발광 소자 제조 방법.
  24. 기판;
    상기 기판 상에 형성되는 제1 반도체층;
    상기 제1 반도체층 상에 형성되는 활성층;
    상기 활성층 상에 형성되는 제2 반도체층;
    상기 제1 반도체층의 노출 영역 상에 형성되는 제1 전극;
    상기 제2 반도체층 상에 형성되는 제2 전극;
    상기 제2 반도체층의 일부 및 상기 제2 전극의 일부 중 적어도 하나 상에 형성되는 제1 절연층;
    상기 제1 절연층 상에 형성되는 제1 금속층;
    상기 제1 금속층 상에 형성되는 제2 절연층; 및
    상기 제2 절연층 상에 형성되는 제2 금속층;을 포함하되,
    상기 제1 절연층은 상기 제2 반도체층의 일부 및 상기 제2 전극의 일부 중 적어도 하나와 상기 제1 금속층으로 둘러싸여 제1 커패시터 영역이 형성되며, 상기 제2 절연층은 상기 제1 금속층 및 상기 제2 금속층으로 둘러싸여 제2 커패시터 영역이 형성되며, 상기 제2 전극, 상기 제1 절연층, 상기 제1 금속층, 상기 제2 절연층 및 상기 제2 금속층 중 적어도 하나는 상기 활성층에서 발생한 광을 반사하는 미러(mirror)구조로 형성되는 반도체 발광 소자.
  25. 제24항에 있어서,
    상기 제2 커패시터 영역 상에 적어도 하나의 커패시터 영역이 더 형성되는 것을 특징으로 하는 반도체 발광 소자.
  26. 제24항에 있어서,
    상기 제2 반도체층과, 상기 제1 절연층 및 상기 제2 절연층의 굴절율은 상기 제2 전극과, 상기 제1 금속층 및 상기 제2 금속층의 굴절율 보다 상대적으로 높은 것을 특징으로 하는 반도체 발광 소자.
  27. 제26항에 있어서,
    상기 기판은 사파이어이며, 상기 제1 반도체층은 n형 질화물 반도체이며, 상기 제2 반도체층은 p형 질화물 반도체이며, 상기 제1 전극은 n형 전극이며, 상기 제2 전극은 p형 전극인 것을 특징으로 하는 반도체 발광 소자.
  28. 제27항에 있어서,
    상기 p형 전극은 Pt, W, RuO2, ITO, Pd, Cr, Ag, Ni, Au, Cu 및 HfN을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합인 것을 특징으로 하는 반도체 발광 소자.
  29. 제27항에 있어서,
    상기 제1 절연층 및 제2 절연층 중 적어도 어느 하나는 SiO2, Si3N4, Al2O3, TiO2, HfO2, Y2O3, MgO 및 AlN을 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합인 것을 특징으로 하는 반도체 발광 소자.
  30. 제27항에 있어서,
    상기 제1 금속층 및 제2 금속층 중 적어도 어느 하나는 Ag, Al, Au, Pt, Ti, Ni, W 및 ITO를 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합인 것을 특징으로 하는 반도체 발광 소자.
  31. 제28항 내지 제30항 중 어느 한 항에 있어서,
    상기 제2 전극, 상기 제1 절연층, 상기 제1 금속층, 상기 제2 절연층, 및 상기 제2 금속층의 두께(t)는 수학식 1에 상응하되, 상기 수학식 1은
    t = [λ/4n]*k
    (여기서, t는 적층의 두께, λ는 발광 소자에서 발생되는 광의 파장, n은 적층 물질의 굴절률 및 k는 자연수)인 것을 특징으로 하는 반도체 발광 소자.
  32. 제27항에 있어서,
    상기 p형 전극 상의 적어도 일부에 형성되는 p형 패드를 더 포함하는 반도체 발광 소자.
  33. 제32항에 있어서,
    상기 p형 패드는 복수개이며, 각 p형 패드는 상호 이격되어 배치되는 것을 특징으로 하는 반도체 발광 소자.
  34. 제32항 또는 제33항에 있어서,
    서브 마운트;
    상기 서브 마운트 상의 일부에 형성되는 절연막 및 전극판;
    상기 n형 전극이 상기 전극판에 연결되도록 하는 제1 범프; 및
    상기 p형 패드가 상기 서브 마운트에 연결되도록 하는 제2 범프;를 더 포함하는 반도체 발광 소자.
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