KR20080078008A - 디스플레이 제어기의 저 전력소비 프로세서로의 통합 - Google Patents

디스플레이 제어기의 저 전력소비 프로세서로의 통합 Download PDF

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Abstract

일 실시예에서, 시스템(10)은 메모리(12)와; 메모리와 접속하는 메모리 인터페이스와; 메모리 인터페이스와 접속하는 프로세서 유닛(14)와; 프로세서 유닛과 접속하는 제 2 인터페이스와; 그리고 그래픽 처리 유닛(30)을 포함한다. 상기 프로세서 유닛은 디스플레이(18)에 접속하도록 구성된 디스플레이 제어기(28) 및 적어도 하나의 프로세서 코어(24A)를 포함한다. 상기 그래픽 처리 유닛은 디스플레이에서 디스플레이되는 이미지(image)를 나타내는 데이터를 프레임 버퍼에 렌더링하도록 구성된다. 그래픽 처리 유닛이 렌더링하지 않으면, 프로세서 유닛은 제 2 인터페이스를 비활성화하도록 구성된다. 그리고 상기 디스플레이 제어기는 제 2 인터페이스가 비활성화된다 하더라도 디스플레이를 위한 프레임 버퍼 데이터를 판독하도록 구성된다.
그래픽 처리 유닛, 브릿지, 디스플레이 제어기, 디스플레이 컨트롤러, 프레임 버퍼, 저전력소비 프로세서

Description

디스플레이 제어기의 저 전력소비 프로세서로의 통합{INTEGRATING DISPLAY CONTROLLER INTO LOW POWER PROCESSOR}
이 발명은 프로세서를 구비하는 컴퓨터 시스템들 및 프로세서들의 분야에 관한 것이자 상기 시스템들에서 전력 소비를 관리하는 방법에 관한 것이다.
다양한 종류의 휴대용 컴퓨터 장치가 범용적으로 쓰이고 있으며 이로써 사용자가 고정된 컴퓨터 스테이션으로부터 떨어진 다양한 장소에서 유용한 일을 할 수 있게 되었다.
휴대용 컴퓨터 장치는 휴대용 컴퓨터(또한 랩탑이라고도 불림)와, Palm 운영체제를 기반으로 한 종류(예를 들어 Palm Pilot 계열의 장치) 및 Windows CE 플랫폼에 기반한 류와 같은 PDA(개인 휴대용 정보 단말기)와, 무선 이메일 엑세스를 제공하는 Research in Motion의 Blackberry 제품라인과 같은 휴대용 정보 통신 기기와, 핸드폰과 같은 다양한 무선 전화 장치와, 그리고 PDA 또는 Blackberry와 핸드폰 등등의 조합 등을 포함한다.
모든 휴대용 장치의 공통된 문제점은 베터리의 수명이다. 베터리(또는 배터리의 충전량)가 오래가면 갈수록 상품에 대한 만족도가 높아지고 같은 생산자로부터 다음 제품을 살 가능성이 높아진다. 많은 휴대용 컴퓨터 장치--특히 랩톱--은 내장 베터리 전원 이외에도 외부 전원(예를 들어 A/C 월 아웃렛(Wall outlet))과 연결될 수 있다. 외부 전원을 이용할 때, 배터리는 사용되지 않는다.(실제 외부 전원으로부터 충전될 수 있다) 따라서 외부 전원을 이용할 때 고전력소비가 허용될 수 있다. 수많은 전력절약기능이 다양한 컴퓨터 장치에서 구현되어 왔다(예를 들어, ACPI(Advanced Configuration and Power Interface: 고급 설정 및 전원 인터페이스)가 랩탑에서 흔히 사용되어 왔다.) 그러나, 휴대용 컴퓨터 장치가 외부 전원과 연결되어 있지 않을 때, 배터리 수명을 향상 시키는 것이 관심 분야이자 꾸준한 혁신이 요구되는 분야이다.
일 실시예에서는, 시스템은 메모리. 상기 메모리와 접속한 메모리 인터페이스, 상기 메모리 인터페이스로 접속한 프로세서 유닛, 상기 프로세서 유닛로 접속한 제 2 인터페이스, 그래픽 처리 유닛를 포함한다. 상기 프로세서 유닛는 적어도 하나의 프로세서 코어와 디스플레이와 접속하도록 구성된 디스플레이 제어기를 포함한다. 상기 그래픽 처리 유닛는 디스플레이에 보여지는 이미지를 나타내는 데이터를 프레임 버퍼(frame buffer)로 렌더링(rendering)하도록 구성되어 있다. 프로세서 유닛는 그래픽 처리 유닛이 렌더링을 하지 않으면 제 2 인터페이스를 비활성화 시키도록 구성되어 있다. 디스플레이 제어기는 제 2 인터페이스가 비활성화가 되어도 프레임 버퍼 데이터를 디스플레이를 위해 읽을 수 있도록 구성된다.
일 실시예에서는, 프로세서 유닛는 적어도 하나의 프로세서 코어, 디스플레이와 접속하도록 구성된 디스플레이 제어기, 상기 프로세스 코어 및 디스플레이 제어기로 접속되는 브릿지(bridge)를 포함한다. 이 브릿지는 또한 그래픽 처리 유닛와 통신하기 위한 제 2 인터페이스로 접속되도록 구성된다. 상기 그래픽 처리 유닛는 디스플레이에 보여지는 이미지를 나타내는 데이터를 프레임 버퍼(frame buffer)로 렌더링(rendering)하도록 구성되어 있다. 브릿지는 그래픽 처리 유닛이 렌더링을 하지 않으면 제 2 인터페이스를 비활성화시키도록 구성되어 있고 여기서 디스플레이 제어기는 제 2 인터페이스가 비활성화가 되어도 프레임 버퍼 데이터를 디스플레이를 위해 읽을 수 있도록 구성된다.
또 다른 실시예에서는 직접 회로는 적어도 하나의 프로세서 코어와 디스플레이로 접속되도록 구성되는 디스플레이 제어기를 포함한다. 디스플레이 제어기는 프레임 버퍼로부터 데이터를 읽도록 구성되고 상기 데이터는 하나의 이미지를 나타낸다. 또한, 디스플레이 제어기는 디스플레이가 이미지를 디스플레이 하도록 구성된다. 집적 회로는 이미지를 프레임 버퍼로 렌더링하는 그래픽 처리 유닛를 포함하지 않는다.
하기의 상세 설명은 간단히 설명되는 첨부된 도면을 참조한다.
도 1 은 컴퓨터 시스템의 일 실시예의 블록 다이어그램이다.
도 2는 일 실시예를 위한 컴퓨터 시스템에서의 데이터 흐름을 나타내는 블록 다이어그램이다.
도 3은 도 1 과 도 2 에서 도시된 프로세스 유닛의 다양한 전력 상태를 나타내는 상태 다이어 그램이다.
도 4 는 한 컴퓨터 시스템의 또 다른 실시예의 블록 다이어 그램이다.
발명에 대한 다양한 변경물과 대안물이 가능하나 특정 실시예가 도면에서 예시적으로 제시되며 본원에서 상세히 설명된다. 그러나 본원의 도면과 상세 설명은 개시된 특정 형태로 발명을 제한하도록 의도된 것이 아니라는 것이 이해되어야 한다. 반대로, 청구항에 한정된 바와 같은 본 발명의 정신과 범주에서 벗어나지 않는 모든 변경물과 유사물과 대안물을 포함하도록 의도되었다.
도 1 에서 컴퓨터 시스템(10)의 일부가 블록 다이어그램으로 도시되었다. 이 실시예에서, 시스템(10)은 시스템 메모리(12), 프로세서 유닛(14), 노스 브릿지(16), LCD 디스플레이(18), 선택에 따라 채용가능한(이하 선택적(optional)이라 한다) 제 2 디스플레이(20),및 입출력(I/O) 허브(22)를 포함한다. 프로세서 유닛(14)는 적어도 하나의 프로세서 코어(예를 들어, 이 실시예에서는 프로세서 코어(24A) 와 선택적 프로세서 코어(24B))와, 브릿지(26)와 디스플레이 제어기(28)을 포함한다. 노스 브릿지는 그래픽 처리 유닛(30)과 선택적 디스플레이 제어기(32)를 포함한다. 프로세서 유닛(14) (및 특히 실시예에서의 상기 브릿지(26))는 시스템 메모리(12)와 교신하는 메모리 인터페이스와 접속한다. 디스플레이 제어기(28)은 상기 디스플레이(18)로의 인터페이스(예를 들어 본 실시예에서 저 전압 차동 신호(low voltage differential signaling: LVDS) 인터페이스)와 접속하고 더나아가 브릿지(26)와 접속한다. 상기 브릿지(26)는 프로세서 코어(24A-24B)와 더 연결되고 노스 브릿지(16)로의 브릿지 인터 페이스에 연결된다. 상기 디스플레이 제어 기(32)는 디스플레이(20)로의 인터페이스(예를 들어HDMI(high definition multimedia interface: 고화질 다중매체 인터페이스)에 접속된다. 상기 노스 브릿지(16)은 I/O 허브(22)로의 외부장치 인터페이스로 더 접속된다.
상기 컴퓨터 시스템(10)은 휴대용 컴퓨터 장치(예를 들어 랩톱, PDA 등등)의 일부 일 수 있다. 디스플레이(18)은 휴대용 컴퓨터 장치에 통합된 디스플레이 일 수 있다. 예를 들어, 휴대용 컴퓨터 장치는 디스플레이와 컴퓨터 시스템(10)이 통합된 구성을 포함할 수 있다. 랩톱에서, 디스플레이는 열리면 키보드를 노출하는 뚜껑(lid)에 포함된다. PDA에서 상기 디스플레이는 휴대용 컴퓨터 장치의 전면에 있다.
몇몇 실시예에서는 배터리 수명을 최적화 하기 위하여 상기 디스플레이(18)는 상대적으로 저전력소비 디스플레이를 포함한다. 예를 들어, 도 1 에 예시된 바와 같이 디스플레이(18)은 LCD일 수 있다. 다른 실시예는 TFT(thin film transistor: 박막 트랜지스터) 디스플레이 또는 장치에 통합될 수 있는 다른 디스플레이를 포함할 수 있다. 반면에, 상기 디스플레이(20)은 상대적으로 고전력소비 디스플레이(예를 들어 CRT 디스플레이, LCD 또는 TFT 디스플레이 또는 플라즈마 디스플레이 또는 비디오 연결단자, TV 연결단자, 닥(dock) 연결단자와 같은 외부 연결 단자를 통해 연결되는 랩톱과 별도인 다른 디스플레이)일 수 있다. 외부 전력이 휴대용 컴퓨터 장치에 제공되어 배터리 수명이 문제가 아닐 때 상기 디스플레이(20)가 일반적으로 사용될 수 있다.
상기 GPU(30)과 디스플레이 제어기(28)(선택에 따라 디스플레이 제어기 (32) 도 포함)는 다양한 소프트웨어(예를 들어 프로세서 코어(24A-24B)에서 실행되는 소프트웨어)에서 생성되는 오브젝트(object)를 디스플레이(18)(및 디스플레이 20)에 나타낼 수 있도록 협동해야 한다. 일반적으로 상기 소프트웨어는 디스플레이되어야 할 오브젝트를 나타내는 데이터 구조를 시스템 메모리(12)에 생성한다. 상기 데이터 구조는 참조부호 34로 나타나 있다. GPU(30)은 데이터 구조를 읽고 처리하여 디스플레이 상의 각 픽셀(pixel)을 나타내는 픽셀 데이터를 생성할 수 있다. 디스플레이될 오브젝트에 관한 데이터 구조를 처리하고 이미지 데이터(예를 들어 픽셀 데이터)를 생성하는 단계를 이미지 렌더링(rendering)이라고 한다. 픽셀 데이터는 예를 들어 디스플레이 상에서 해당 픽셀의 색깔을 나타낼 수 있다. GPU(30)는 픽셀 데이터를 시스템 메모리(12)에 위치한 프레임 버퍼(36)에 기록할 수 있다. 따라서 프레임 버퍼(36)는 디스플레이(18 또는 20)에 디스플레이될ㄴ 이미지에 관한 데이터를 포함할 수 있다. 디스플레이 제어기(28 또는 32)는 시스템 메모리(12)로부터 프레임 버퍼(36)를 판독할 수도 있고 상기 디스플레이(18 또는 20)로의 제어를 생성하여 프레임 버퍼(36)에 묘사된 이미지를 디스플레이한다. 도 1 의 실시예에서, GPU(30)은 브릿지 인터페이스를 통하여 전송되는 판독/기록 명령어를 생성함으로써 메모리를 엑세스한다. 명령어는 브릿지(26)에 의해 수신되고 이는 해당 명령어를 시스템 메모리(12)로 라우팅(route)한다. 유사하게 상기 디스플레이 제어기(32)는 판독 명령어를 생성하여 프레임 버퍼(36)을 읽을 수 있으며 이 명령어는 브릿지(26)로의 브릿지 인터페이스상에서 전송될 수 있고, 이 브릿지는 대응하는 명령어를 시스템 메모리(12)로 라우트할 수 있다. 반면에, 시스템 메모리(120)를 위한 명령어들을 생성함으로써, 디스플레이 제어기(28)은 프레임 버퍼(36)을 읽을 수 있고, 이러한 명령어들은 브릿지(26)에 의해 전송된다.
일반적으로 상기 디스플레이(18 또는 20)은 디스플레이되는 이미지를 저장하기 위한 메모리를 포함하지 않을 수 있음으로 따라서 정적(static)(즉 변화되지 않는) 이미지라 하더라라도, 이미지 디스플레이를 계속하기 위해 반복적으로 리프레시(refresh)된다. 디스플레이를 위해 이미지가 재전송되는 속도를 리프레시 비율(refresh rate)이라고 불린다. 리프레시 비율은 사용자가 선택가능하고 전형적인 디스플레이에서 그 값이 60 내지 120 Hertz (Hz)범위로 다양하다. 따라서 디스플레이 제어기(28 또는 32)는 프레임 버퍼 데이터를 반복적으로 읽고 디스플레이(18 또는 20)에 재전송한다(예를 들어 전형적인 디스플레이에서 매초당 60-120 번 재전송).
많은 경우, GPU(30)는 시스템(10)이 동작하고 있는 동안의 상대적으로 상당한 퍼센트(예를 들어 90% 정도)의 시간 동안 휴지상태(idle)이다. 즉 디스플레이 되는 이미지가 상당한 시간동안 정지(static)되어 있고 GPU(30)는 그 시간 동안에 렌더링하지 않는다. 그러나 디스플레이 제어기들(28과 32)은 이러한 시간동안 디스플레이들(18과 20)을 이미지로 리프레시하기에, 휴지상태가 아니다.
디스플레이(18)은 본 실시예에서 휴대용 컴퓨터 장치의 일부이기 때문에,상기 장치가 배터리 전원으로 구동되는 동안에 사용될 수 있다. 따라서, 디스플레이 제어기(28)을 프로세서 유닛(14)으로 통합함으로써, 디스플레이 제어기(28)에 의한 디스플레이(18)의 리프레시는 메모리 인터페이스와 LVDS 인터페이스를 통하여 실행 될 수 있다. 특히 디스플레이(18)의 리프레시는 노스 브릿지(16)로의 브릿지 인터페이스상에서 아무 트랜젝션(transaction)이 없이도 수행될 수 있다.
따라서, 렌더링이 일어나지 않는 동안에는 시스템(10)은 브릿지 인터페이스를 비활성화할 수 있다. 특히, 프로세서 유닛(14)(예를 들어 브릿지 26)은 브릿지 인터페이스를 비활성화 할 수 있다. 상기 브릿지 인터페이스를 동작하는데 소비되는 전력이 보존되고 이로써 몇몇 실시예에서는 배터리 수명을 연장해준다. 인터페이스 자체의 성향에 따라, 인터페이스가 비활성화되는 방식은 실시예마다 다양할 수 있다. 일반적으로 인터페이스를 비활성화하는 과정은 인터페이스상에서 송신을 중단하는 과정으로 불릴 수 있다.
일 실시예에서는, 브릿지 인터페이스는 하이퍼트랜스포트 (HypertTransport: HT) 인터페이스와 호환될 수 있다. HT 인터페이스는 고속, 클럭 포워딩(clock forwarded) 인터페이스이다. 따라서, HT인터페이스를 통하여 어떤 트랜즈엑션도 교신되지 않을 때도, 휴지(idle) 데이터 패턴이 전송되고 클럭은 계속 구동된다. HT 인터페이스를 비활성화하는 과정은 연결해제(이는 인터페이스의 양 단자(ends)에서 HT 인터페이스를 순서적으로 셧다운 시킴)를 수행하는 단계를 포함한다. 연결해제후, HT 인터페이스의 클럭은 정지될 수 있다. 그 후 프로세서 유닛(14)와 노스 브릿지(16)사이에 통신을 수행가능하도록 인터페이스는 재연결될 수 있다.
다른 인터페이스들이 전력 소비를 감소하기 위하여 다른 방식으로 비활성화될 수 있다. 예를 들어, 공유된 버스 인터페이스와 교신하는 클럭을 게이트함으로써, 상기 공유된 버스 인터페이스가 비활성화될 수 있다. 대안적으로, 인터페이스 의 신호들이 비활성화(디어서티드(deasserted)) 상태로 낮춰질 수 있다. 인터페이스에서 송신을 중단하는 위한 어떤 메커니즘도 사용될 수 있다.
더나아가 상기 GPU(30)는 상대적으로 많은 수의 트랜지스터로 구현될 수 있는 (프로세서 코어(24A-24B)에서의 대규모의 트랜지스터 수에 버금가는) 고성능 프로세서일 수 있다. 따라서, 몇몇 실시예에서, GPU(30)를 노스 브릿지(16)에 유지하고, 디스플레이 제어기(28)를 프로세서 유닛(14)내로 통합함으로써, 전력 보존이 달성될 수 있는 바, 이는 프로세서 유닛(14)에서의 전력/영역 제한에 속박됨이 없이 또한 프로세서 코어(24A-24B)를 제약함이 없이 GPU(30)가 발전될 수 있게 해준다. 더 나아가, 시스템(10)의 다양한 실시예는 동일한 프로세서 유닛(14)와는 서로 다른 GPU(30)들을 사용할 수 있다. 다른 실시예에서는, GPU(30)가 고정 함수 로직, 프로그램 가능 로직 장치, 또는 이들중 하나 또는 둘다 와 상기에 설명된 프로세서의 조합일 수 있다.
디스플레이 컨트롤러(32)가 사용되면(따라서 디스플레이(20)가 시스템(10)과 접속되면), 디스플레이 제어기(32)가 시스템 메모리(12)를 엑세스할 수 없기 때문에 브릿지 인터페이스는 비활성화될 수 없다. 그러나, 디스플레이 제어기(32)가 사용되면, 전형적으로 외부 전원 장치로부터 시스템(10)에 전원공급이 되고 따라서 배터리 수명은 문제가 되지 않는다. 디스플레이 제어기(32)가 사용되는 경우의 예들로서 닥킹 스테이션(docking station)에 연결된 랩탑이거나, 프로젝터가 랩톱의 VGA 단자로 연결되는 프레젠데이션(presentation) 모드에서 사용되는 랩탑이 포함된다.
데이터 구조(34)는 어느 원하는 방식대로 정의될 수 있고 GPU의 실시예에 따라 다양할 수 있다. 데이터 구조들은 디스플레이되는 오브젝트들의 디스플레이 리스트를 포함한다. 예를 들어, 몇몇 실시예에서는 상기 디스플레이 리스트는 상에 그려지는 삼각형을 포함할 수 있다. 그 상안의 각각의 오브젝트의 깊이 정보도 나타낼 수도 있으며 따라서 GPU(30)는 오브젝트가 중복될 때, 어떤 오브젝트가 다른 오브젝트 앞에 있는 지(예를 들어 도 1에서 zBuff)를 결정해 준다. 더나아가, 상기 데이터 구조들은 다양한 텍스쳐(texture) 맵(map)에서의 오브젝트들에 적용되는 택스쳐 정보를 표시할 수 있다. 다양한 실시예에, 오브젝트들을 묘사하는 매우 다른 방식들이 사용될 수 있고 이는 다양한 수준의 복잡도를 포함하고 어떤 원하는 형태(format)도 포함한다.
노스 브릿지(16)은 주변장치 인터페이스를 통하여 I/O 허브(22) 또는 I/O 장치(들)과 연결될 수 있다. 일 실시예에서는, 주변 장치 인터페이스가 HT 인터페이스 일 수 있다. 대안적으로 주변 장치 인터페이스는 다른 통신 인터페이스일 수 있다(예를 들어 여러 형태로서의 주변장치 콤포넌트 상호연결(peripheral component interconnect:PCI), 다양한 형식의 USB, IEEE1394(firewire), 직렬 또는 병렬 인터페이스 등등). 상기 I/O 허브(22)는 I/O 장치로 연결될 수 있고 또는 I/O장치가 접속되는 또다른 원하는 주변기기 인터페이스로 브릿지될 수 있다. 대안적으로, 하나 또는 그 이상의 I/O 장치는 상기 주변장치 인터페이스를 통하여 노스 브릿지(16)와 연결될 수 있다.
따라서 도 1 의 실시예에서 브릿지 인터페이스는, GPU(30)이 수행해야 하는 렌더링이 존재하거나 주변장치 인터페이스상에서 I/O 활동이 존재하거나 인터페이스방향으로 I/O 활동이 존재하면 재활성화 될 수 있다. 몇몇 실시예에서는, 브릿지 인터페이스가 비활성화되면 주변 장치 인터페이스도 비활성화될 수 있다.
프로세서 코어들(24A-24B)은 어느 요구되는 명령어세트 구조(architecture)를 구현할 수 있다. 예를 들어, 프로세서 코어들(24A-24B)는 x86 명령어 세트 구조를 구현할 수 있다(또 IA-32 라고 불림) 프로세서 코어들(24A-24B)는 the AMD64TM 명령어세트 구조를 구현할 수 있다. 다른 예시적인 명령어세트 구조로 PowerPCTM 명령어세트 구조, ARMTM 명령어세트 구조, SPARCTM 명령어세트 구조, MIPSTM 명령어 세트 구조 등등을 포함한다. 몇몇 실시예들에서는 오직 하나의 프로세서 코어가 포함될 수있다. 다른 실시예들에서는 둘 또는 그 이상의 프로세서가 다중 코어 구성에서 포함될 수 있다.
브릿지(26)는 일반적으로 브릿지 인터페이스, 디스플레이 제어기(28), 프로세서코어들(24A-24B), 시스템 메모리(12) 사이에 통신을 가능하게 하는 책임을 가지고 있을 수 있다. 따라서, 브릿지(26)는 메모리 제어기 기능을 통합하여 시스템 메모리(12)를 제어할 수 있다. 상기 메모리 인터페이스는 어떤 표준 메모리 인터페이스도 포함할 수 있다(예를 들어 시스템 메모리(12)는 동기식 동적 램(SDRAM)을 포함할 수 있고 메모리 인터페이스는 SDRAM 인터페이스 일 수 있다.) 어떤 형태의 SDRAM 메모리가 사용될 수 있다( 예들들어 단일 데이터율(single data rate), 양방향 데이터율(double data rate :DDR), DDR2과 기타 등등). 일반적으로, 다양한 실 시예에서 어느 형태의 반도체 메모리도 시스템 메모리(12)로서 사용될 수 있다. 예를 들어서, RDRAM, 정적 RAM(SRAM), 등등이 사용될 수 있다.
예시적인 실시예에서는, 시스템 메모리(12)가 통합 메모리 구조이고 여기서 시스템 메모리(12)는 그래픽 유닛들(예를 들어 데이터 구조(34)와 프레임 버퍼(36))과 프로세서 코어들(24A-B)에 의해 공유된다. 예를 들어, 프로세서 코어들(24A-24B)에 의해 실행되는 프로세서 코드(38)와 코드(38)을 실행함에 따라 프로세서 코어들(24A-B)에 의해 엑세스/업데이트 되는 데이터(40)은 시스템 메모리(12)에 저장된다. 몇몇 실시예에서는 디스플레이 제어기(28)을 프로세서 유닛(14)에 통합하는 과정과 브릿지 인터페이스를 전력보존을 위해 비활성화하는 과정으로 인해, 통합 메모리 설계에서 겪을 수 있는 배터리 수명의 비용을 제거하거나 실질적으로 감소시킬 수 있고 시스템 메모리(12)의 프로세서 유닛(14)로의 연결을 지속적으로 유지할 수 있으며, 이러한 연결은 프로세서 코어(24A-24B)의 성능에 이점을 제공한다.
프로세서 유닛(14)는 일반적으로 적어도 하나의 프로세서 코어와 다른 컴포넌트들을 통합하는 어떤 장치도 포함할 수 있다. 일 실시예에서는 프로세스 유닛(14)는 단일 집적회로 칩을 포함할 수 있다. 다른 실시예에서는 프로세서 유닛(14)는 다중 칩 모듈내에서의 2개 이상의 칩들 및 회로기판으로 연결된 2 개 이상의 독립된 집적회로들 등등을 포함할 수 있다. 유사하게 노스 브릿지(16)은 브릿지 유닛을 포함할 수 있고 이 유닛은 단일 집적회로 칩, 다중 칩 모듈내에서의 2개 이상의 칩들, 회로기판으로 연결된 2 개 이상의 독립된 집적회로들 등등을 포함 할 수 있다.
도 2 는 일실시예에서 콤포넌트들 사이에 특정 데이터 흐름을 나타내기 위한, 도 1 에 보여진 시스템(10)의 다양한 콤포넌트들의 블록 다이어그램이다. 프로세서 코어들(24A-24B)는 시스템 메모리(12)로부터 프로세서 코드(38)을 읽을 수 있고(화살표 50), 데이터(40)을 판독하고 기록할 수 있다(화살표 52). 또한 프로세서 코어들(24A-24B)는 디스플레이될 오브젝트들을 더하고 삭제하기 위해 상기 데이터 구조(34)를 읽고 쓴다. GPU(30)은 데이터 구조(34)를 읽고(화살표 54) 프레임 버퍼(36)에 생성된 이미지의 데이터를 기록(화살표 56)할 수 있다. 상기 디스플레이 제어기(28과 32)는 프레임 버퍼(36)을 읽을 수 있다(각각 화살표 58 과 60). 도 2가 나타내듯이 디스플레이 제어기(32)가 비활성화되고(배터리 전원에서 사용되는 휴대용 컴퓨터 시스템의 경우), GPU(30)이 렌더링을 하지 않으면(상당한 시간동안에 사실임) 디스플레이 제어기(28)을 통하여 국부 디스플레이는 여전히 리프레시되는 반면 노스 브릿지(16)에 대한 인터페이스는 비활성화 될 수 있다. 도 3 은 도 1 에 도시된 시스템을 참조하여 구현될 수 있는 다양한 상태(state)를 포함하는 상태 머신(state machine)을 나타낸다. 도 3에 도시된 바와 같이 상태는 일반적으로 증가하는 전력소비가 상위 방향으로 보여지게 수직적으로 배열되어 있다. 즉 주변장치 인터페이스 활성화 상태(70)에 있는 전력 소비는 브릿지 인터페이스 활성화 상태(72)에서 전력 소비보다 높을 수 있고 이는 브릿지 인터페이스 비활성화 상태(74)에서의 전력소비보다 높을 수 있다. 몇몇 실시예에서는 시스템(10)이 외부전원으로부터 전력을 수신한다면 상기 상태 머신은 주변장치 인터페이스 활성화 상 태(70)에 남아 있는다.
주변 장치 인터페이스 활성화 상태(70)에서 주변장치 인터페이스와 브릿지 인터페이스 둘다 활성화상태이다. 어느 I/O 활동 및/또는 렌더링 활동은 주변장치 인터페이스 활성화 상태(70)에서 일어날 수 있다. 현재 I/O 활동이 없다면(그래픽 활동 제외)(화살표 78), 상기 상태 머신은 브릿지 인터페이스 활성화 상태(72)로 전환할수 있고 시스템은 주변장치 인터페이스를 비활성화 할 수 있다. I/O 활동의 재개(화살표 80)는 그 상태를 주변장치 인터페이스 활동 상태(70)으로 재전환되도록 할 수 있고 주변장치가 재활성화 된다.
브릿지 인터페이스 활성화 상태(72)에서 HDMI 디스플레이가 비활성화 상태이고(즉 디스플레이 제어기(32)가 비활성화 상태) GPU에 의해 렌더링이 수행되지 않으면, 시스템은 브릿지 인터페이스 비활성화 상태(74)로 전환될 수 있고 시스템은 브릿지 인터페이스를 비활성화 할 수 있다(화살표 82). 디스플레이 제어기(32)는 이네이블 비트(enable bit)를 포함할 수 있거나 디스플레이 제어기(32)가 활성화 되었는 지 여부를 나타내는 다른 이네이블 제어들을 포함할 수 있다. 시스템은 GPU(30)이 휴지상태이면 렌더링이 수행되지 않고 있는 상태라는 것을 감지할 수 있다.
브릿지 인터페이스 비활성화 상태(74)에서 렌더링이 수행되거나 HDMI 디스플레이(디스플레이 제어기(32))가 활성화 되면, 시스템은 브릿지 인터페이스를 활성화 할 수 있고 브릿지 인터페이스 활성화 상태(72)로 전환할 수 있다(화살표 84). 데이터 구조(34)가 변경되고 브릿지(26)에서 소정의 레지스터에 기록이 감지되고, GPU(30)이 렌더링을 개시하도록 신호하는 명령어가 감지되는 등등의 경우에, 시스템은 렌더링이 수행될 것이라는 것을 감지할 것이다. 다른(비 그래픽스) I/O 활동이 감지되면(화살표 86), 양 인터페이스는 재활성화될 수 있고, 상태 머신은 주변기기 인터페이스 활성화 상태(70)로 전환할 수 있다.
상태 머신의 다른 실시예는 주변기기 인터페이스 활성화 상태(70)을 제외할 수 있다. 몇몇 실시예에서는 도 3에 도시된 상태 머신은 좀더 큰 전력관리 방책(예들 들어 ACPI)에 포함될수 있다. 예를 들어 일시시예에서는 브릿지 인터페이스 비활성화 상태(74)는 ACPI에서 휴지상태(idle state)에 대응될 수 있다.
도 4를 참조하면, 컴퓨터 시스템(10)의 또 다른 실시예의 블록 다이어그램이 도시된다. 도 4에 도시된 상기 컴퓨터 시스템(10)은 도 1 에 도시된 컴퓨터 시스템(10)과 유사할 수 있다. 도 4에서 동일 구성 요소들은 도 1 과 동일한 방식으로 참조번호를 부여하였다. 도 4의 실시예에서 프로세서 유닛(14)는 (시스템 메모리(12)대신에) 프레임 버퍼(36)을 저장하는 메모리(90)을 포함할 수 있다. 도 4의 실시예에서, 메모리 인터페이스 조차 비활성화 될 수 있고 디스플레이 제어기(28)은 (예를 들어 도 3에서 도시된 상태(74)에서) 메모리(90)으로부터 디스플레이(18)을 리프레시할 수 있다. 몇몇 실시예에서 좀더 많은 전력소비 절약이 가능하다.
메모리(90)은 어떤 형태의 반도체 메모리로 구성될 수 있다. 예를 들어, 메로리(90)은 프로세서 유닛(14)가 단일 적접회로이면 어떤 형태의 내장형 DRAM을 포함할 수 있거나 다른 실시예에서는 프로세스 유닛(14)에서의 국부 DRAM을 포함할 수 있다. 메모리(90)은 SRAM일 수 있다.
다른 실시예에서, 상기 메모리(90)은 시스템 메모리(12)와 동일한 어드레스 공간(address space)으로 매핑(mapping)될수 있다. 그러한 실시예에서, GPU(30)이 프레임 버퍼(36)에 할당된 어드레스에 기록 명령어를 생성할 때에 메모리(90)은 자동적으로 기록될 수 있다. 다른 실시예에서, 메모리(90)은 캐시로 동작할 수 있다. 프레임 버퍼(36)도 시스템 메모리(12)에 저장될 수 있고, 메모리(90)은 시스템 메모리(12)와 일관성(coherent)이 있도록 유지되거나 렌더링이 활발히 수행되면 시스템 메모리(12)로부터 주기적으로 재로딩한다. 상기 설명을 충분히 이해하면 수많은 변형물과 변경물이 해당업자에게 분명히 드러난다. 다음 청구항들이 이러한 변형물과 변경물을 포함하는 것으로 해석하도록 의도되었다.
컴퓨터 시스템에서 이용가능하다.

Claims (12)

  1. 적어도 하나의 프로세서 코어(core)(24A)와;
    디스플레이에 접속되도록 구성된 디스플레이 제어기(28)와; 그리고
    상기 프로세서 코어 및 상기 디스플레이 제어기와 접속하도록 구성된 브릿지(bridge)(26)를 포함하고,
    여기서 상기 브릿지는 상기 디스플레이에 디스플레이되는 이미지(image)를 나타내는 데이터를 프레임 버퍼(36)으로 렌더링(rendering)하는 제 2 인터페이스에 접속하도록 구성되고, 여기서 상기 브릿지 유닛은, 그래픽 처리 유닛(graphics processing unit)이 렌더링을 하지 않으면 상기 제 2 인터페이스를 비활성화도록 구성되며, 또한 여기서 상기 디스플레이 제어기는 상기 제 2 인터페이스가 비활성화 된다하더라도 상기 프레임 버퍼 데이터를 디스플레이를 위해 판독하도록 구성되는 것을 특징으로 하는 프로세서 유닛(processor unit)(14).
  2. 제 1 항에 있어서, 상지 브릿지는, 상기 그래픽 처리 유닛이 렌더링하지 않고, 상기 제 2 인터페이스에 접속된 제 2 브릿지(16)가 연결되는 주변기기 인터페이스에 활동이 없으면, 상기 제 2 인터페이스를 비활성화하도록 구성되는 것을 특징으로 하는 프로세서 유닛.
  3. 제 1 항 또는 2 항의 프로세서 유닛을 포함하는 집적회로(14)로서, 프레임 버퍼내로 이미지를 렌더링하는 그래픽 처리 유닛이 배제된 집적회로.
  4. 제 3 항에 있어서,
    상기 브릿지는 메모리(12)와 통신하기 위한 메모리 인터페이스와 접속하도록 더 구성되는 것을 특징으로 하는 집적회로.
  5. 국제단계에서 누락됨.
  6. 메모리(12)와;
    상기 메모리와 접속된 메모리 인터페이스와;
    상기 메모리 인터페이스와 접속하는 제 1 항 또는 제 2 항의 프로세서 유닛(14)과, 여기서 상기 프로세서 유닛은 적어도 하나의 프로세서 코어(24A)및 디스플레이로 접속하도록 구성된 디스플레이 제어기(18)을 포함하고;
    상기 프로세서 유닛으로 접속되는 제 2 인터페이스와; 그리고
    디스플레이에서 디스플레이되는 이미지를 나타내기 위한 데이터를 프레임 버퍼(36)로 렌더링하도록 구성되는 그래픽 처리 유닛(30)
    을 포함하는 것을 특징으로 하는 시스템.
  7. 제 6 항에 있어서, 프로세서 유닛으로의 상기 제 2 인터페이스상에 명령어를 개시함으로써, 상기 그래픽 처리 유닛이 상기 메모리를 엑세스하도록 구성되고, 상 기 명령어는 상기 메모리 인터페이스를 통하여 상기 메모리를 엑세스하도록 구성되는 것을 특징으로 하는 시스템.
  8. 제 7 항에 있어서, 상기 그래픽 처리 유닛은 렌더링되는 오브젝트(object)를 묘사하는 데이터(34)를 메모리로부터 판독하도록 구성되고 상기 그래픽 처리 유닛은 상기 프레임 버퍼에 이미지를 기록하도록 구성되는 것을 특징으로 하는 시스템.
  9. 제 6 항 내지 8 항 중 어느 한 항에 있어서, 제 2 디스플레이(20)에 접속하도록 구성된 제 2 디스플레이 제어기(32)를 더 포함하며, 여기서 상기 제 2 디스플레이 제어기는 상기 제 2 인터페이스를 통하여 통신하도록 연결되는 것을 특징으로 하는 시스템.
  10. 제 6 항 내지 9 항에 있어서, 상기 그래픽 처리 유닛은 상기 제 2 인터페이스에 접속되고 주변기기 인터페이스에 더 접속되는 브릿지 유닛(16)에 포함되는 것을 특징으로 하는 시스템.
  11. 제 10 항에 있어서, 그래픽 처리 유닛이 렌더링하지 않고 상기 주변기기 인터페이스에 활동이 없으면 상기 제 2 인터페이스를 비활성화하도록 구성되는 것을 특징으로 하는 시스템.
  12. 적어도 하나의 프로세서 코어(24A)와; 디스플레이(18)와 접속하도록 구성되는 디스플레이 제어기(28)와; 그리고 상기 프로세서 코어 및 상기 디스플레이 제어기로 접속하는 브릿지(26)를 포함하고,
    여기서 상기 브릿지는, 상기 디스플레이에서 디스플레이되는 이미지를 나타내는 데이터를 프레임 버퍼(36)로 렌더링하도록 구성되는 그래픽 처리 유닛(30)과 교신하는 제 2 인터페이스로 접속하도록 더 구성된 장치에서,
    상기 그래픽 처리 유닛이 렌더링을 하지 않으면, 상기 브릿지 유닛이 상기 제 2 인터페이스를 비활성화하는 단계와; 그리고
    상기 디스플레이 제어기는 제 2 인터페이스가 비활성화된다 하더라도 디스플레이를 위한 프레임 버퍼 데이터를 판독하는 단계를 포함하는 방법.
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