KR20080077523A - 메모리 효과를 보상하는 전치 왜곡 선형화 장치 - Google Patents

메모리 효과를 보상하는 전치 왜곡 선형화 장치 Download PDF

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Abstract

본 발명은 전력 증폭기의 비선형 왜곡 신호를 제거하기 위한 전치 왜곡 선형화 장치에 관한 것이다. 보다 구체적으로, 전력 증폭기를 통과하면서 발생하는 비대칭의 왜곡 신호를 제거하기 위해 전치 왜곡된 3차 이상의 왜곡 신호의 크기와 위상을 독립적으로 조절할 수 있는 전치 왜곡 선형화 장치에 관한 것이다.
본 발명에 따른 전치 왜곡 선형화 장치는 서로 다른 위상과 크기를 가지는 3차 왜곡 신호를 발생함으로써, 전력 증폭기에서 발생하는 메모리 효과를 효과적으로 보상할 수 있다. 또한, 본 발명에 따른 전치 왜곡 선형화 장치는 다수의 메모리 보상부를 이용하여 서로 다른 위상과 크기를 가지는 3차 왜곡 신호를 발생함으로써, 전력 증폭기에서 발생하는 메모리 효과를 보다 정확하게 보상할 수 있다.
Figure P1020070017187
전력 증폭기, 메모리 효과, 전치 왜곡, 포락선, 3차 왜곡 신호

Description

메모리 효과를 보상하는 전치 왜곡 선형화 장치{Envelope predistorter for compensating memory effect}
도 1은 종래 전치 왜곡 선형화 장치의 기능 블록도를 도시하고 있다.
도 2는 종래 포락선 신호를 이용한 포락선 전치 왜곡 선형화 장치의 기능 블록도를 도시하고 있다.
도 3은 본 발명의 일 실시예에 따른 전치 왜곡 선형화 장치의 기능 블록도를 도시하고 있다.
도 4는 본 발명의 일 실시예에 따른 기저 대역의 포락선을 이용한 전치 왜곡 선형화 장치의 기능 블록도를 도시하고 있다.
도 5는 본 발명의 일 실시예에 따른 기저 대역의 포락선을 이용한 전치 왜곡 선형화 장치의 구체적인 구현예를 도시하고 있다.
도 6은 본 발명의 다른 실시예에 따른 기저 대역의 포락선을 이용한 전치 왜곡 선형화 장치의 기능 블록도를 도시하고 있다.
도 7은 본 발명의 또 다른 실시예에 따른 기저 대역의 포락선을 이용한 전치 왜곡 선형화 장치의 기능 블록도를 도시하고 있다.
본 발명은 전력 증폭기의 비선형 왜곡 신호를 제거하기 위한 전치 왜곡 선형화 장치에 관한 것이다. 보다 구체적으로, 전력 증폭기를 통과하면서 발생하는 비대칭의 왜곡 신호를 제거하기 위해 전치 왜곡된 3차 이상의 왜곡 신호의 크기와 위상을 독립적으로 조절할 수 있는 전치 왜곡 선형화 장치에 관한 것이다.
디지털 변조 방식을 이용한 다양한 무선 통신 시스템에서 안정적인 서비스를 제공하기 위해 고출력, 고선형성의 특성을 가지는 전력 증폭기의 사용이 필수적이다. 최근에는 무선 통신을 사용하는 사용자의 증가, 데이터 양의 증가로 인해 높은 효율을 얻기 위해 포화 영역 근처에서 전력 증폭기를 사용하게 되며 포화 영역 근처에서 사용되는 전력 증폭기는 큰 왜곡 신호를 발생시킨다. 따라서 전력 증폭기의 설계에 있어 전력 증폭기의 선형성은 가장 중요한 고려 사항 중 하나이다.
전력 증폭 장치의 선형성이 좋지 않은 경우, 발생한 왜곡 신호로 인해 송신 신호의 신호 대 잡음비가 악화되며 인접 채널에 간섭 신호를 제공하여 통신 시스템 전체의 성능을 저하시킨다.
이러한 전력 증폭기의 왜곡 신호를 제거하기 위해 피드백(feedback), 전치 왜곡(predistortion), 피드포워드(feedforward) 방식의 선형화 장치가 사용되고 있다.
도 1은 종래 전치 왜곡 선형화 장치의 기능 블록도를 도시하고 있다.
도 1을 참고로, ω1, ω2의 주파수 성분을 가지는 입력 신호가 전력 분배 부(1)로 입력되며, 전력 분배부(1)는 입력 신호를 두 개의 신호로 분배한다. 왜곡 신호 발생부(2)는 분배된 신호 중 제1 신호를 이용하여 3차 왜곡 신호를 발생하고 벡터 조절부(3)는 발생한 3차 왜곡 신호의 위상과 크기를 조절한다. 왜곡 신호 발생부(2)에서 발생한 3차 왜곡 신호는 전력 증폭기의 비선형 특성으로 인해 발생하는 왜곡 신호를 제거하기 위한 신호로 서로 동일한 위상과 크기를 가지는 저주파(lower) 3차 왜곡 신호와 고주파(upper) 3차 왜곡 신호로 구성된다. 한편, 벡터 조절부(3)는 발생한 저주파 3차 왜곡 신호와 고주파 3차 왜곡 신호를 동일한 위상과 크기로 조절한다.
시간 지연부(4)는 분배된 신호 중 제2 신호를 시간지연시켜 제2 신호를 벡터 조절부(3)에서 출력되는 3차 왜곡 신호에 동기화시킨다. 결합부(5)는 동기화된 제2 신호와 3차 왜곡 신호를 결합하여 출력 신호를 생성하고 생성한 출력 신호를 전력 증폭기로 제공한다.
도 2는 종래 포락선 신호를 이용한 포락선 전치 왜곡 선형화 장치의 기능 블록도를 도시하고 있다.
도 2를 참고로, ω1, ω2의 주파수 성분을 가지는 입력 신호가 전력 분배부(10)로 입력되며, 전력 분배부(10)는 입력 신호를 두 개의 신호로 분배한다. 포락선 신호 검출부(11)는 분배된 신호 중 제1 신호에서 ω2-ω1의 주파수를 가지는 기저대역의 포락선 신호를 발생하며, 포락선 신호 조절부(12)는 발생한 기저대역의 포락선 신호를 다수의 가변 이득 증폭기를 이용하여 증폭한다.
시간 지연부(13)는 분배된 신호 중 제2 신호를 시간지연시켜 제2 신호를 포락선 신호 조절부(12)에서 출력되는 포락선 신호와 동기화시킨다. 왜곡 신호 발생부(14)는 포락선 신호 조절부(12)에서 출력되는 증폭 신호(A, B)와 시간지연된 제2 신호를 입력받아 전력 증폭기로 제공되는 출력 신호를 발생한다. 발생한 출력 신호는 입력 신호와 함께 3차 왜곡 신호를 포함한다. 출력 신호에 포함되어 있는 3차 왜곡 신호는 전력 증폭기의 비선형 특성으로 인해 발생하는 왜곡 신호를 제거하기 위한 신호로 서로 동일한 위상과 크기를 가지는 저주파(lower) 3차 왜곡 신호와 고주파(upper) 3차 왜곡 신호로 구성된다.
전력 증폭기에서 발생하는 왜곡 신호는 출력 전력의 크기 또는 중심주파수(ωo)와 3차 왜곡 신호의 이격 거리에 따라 크기와 위상이 변화하게 된다. 이를 메모리 효과라 한다.
그러나 상기에서 살펴본 종래의 전치 왜곡 선형화 장치는 전력 증폭기의 비선형 특성으로 인해 발생하는 왜곡 신호를 제거하기 위해 서로 동일한 위상과 크기를 가지는 저주파(lower) 3차 왜곡 신호와 고주파(upper) 3차 왜곡 신호만을 발생한다. 따라서 종래 전치 왜곡 선형화 장치는 메모리 효과에 의해 불규칙한 위상과 크기로 변화하는 3차 이상의 왜곡 신호를 제거하는데 많은 어려움이 있다.
본 발명이 이루고자 하는 목적은 서로 다른 위상과 크기를 가지는 3차 왜곡 신호를 전치 왜곡 신호로 발생하여 메모리 효과를 보상할 수 있는 전치 왜곡 장치 를 제공하는 것이다.
본 발명이 이루고자 하는 다른 목적은 포락선 신호로부터 서로 다른 위상과 크기를 가지는 3차 왜곡 신호를 전치 왜곡 신호로 발생하여 메모리 효과를 보상할 수 있는 전치 왜곡 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 전치 왜곡 선형화 장치는 서로 다른 주파수(ω1, ω2)를 가지며 전력 증폭기로 입력되는 신호를 제1 신호 및 제2 신호로 분배하는 제1 분배부, 1 분배부를 통해 분배된 제2 신호를 제3 및 제 4 신호로 분배하는 제2 분배부, 분배된 제3 신호로부터 동일한 크기와 위상을 가지는 3차 왜곡 신호를 발생하는 왜곡 신호 발생부, 분배된 제4 신호를 시간지연시켜 서로 다른 위상을 가지는 3차 왜곡 신호를 발생하는 메모리 보상부, 왜곡 신호 발생부와 메모리 보상부에서 발생한 3차 왜곡 신호를 결합하는 제1 결합부, 제1 신호를 시간지연시켜 제1 신호를 메모리 보상부에서 발생된 3차 왜곡 신호에 동기화시키는 시간 지연부 및 결합된 3차 왜곡 신호와 시간지연된 제1 신호를 결합하여 전력 증폭기의 입력으로 제공하는 제2 결합부를 포함한다.
본 발명의 다른 실시예에 따른 전치 왜곡 선형화 장치는 서로 다른 주파수(ω1, ω2)를 가지며 전력 증폭기로 입력되는 신호를 제1 신호 및 제2 신호로 분배하는 분배부, 분배된 제2 신호로부터 기저대역(ω2-ω1)의 포락선 신호(E1(t))를 발생하는 포락선 신호 검출부, 발생한 포락선 신호(E1(t))의 크기를 조절하는 포락선 신호 조절부, 발생한 포락선 신호(E1(t))를 시간지연시키고 시간지연된 포락선 신호의 크기를 조절하는 메모리 보상부, 포락선 신호 조절부에서 크기 조절된 포락선 신호와 메모리 보상부에서 크기 조절된 포락선 신호를 결합하여 제1 결합 신호(HI(t)) 및 제2 결합 신호(HQ(t))를 생성하는 결합부, 분배된 제1 신호를 시간지연시켜 제1 신호를 제1 결합 신호(HI(t))와 제2 결합 신호(HQ(t))에 동기화시키는 시간 지연부 및 제1 결합 신호(HI(t)), 제2 결합 신호(HQ(t)) 및 시간지연된 제1 신호로부터 서로 다른 위상과 크기를 가지는 3차 왜곡 신호를 발생하는 왜곡 신호 발생부를 포함한다.
이하 첨부된 도면을 참고로 본 발명에 따른 전치 왜곡 선형화 장치에 대해 보다 구체적으로 설명한다.
도 3은 본 발명의 일 실시예에 따른 전치 왜곡 선형화 장치의 기능 블록도를 도시하고 있다.
도 3을 참고로, ω1의 주파수 성분과 ω2의 주파수 성분을 가지는 입력 신호가 제1 분배부(20)로 입력된다. 제1 분배부(20)는 입력 신호를 2개의 신호(제1 신호 및 제2 신호)로 분배하며 분배된 2개의 신호 중 제1 신호는 제2 분배부(21)로 입력된다. 제2 분배부(21)는 입력된 제1 신호를 2개의 신호(제3 신호 및 제4 신호)로 분배한다.
왜곡 신호 발생부(22)는 제1 신호에서 분배된 신호 중 제3 신호를 이용하여 3차 왜곡 신호를 발생하고 벡터 조절부(23)는 발생한 3차 왜곡 신호의 위상과 크기를 조절한다. 왜곡 신호 발생부(22)에서 발생한 3차 왜곡 신호는 전력 증폭기의 비선형 특성으로 인해 발생되는 왜곡 신호를 제거하기 위한 신호로 서로 동일한 위상과 크기를 가지는 저주파(lower) 3차 왜곡 신호와 고주파(upper) 3차 왜곡 신호로 구성된다. 한편, 벡터 조절부(23)는 발생한 저주파 3차 왜곡 신호와 고주파 3차 왜곡 신호의 위상과 크기로 조절한다.
메모리 보상부(24)는 제1 시간 지연부(25), 제2 왜곡 신호 발생부(26) 및 제2 벡터 조절부(27)를 구비하며, 제1 신호에서 분배된 신호 중 제4 신호를 이용하여 전력 증폭기의 메모리를 보상하기 위한 3차 왜곡 신호를 발생한다. 제1 신호에서 분배된 신호 중 제4 신호는 제1 시간 지연부(25)로 입력되며 제1 시간 지연부(25)는 입력된 제4 신호의 위상을 변경하여 제4 신호에서 ω1의 주파수 성분과 ω2의 주파수 성분이 서로 다른 위상을 가지도록 변경한다. 제2 왜곡 신호 발생부(26)는 시간 지연부(25)에서 출력된 신호를 이용하여 3차 왜곡 신호를 발생하고 제2 벡터 조절부(27)는 발생한 3차 왜곡 신호의 위상과 크기를 조절한다. 제2 왜곡 신호 발생부(26)에서 서로 다른 위상을 가지는 제4 신호로부터 발생된 3차 왜곡 신호도 서로 다른 위상을 가진다.
제1 결합부(28)는 벡터 조절부(23)에서 출력된 3차 왜곡 신호와 제2 벡터 조절부(27)에서 출력된 3차 왜곡 신호를 벡터 결합하고 제2 결합부(30)는 제2 시간 지연부(29)에서 시간 지연된 제2 신호와 제1 결합부(28)에서 결합된 3차 왜곡 신호 를 다시 결합하여 전력 증폭기로 제공되는 출력 신호를 발생한다. 출력 신호에는 입력 신호와 함께 서로 다른 위상과 크기를 가지는 저주파(lower) 3차 왜곡 신호 및 고주파(upper) 3차 왜곡 신호가 포함되어 있으며, 이를 통해 전력 증폭기에서 발생하는 서로 다른 위상과 크기의 왜곡 신호를 제거할 수 있다.
도 4는 본 발명의 일 실시예에 따른 기저 대역의 포락선을 이용한 전치 왜곡 선형화 장치의 기능 블록도를 도시하고 있다.
도 4를 참고로, ω1, ω2의 주파수 성분을 가지는 입력 신호가 제1 분배부(31)로 입력되며, 제1 분배부(31)는 입력 신호를 두 개의 신호(제1 신호 및 제2 신호)로 분배한다. 포락선 신호 검출부(32)는 분배된 신호 중 제1 신호에서 ω2-ω1의 주파수를 가지는 기저대역의 포락선 신호를 발생하며, 포락선 신호 조절부(33)는 발생한 기저대역의 포락선 신호를 다수의 가변 이득 증폭기를 이용하여 증가 또는 증감하여 증폭한다. 이하에서 증폭이란 증가하여 증폭하는 것뿐만 아니라 증감하여 증폭하는 것도 포함한다.
메모리 보상부(34)는 제1 시간 지연부(35)와 제2 포락선 신호 조절부(36)를 구비하고 있다. 제1 시간 지연부(35)는 발생한 포락선 신호를 시간지연시키고 제2 포락선 신호 조절부(36)는 시간지연된 포락선 신호를 다수의 가변 이득 증폭기를 이용하여 증폭한다.
결합부(37)는 상기 포락선 신호 조절부(33)에서 출력된 포락선 신호와 메모리 보상부(34)에서 출력된 포락선 신호를 결합하여 제1 결합 신호(HI(t)) 및 제2 결 합 신호(HQ(t))를 생성한다. 왜곡 신호 발생부(39)는 제1 결합 신호(HI(t)), 제2 결합 신호(HQ(t)) 및 제2 시간지연부(38)에서 시간지연된 제1 신호를 이용하여 서로 다른 위상과 크기를 가지는 3차 왜곡 신호를 발생한다.
도 5는 본 발명의 일 실시예에 따른 기저 대역의 포락선을 이용한 전치 왜곡 선형화 장치의 구체적인 구현예를 도시하고 있다. 도 5에 도시되어 있는 구체적인 구현예에서 설명의 편의를 위해 시간지연부(42)를 제외한 다른 경로에서의 시간 지연은 무시하고 설명한다.
도 5를 참고로, ω1, ω2의 주파수 성분을 가지는 입력 신호(SIN(t))가 제1 분배부(40)을 통해 제1 신호와 제2 신호로 분배된다. 입력 신호(SIN(t))는 아래의 수학식(1)과 같이 표현된다.
[수학식 1]
Figure 112007015146413-PAT00001
포락선 신호 검출부(41)는 입력 신호에서 기저대역의 포락선 신호(E2(t))를 발생한다. 포락선 신호 검출부(41)는 기저대역의 신호를 필터링하는 저주파 여파기인 것이 바람직하다. 발생한 기저대역의 포락선 신호(E2(t))는 포락선 신호 조절부로 입력된다. 기저대역의 포락선 신호(E2(t))는 아래의 수학식(2)와 같이 표현된다.
[수학식 2]
Figure 112007015146413-PAT00002
여기서 GD는 포락선 신호 검출부(41)의 변환 이득을 나타낸다.
포락선 신호 조절부는 서로 다른 증폭 이득(AI, AQ)을 가지는 두 개의 가변 이득 증폭기(43, 44)를 구비하고 있으며 입력된 기저대역의 포락선 신호(E2(t))를 서로 다른 증폭 이득으로 증폭하여 출력한다.
한편 메모리 보상부는 시간 지연부(42)와 서로 다른 증폭 이득(MI, MQ)을 가지는 두 개의 가변 이득 증폭기(45, 46)를 구비하고 있다. 시간지연부(42)는 기저대역의 포락선 신호(E2(t))를 시간지연시키고 시간지연된 포락선 신호(Ed(t))는 두 개의 가변 이득 증폭기(45, 46)로 입력되어 서로 다른 이득으로 증폭된다. 시간지연된 포락선 신호(Ed(t))는 아래의 수학식(3)과 같이 표현된다.
[수학식 3]
Figure 112007015146413-PAT00003
여기서 τD는 시간 지연 상수를 나타낸다.
제1 결합부(47)는 가변 이득 증폭기(43)에 의해 증폭된 포락선 신호와 가변 이득 증폭기(45)에 의해 증폭된 포락선 신호를 결합하여 제1 결합 신호(HI(t))를 생성하고, 제2 결합부(48)는 가변 이득 증폭기(44)에 의해 증폭된 포락선 신호와 가 변 이득 증폭기(46)에 의해 증폭된 포락선 신호를 결합하여 제2 결합 신호(HQ(t))를 생성한다. 제1 결합 신호(HI(t))와 제2 결합 신호(HQ(t))는 아래의 수학식(4)와 수학식(5)로 표현된다.
[수학식 4]
Figure 112007015146413-PAT00004
Figure 112007015146413-PAT00005
Figure 112007015146413-PAT00006
[수학식 5]
Figure 112007015146413-PAT00007
Figure 112007015146413-PAT00008
Figure 112007015146413-PAT00009
여기서
Figure 112007015146413-PAT00010
,
Figure 112007015146413-PAT00011
를 각각 XD, YD라고 표현하면,
HI(t)와 HQ(t)는 각각 아래의 수학식(6)과 수학식(7)로 표현된다.
[수학식 6]
Figure 112007015146413-PAT00012
[수학식 7]
Figure 112007015146413-PAT00013
제1 왜곡 신호 발생부(50)는 제1 분배부(40)에서 분배된 동상(In phase)의 제2 신호(SI(t))와 제1 결합 신호(HI(t))를 이용하여 왜곡 신호 성분을 포함하는 제1 왜곡 성분 신호(
Figure 112007015146413-PAT00014
)을 발생하며, 제2 왜곡 신호 발생부(51)는 제1 분배부(40)에서 분배된 직교 위상(Quadrature phase)의 제2 신호(SQ(t))와 제2 결합 신호(HQ(t))를 이용하여 왜곡 신호 성분을 포함하는 제2 왜곡 성분 신호(
Figure 112007015146413-PAT00015
)를 발생한다. 제1 왜곡 성분 신호(
Figure 112007015146413-PAT00016
)와 제2 왜곡 성분 신호(
Figure 112007015146413-PAT00017
)는 아래의 수학식(8)과 수학식(9)로 표현된다.
[수학식 8]
Figure 112007015146413-PAT00018
[수학식 9]
Figure 112007015146413-PAT00019
여기서 GM은 왜곡 신호 발생부(50, 51)의 2차 곱 변조(cross modulation) 계수이다.
제3 결합부(52)는 제1 왜곡 성분 신호(
Figure 112007015146413-PAT00020
)와 제2 왜곡 성분 신호(
Figure 112007015146413-PAT00021
)를 결합하여 서로 다른 위상과 크기의 3차 왜곡 신호를 구비하는 출력신호(SOUT(t))를 발생한다. 제3 결합부(52)에서 발생한 출력 신호(SOUT(t))는 아래의 수학식(10)과 같이 표현된다.
[수학식 10]
Figure 112007015146413-PAT00022
여기서 출력 신호(SOUT(t))에 구비되어 있는 저주파 3차 왜곡 신호와 고주파 3차 왜곡 신호의 크기는 아래의 수학식(11)과 수학식(12)로 표현된다.
[수학식 11]
Figure 112007015146413-PAT00023
[수학식 12]
Figure 112007015146413-PAT00024
여기서 A는 아래의 수학식(13)과 같이 표현되며, 출력 신호(SOUT(t))는 아래의 수학식(14)와 같이 표현할 수 있다.
[수학식 13]
Figure 112007015146413-PAT00025
[수학식 14]
Figure 112007015146413-PAT00026
출력 신호(SOUT(t))에 구비되어 있는 저주파 3차 왜곡 신호와 고주파 3차 왜곡 신호의 위상은 아래의 수학식(15)와 수학식(16)으로 계산된다.
[수학식 15]
Figure 112007015146413-PAT00027
[수학식 16]
Figure 112007015146413-PAT00028
수학식(11), 수학식(12), 수학식(15) 및 수학식(16)에서 알 수 있는 것과 같이, 출력 신호(SOUT(t))에 구비되어 있는 저주파 3차 왜곡 신호와 고주파 3차 신호의 위상과 크기는 각각 가변 이득 증폭기의 이득(AI, AQ, MI, MQ) 및 시간 지연 상수(τD)에 의해 개별적으로 독립하여 조절할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 기저 대역의 포락선을 이용한 전치 왜곡 선형화 장치의 기능 블록도를 도시하고 있다.
도 6을 참고로, 병렬로 연결된 제1 메모리 보상부(63) 및 제2 메모리 보상부(66)를 구비하고 있다. 제1 메모리 보상부(63)는 제1 시간 지연부(64)와 제2 포락선 신호 조절부(65)를 구비하고 있으며 제2 메모리 보상부(66)는 제2 시간 지연부(67)와 제3 포락선 신호 조절부(68)를 구비하고 있다. 제1 시간 지연부(64)와 제2 시간 지연부(67)는 포락선 검출부(61)에서 발생한 기저대역의 포락선 신 호(E2(t))를 서로 다른 시간으로 지연시키며 제2 포락선 신호 조절부(65)와 제3 포락선 신호 조절부(68)는 각각 기저대역의 포락선 신호(E2(t))를 가변 이득 증폭기로 증폭한다.
병렬로 접속되어 있는 제1 메모리 보상부(63)와 제2 메모리 보상부(66)로부터 출력되는 포락선 신호를 이용하여 왜곡 신호 발생부(72)에서 발생하는 3차 왜곡 신호를 보다 정확하게 조절할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따라 기저 대역의 포락선을 이용한 전치 왜곡 선형화 장치의 기능 블록도를 도시하고 있다.
도 7을 참고로, 제1 분배부(80)에서 분배된 신호들 중 제1 신호는 병렬로 연결된 제1 포락선 검출부(81)과 제2 포락선 검출부(82)로 입력된다. 제1 포락선 검출부(81)은 2차의 기저대역(ω2-ω1) 포락선 신호를 발생하며 제2 포락선 검출부(82)는 4차의 기저대역(2ω2- 2ω1) 포락선 신호를 발생한다.
발생한 2차의 기저대역 포락선 신호는 제1 메모리 보상부(84)로 입력되며 발생한 4차의 기저대역 포락선 신호는 제2 메모리 보상부(87)로 입력된다. 제1 메모리 보상부(84)는 제1 시간 지연부(85)와 제2 포락선 신호 조절부(86)를 구비하고 있으며 제2 메모리 보상부(87)는 제2 시간 지연부(88)와 제3 포락선 신호 조절부(89)를 구비하고 있다. 제1 시간 지연부(85)와 제2 시간 지연부(88)는 각각 제1 포락선 검출부(81)과 제2 포락선 검출부(82)에서 발생한 기저대역의 포락선 신호를 서로 다른 시간 또는 동일한 시간으로 지연시키며 제2 포락선 신호 조절부(86)와 제3 포락선 신호 조절부(89)는 각각 기저대역의 포락선 신호를 가변 이득 증폭기로 증폭한다.
병렬로 접속되어 있는 제1 포락선 신호 검출부(81)와 제2 포락선 신호 검출부(82)를 이용하여 3차 왜곡 신호뿐만 아니라 서로 다른 위상과 크기를 가지는 5차 왜곡 신호를 발생할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 전치 왜곡 선형화 장치는 서로 다른 위상과 크기를 가지는 3차 왜곡 신호를 발생함으로써, 전력 증폭기에서 발생하는 메모리 효과를 효과적으로 보상할 수 있다.
또한, 본 발명에 따른 전치 왜곡 선형화 장치는 다수의 메모리 보상부를 이용하여 서로 다른 위상과 크기를 가지는 3차 왜곡 신호를 발생함으로써, 전력 증폭기에서 발생하는 메모리 효과를 보다 정확하게 보상할 수 있다.

Claims (12)

  1. 전력 증폭기에서 발생하는 비선형 왜곡 성분을 제거하기 위한 전치 왜곡 선형화 장치에 있어서,
    서로 다른 주파수(ω1, ω2)를 가지며 상기 전력 증폭기로 입력되는 신호를 제1 신호 및 제2 신호로 분배하는 제1 분배부;
    상기 1 분배부를 통해 분배된 제2 신호를 제3 및 제 4 신호로 분배하는 제2 분배부;
    상기 분배된 제3 신호로부터 동일한 크기와 위상을 가지는 3차 왜곡 신호를 발생하는 왜곡 신호 발생부;
    상기 분배된 제4 신호를 시간지연시켜 서로 다른 위상을 가지는 3차 왜곡 신호를 발생하는 메모리 보상부;
    상기 왜곡 신호 발생부와 메모리 보상부에서 발생한 3차 왜곡 신호를 결합하는 제1 결합부;
    상기 제1 신호를 시간지연시켜 상기 제1 신호를 상기 메모리 보상부에서 발생된 3차 왜곡 신호에 동기화시키는 시간 지연부; 및
    상기 결합된 3차 왜곡 신호와 상기 시간지연된 제1 신호를 결합하여 상기 전력 증폭기의 입력으로 제공하는 제2 결합부를 포함하는 전치 왜곡 선형화 장치.
  2. 제 1 항에 있어서, 상기 왜곡 신호 발생부는
    상기 분배된 제3 신호로부터 동일한 위상과 크기를 가지는 3차 왜곡 신호를 발생하는 제1 왜곡 발생부; 및
    상기 동일한 위상을 가지는 3차 왜곡 신호의 크기와 위상을 조절하는 제1 벡터 조절부를 포함하는 전치 왜곡 선형화 장치.
  3. 제 2 항에 있어서, 상기 메모리 보상부는
    상기 분배된 제4 신호가 서로 다른 위상을 가지도록 시간지연시키는 제1 시간 지연부;
    상기 시간지연된 제4 신호로부터 서로 다른 위상을 가지는 3차 왜곡 신호를 발생하는 제2 왜곡 발생부; 및
    상기 서로 다른 위상을 가지는 3차 왜곡 신호의 크기와 위상을 조절하는 제2 벡터 조절부를 포함하는 전치 왜곡 선형화 장치.
  4. 제 3 항에 있어서, 상기 전치 왜곡 선형화 장치는
    서로 병렬로 연결된 다수의 메모리 보상부를 포함하는 전치 왜곡 선형화 장치.
  5. 전력 증폭기에서 발생하는 비선형 왜곡 성분을 제거하기 위한 포락선 전치 왜곡 선형화 장치에 있어서,
    서로 다른 주파수(ω1, ω2)를 가지며 상기 전력 증폭기로 입력되는 신호를 제1 신호 및 제2 신호로 분배하는 분배부;
    상기 분배된 제2 신호로부터 기저대역(ω2-ω1)의 포락선 신호(E1(t))를 발생하는 포락선 신호 검출부;
    상기 발생한 포락선 신호(E1(t))의 크기를 조절하는 포락선 신호 조절부;
    상기 발생한 포락선 신호(E1(t))를 시간지연시키고 상기 시간지연된 포락선 신호의 크기를 조절하는 메모리 보상부;
    상기 포락선 신호 조절부에서 크기 조절된 포락선 신호와 상기 메모리 보상부에서 크기 조절된 포락선 신호를 결합하여 제1 결합 신호(HI(t)) 및 제2 결합 신호(HQ(t))를 생성하는 결합부;
    상기 분배된 제1 신호를 시간지연시켜 상기 제1 신호를 상기 제1 결합 신호(HI(t))와 제2 결합 신호(HQ(t))에 동기화시키는 시간 지연부; 및
    상기 제1 결합 신호(HI(t)), 제2 결합 신호(HQ(t)) 및 시간지연된 제1 신호로부터 서로 다른 위상과 크기를 가지는 3차 왜곡 신호를 발생하는 왜곡 신호 발생부를 포함하는 포락선 전치 왜곡 선형화 장치.
  6. 제 5 항에 있어서, 상기 포락선 전치 왜곡 선형화 장치는
    서로 병렬로 연결된 다수의 메모리 보상부를 포함하는 포락선 전치 왜곡 선 형화 장치.
  7. 제 5 항에 있어서, 상기 포락선 전치 왜곡 선형화 장치는
    상기 분배된 제2 신호로부터 저주파(2ω2-2ω1)의 포락선 신호(E2(t))를 발생하는 제2 포락선 신호 검출부; 및
    상기 발생한 포락선 신호(E2(t))를 시간지연시키고 상기 시간지연된 포락선 신호의 크기를 조절하는 제2 메모리 보상부를 포함하며,
    상기 결합부는 상기 포락선 신호 조절부에서 크기 조절된 포락선 신호, 상기 제1 메모리 보상부에서 크기 조절된 포락선 신호 및 제2 메모리 보상부에서 크기 조절된 포락선 신호를 결합하여 제1 결합 신호(HI(t)) 및 제2 결합 신호(HQ(t))를 생성하는 포락선 전치 왜곡 선형화 장치.
  8. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 포락선 신호 조절부는
    상기 발생한 포락선 신호를 제1 이득(AI)으로 증감 또는 증가시키는 제1 가변 이득 증폭기; 및
    상기 발생한 포락선 신호를 제2 이득(AQ)으로 증감 또는 증가시키는 제2 가변 이득 증폭기를 포함하는 포락선 전치 왜곡 선형화 장치.
  9. 제 8 항에 있어서, 상기 메모리 보상부는
    상기 발생한 포락선 신호의 위상을 변화시키기 위해 시간지연시키는 제2 시간 지연부; 및
    상기 시간 지연된 포락선 신호의 크기를 조절하는 제2 포락선 신호 조절부를 포함하는 포락선 전치 왜곡 선형화 장치.
  10. 제 9 항에 있어서, 상기 제2 포락선 신호 조절부는
    상기 시간 지연된 포락선 신호를 제3 이득(MI)으로 증감 또는 증가시키는 제3 가변 이득 증폭기; 및
    상기 시간 지연된 포락선 신호를 제4 이득(MQ)으로 증감 또는 증가시키는 제4 가변 이득 증폭기를 포함하는 전치 왜곡 선형화 장치.
  11. 제 10 항에 있어서, 상기 결합부는
    상기 제1 이득(AI)으로 증감 또는 증가된 포락선 신호와 상기 제3 이득(MI)으로 증감 또는 증가된 포락선 신호를 결합하여 제1 결합 신호(HI(t))를 발생하는 제1 결합부; 및
    상기 제2 이득(AQ)으로 증감 또는 증가된 포락선 신호와 상기 제4 이득(MQ)으로 증감 또는 증가된 포락선 신호를 결합하여 제2 결합 신호(HQ(t))를 발생하는 제2 결합부를 포함하는 포락선 전치 왜곡 선형화 장치.
  12. 제 11 항에 있어서, 상기 왜곡 신호 발생부는
    상기 제1 결합 신호(HI(t))와 상기 시간지연된 제1 신호로부터 3차 왜곡 신호를 구비하는 제1 왜곡 성분 신호를 발생하는 제1 왜곡 신호 발생부;
    상기 제2 결합 신호(HQ(t))와 상기 시간지연된 제1 신호로부터 3차 왜곡 신호를 구비하는 제2 왜곡 성분 신호를 발생하는 제2 왜곡 신호 발생부; 및
    상기 제1 왜곡 성분 신호와 제2 왜곡 성분 신호를 결합하여 서로 다른 위상과 크기의 3차 왜곡 신호를 구비하는 출력 신호를 발생하는 제3 결합부를 포함하는 전치 왜곡 선형화 장치.
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KR20060098681A (ko) * 2005-03-03 2006-09-19 삼성전자주식회사 무선 통신 시스템에서 전력 증폭기의 열적 기억 효과 보상장치 및 방법

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* Cited by examiner, † Cited by third party
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KR101124434B1 (ko) * 2010-01-20 2012-03-28 포항공과대학교 산학협력단 전력 증폭기의 메모리 효과를 보상하기 위한 전치 왜곡 시스템 및 방법

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