KR20080077103A - 태양전지 및 모듈 제작용 반도체의 층들을 증착하는 장치및 기술 - Google Patents

태양전지 및 모듈 제작용 반도체의 층들을 증착하는 장치및 기술 Download PDF

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Abstract

본 발명은 상이한 실시예들에서 매크로-스케일뿐만 아니라 마이크로-스케일의 구성적 균일성들을 갖는 고-품질의 조밀하고 훌륭하게 부착하는 IBⅢAVIA 족 화합물 박막들을 형성하는 저가의 증착 기술들을 위해 제공되는 것이 유리하다. 또한, 그것은 모듈들을 형성하기 위해 이러한 화합물 박막들 상에 구성되는 태양전지들을 단일 집적하는 방법들을 제공한다. 일 실시예에서, 기저 상에 IBⅢAVIA 족 반도체층을 성장하는 방법이 제공되며, 기저 상에 결정핵생성 및/또는 시드 층을 증착시키는 단계, 결정핵생성 및/또는 시드 층 위에 IB 족 재료 및 1 이상의 ⅢA 족 재료를 포함한 전구체 막을 전기도금하는 단계 및 VIA 족 재료와 전기도금된 전구체 막을 반응시키는 단계를 포함한다. 또한, 다른 실시예들이 설명된다.

Description

태양전지 및 모듈 제작용 반도체의 층들을 증착하는 장치 및 기술{TECHNIQUE AND APPARATUS FOR DEPOSITING LAYERS OF SEMICONDUCTOR FOR SOLAR CELL AND MODULE FABRICATION}
본 출원, 2006년 11월 2일 제출된 U.S. 출원 제 11/266,013호는 일부 계속 출원이며, 2005년 3월 15일에 제출된 U.S. 출원 일련번호 11/081,308에 대한 우선권을 주장하고, 이는 2004년 3월 15일에 제출된 U.S. 가출원 일련번호 60/552,736에 대한 우선권을 주장한다.
본 발명은 방사선 검출기 및 광전지 어플리케이션(photovoltaic application)용 반도체들의 박막(thin film)을 준비하는 장치 및 방법에 관한 것이다.
태양전지(solar cell)들은 햇빛을 전력으로 직접 전환하는 광전지 디바이스들이다. 가장 일반적인 태양전지 재료는 실리콘이며, 이는 단일 또는 다결정(polycrystalline) 웨이퍼들의 형태이다. 하지만, 실리콘-기반(silicon-based) 태양전지들을 이용하여 발생되는 전기의 비용은 더 오래된 방법들에 의해 발생되는 전기의 비용보다 더 높다. 그러므로, 1970년대 초부터 현실적인 사용을 위한 태양전지의 비용을 감소시키려는 노력이 있었다. 태양전지의 비용을 감소시키는 한가지 방식은, 큰 영역의 기판들 상에 태양전지-퀄리티 흡수재(solar-cell-quality absorber material)들을 증착시킬 수 있는 저가의 박막 성장 기술을 개발하고, 높은-스루풋(throughput)의 저가 방법들을 이용하여 이 디바이스들을 제작하는 것이다.
주기율표의 IB 족(Cu, Ag, Au), ⅢA 족(B, Al, Ga, In, Tl) 및 VIA 족(O, S, Se, Te, Po) 재료들 또는 요소들을 일부 포함한 IBⅢAVIA 족 화합물 반도체들은 박막 태양전지 구조체들에 대해 뛰어난 흡수재들이다. 특히, 일반적으로 CIGS(S), 또는 Cu(In,Ga)(S,Se)2 또는 CuIn1 - xGax(SySe1 -y)k- 이때, 0≤x≤1, 0≤y≤1이고, k는 약 2임 -라고 칭하는 Cu, In, Ga, Se 및 S의 화합물들은 20 %에 가까운 전환 효율성을 산출하는 태양전지 구조체들에 이미 채택되었다. 또한, ⅢA 족 요소 Al 및/또는 VIA 족 요소 Te를 포함한 흡수재들이 가망성을 보였다. 그러므로, 요약하면 ⅰ) IB 족으로부터 Cu, ⅱ) ⅢA 족으로부터 In, Ga 및 Al 중 1 이상, 및 ⅲ) VIA 족으로부터 S, Se 및 Te 중 1 이상을 포함한 화합물들은 태양전지 어플리케이션에 대한 큰 관심거리이다.
Cu(In,Ga,Al)(S,Se,Te)2 박막 태양전지와 같은 종래의 IBⅢAVIA 족 화합물 광전지의 구조체가 도 1에 도시되어 있다. 디바이스(10)는 유리판, 금속판, 절연 포일(insulating foil) 또는 웹(web), 또는 전도성 포일(conductive foil) 또는 웹과 같은 기판(11) 상에 제작되었다. Cu(In,Ga,Al)(S,Se,Te)2 계의 재료를 포함하는 흡수막(absorber film: 12)이, 기판(11) 상에 미리 증착되어 디바이스에 대한 전기 적 접촉부로서 작용하는 전도층(13) 위에 성장된다. Mo, Ta, W, Ti 및 스테인리스강 등을 포함한 다양한 전도층들이 도 1의 태양전지 구조체에 사용되었다. 기판 자체가 적절히 선택된 전도성 재료인 경우에는, 기판(11)이 디바이스에 대한 저항 접촉부(ohmic contact)로서 사용될 수 있기 때문에 전도층(13)을 사용하는 것이 불가능하다. 흡수막(12)이 성장된 이후에, CdS, ZnO 또는 CdS/ZnO 스택(stack)과 같은 투명층(transparent layer)이 흡수막 상에 형성된다. 투명층(14)을 통해 방사선(15)이 디바이스에 들어온다. 디바이스의 유효 직렬 저항(effective series resistance)을 감소시키도록 투명층(14) 위에 금속 그리드(metallic grid)(도시되지 않음)들이 증착될 수도 있다. 흡수막(12)의 바람직한 전기적 타입은 p-타입이며, 투명층(14)의 바람직한 전기적 타입은 n-타입이다. 하지만, n-타입 흡수막 및 p-타입 윈도우층(window layer)이 이용될 수도 있다. 도 1의 바람직한 디바이스 구조체는 "서브스트레이트-타입(substrate-type)" 구조체로 칭한다. 유리 또는 투명한 중합체 포일(polymeric foil)과 같은 투명한 수퍼스트레이트 상에 투명한 전도층을 증착한 후, Cu(In,Ga,Al)(S,Se,Te)2 흡수막을 증착하고, 마지막으로 전도층에 의해 디바이스에 대한 저항 접촉부를 형성함으로써 "수퍼스트레이트-타입(superstrate-type)"이 구성될 수도 있다. 이 수퍼스트레이트 구조체에서는, 광이 투명한 수퍼스트레이트 측면으로부터 디바이스에 들어온다. 도 1에 나타낸 디바이스의 다양한 층들을 제공하기 위해 다양한 방법들에 의해 증착되는 다양한 재료들이 사용될 수 있다.
IBⅢAVIA 족 화합물 흡수재를 채택한 박막 태양전지에서, 셀 효율성(cell efficiency)은 IB/ⅢA의 몰 비율(molar ratio)의 강한(strong) 함수이다. 1 이상의 ⅢA 족 재료들이 구성 내에 있는 경우, 이 ⅢA 요소들의 상대량 또는 몰 비율들이 특성에 영향을 준다. 예를 들어, Cu(In,Ga)(S,Se)2 흡수재층에 대해 디바이스의 효율성은 Cu/(In+Ga)의 몰 비율의 함수이다. 또한, 그 개방 회로 전압(open circuit voltage), 단락 회로 전류(short circuit current) 및 필 팩터(fill factor)와 같은 셀의 중요한 파라미터 중 일부는 ⅢA 요소들의 몰 비율, 즉 Ga/(Ga+In) 몰 비율에 따라 변한다. 일반적으로, 양호한 디바이스 성능에 대해 Cu/(In+Ga) 몰 비율은 약 1.0 또는 1.0 이하로 유지된다. 반면에, Ga/(Ga+In) 몰 비율이 증가함에 따라, 흡수재층의 광학 밴드갭(bandgap)이 증가하므로, 태양전지의 개방 회로 전압은 증가하는 한편, 단락 회로 전류는 전형적으로 감소할 수 있다. 박막 증착 공정이 IB/ⅢA의 몰 비율 및 구성 내의 ⅢA 족 성분들의 몰 비율들 모두를 제어할 능력을 갖는 것이 중요하다. 화학식은 흔히 Cu(In,Ga)(S,Se)2로 기록되지만, 화합물에 대한 더 정확한 공식은 Cu(In,Ga)(S,Se)k이고, 이때 k는 전형적으로 2에 가깝지만 정확히 2는 아닐 수 있다는 것을 유의하여야 한다. 간단하게, 계속 k의 값을 2로 사용할 것이다. 또한, 화학식에서 표기법 "Cu(X,Y)"는 (X = 0 % 및 Y = 100 %)부터 (X = 100 % 및 Y = 0 %)까지 X 및 Y의 모든 화학 구성들을 의미한다는 것을 유의하여야 한다. 예를 들어, Cu(In,Ga)는 CuIn부터 CuGa까지의 모든 구성들을 의미한다. 이와 유사하게, Cu(In,Ga)(S,Se)2는 0부터 1까지 변하는 Ga/(Ga+In) 몰 비율, 및 0부터 1 까지 변하는 Se/(Se+S) 몰 비율을 갖는 화합물들의 계 전부를 의미한다.
태양전지 제작을 위한 고-품질 Cu(In,Ga)Se2 막들을 산출하는 제 1 기술은, 진공 챔버(vacuum chamber) 내의 가열된 기판 상으로의 Cu, In, Ga 및 Se의 동시증착(co-evaporation)이었다. 하지만, 낮은 재료 사용 효율, 고가의 장비, 큰 영역 증착에 대한 어려움 및 비교적 낮은 스루풋이 동시증착 접근법의 상용화에 대한 문제가 된다.
태양전지 어플리케이션을 위한 Cu(In,Ga)(S,Se)2 타입 화합물 박막들을 성장하는 또 다른 기술은, Cu(In,Ga)(S,Se)2 재료의 금속 성분들이 기판 상에 먼저 증착된 후, 고온 어닐링(high temperature annealing) 공정으로 S 및/또는 Se와 반응시키는 2-단계 공정이다. 예를 들어, CuInSe2 성장에 대해 Cu 및 In의 얇은 층들이 먼저 기판 상에 증착된 후, 이 스택된 전구체 층(stacked precursor layer)이 높은 온도로 Se와 반응된다. 또한, 반응 대기(reaction atmosphere)가 황을 포함하는 경우, CuIn(S,Se)2 층이 성장될 수 있다. 전구체 층 내의 Ga의 추가, 즉 Cu/In/Ga 스택된 막 전구체의 사용은 Cu(In,Ga)(S,Se)2 흡수재의 성장을 허용한다.
종래 접근법에서는 전구체 스택들의 IB 족 및 ⅢA 족 성분들을 포함한 층들을 증착하기 위해 스퍼터링(sputtering) 및 증착 기술들이 사용되었다. 예를 들어, U.S. 제 4,798,660호에 설명된 바와 같이 CuInSe2 성장의 경우, Cu 및 In 층들이 기판 상에 연속적으로 스퍼터-증착된 후, 스택된 막은 전형적으로 약 30 분보다 긴 시간 동안 높은 온도로 Se를 포함한 가스 내에서 가열되었다. 더 최근의 U.S. 특허 제 6,048,442호는 금속 후면 전극층(metallic back electrode layer) 상에 Cu-Ga/In 스택을 형성하기 위해 Cu-Ga 합금층 및 In 층을 포함하는 스택된 전구체 막을 스퍼터-증착한 후, 흡수재층을 형성하도록 이 전구체 스택막을 Se 및 S 중 하나와 반응시키는 단계를 포함한 방법을 개시하였다. U.S. 특허 제 6,092,669호는 이러한 흡수재층을 생성하는 스퍼터링-기반 장비를 설명하였다. 이러한 기술들은 우수한 품질의 흡수재층 및 효율적인 태양전지들을 산출할 수 있지만, 그것들은 고가의 자본 장비 및 비교적 느린 생산율로 인해 어려움을 겪는다.
U.S. 특허 제 4,581,108호에 설명된 한가지 종래 방법은 금속 전구체 준비를 위해 저가의 전착(electrodeposition) 접근법을 이용한다. 이 방법에서는, 우선 Cu 층이 기판 상에 전착된다. 그 후, 이 뒤에 In 층의 전착 및 Se를 포함한 반응 대기 내에서의 증착된 Cu/In 스택의 가열이 이어진다. 사실상 저가이지만, 이 기술은 Mo 접촉층에 대해 불량한 부착을 갖는 CuInSe2 막을 산출한다는 것을 알았다. 출판물 "Low Cost Thin Film Chalcopyrite Solar Cells(18th IEEE Photovoltaic Specialists Conf.의 학회지, 1985, p.1429)"에서, Cu/In 및 Cu/In/Ga 층들의 전착 및 셀렌화(selenization)는 CIS 및 CIGS 성장에 대해 논증되었다. 한가지 문제점은 태양전지 처리시 화합물 막들의 필링(peeling)으로 확인되었다. 후에, 또 다른 참고 문헌 "Low Cost Methods for the Production of Semiconductor Films for CIS/CdS Solar Cells(Solar Cells, vol.21, p.65, 1987)"에서, 연구자들은 앞서 언 급된 방법에 의해 얻어진 Mo/CuInSe2 경계면(interface)의 단면을 연구하였고, CuInSe2가 Mo 접촉층에 대해 불량한 부착을 갖는다는 것을 알았다.
예를 들어, Cu(In,Ga)(S,Se)2 흡수막을 성장하는 2-단계 공정에서 사용된 특정 접근법에 상관없이, 금속 스택된 구조체를 형성하는 층들의 개별적인 두께들은 앞서 언급된 2 개의 몰 비율들, 즉 Cu/(In+Ga) 비율 및 Ga/(Ga+In) 비율이 진행내내 제어를 받아 큰 영역의 기판들 상에 유지될 수 있도록 제어될 필요가 있다. 금속 스택된 구조체들에서 달성된 몰 비율들은, 반응 온도가 약 600 ℃ 이하로 유지되는 경우, 일반적으로 반응 단계시 매크로 스케일로 유지된다. 그러므로, 반응 단계 이후에 얻어진 화합물 막 내의 전체 또는 평균 몰 비율들은 반응 단계 이전의 금속 스택된 구조체들 내의 평균 몰 비율들과 거의 같다. 종래 접근법에서는, 원하는 최종 몰 비율들에 대해 요구되는 모든 Cu, In 및/또는 Ga가 S 및/또는 Se와의 반응 단계 이전에 기판 상에 증착된다. 다시 말하면, Cu0.8In0.8Ga0.2Sex- 이때, x는 2에 가까움 -를 성장하기 위해, 예를 들어 종래 기술들은 스택의 Cu/(In+Ga) 몰 비율이 0.8이 되고 스택의 Ga/(Ga+In) 몰 비율이 0.2가 되도록, 전형적으로 Cu/In/Ga 스택, In/Cu/Ga 스택 또는 Cu-Ga/In 스택을 증착한다. 그 후, 이 금속 스택은 화합물을 형성하기 위해 고온으로 셀렌화된다. 이러한 접근법들과 연계된 한가지 문제점은, 이 전구체들이 비교적 두껍고(500 내지 1500 nm), 전형적으로 각각 약 156 ℃ 및 30℃의 저융해점(low melting point)들을 갖는 In 및 Ga의 ⅢB 족 성분들이 많다는 것이며, 이들은 다음에 설명될 마이크로-스케일의 불-균일성들을 야기한다.
도 2a 내지 도 2c는, 특히 1보다 작거나 같은 IB/ⅢA 몰 비율들을 갖는 금속 전구체 층들에 존재할 수 있는 마이크로-스케일의 불균일성들의 문제점을 설명한다. 도 2a는 개략적으로 기판 상에서 Cu/(In+Ga)=0.8 및 Ga/(Ga+In)=0.2의 예시적인 전체 몰 비율들을 갖는 예시적인 Cu/In/Ga 금속 스택을 나타낸다. 이 접근법에서는, 우선 접촉막(21)이 기판(20) 상에 증착되어 기저(base: 22)를 형성한다. 그 후, 접촉막(21) 위에 Cu 층(23)이 증착된다. Cu 층(23)의 두께는, 예를 들어 약 200 nm일 수 있다. 이 Cu 두께 및 앞서 언급된 원하는 몰 비율들은 약 440 nm 두께의 In 층 및 약 80 nm 두께의 Ga 층의 증착을 필요로 한다. 이 계산들은 Cu, In 및 Ga의 밀도가 각각 8.96 g/cc, 7.31 g/cc 및 5.91 g/cc이고, 원자량이 각각 63.54 g, 114.76 g 및 69.72 g이라고 가정하여 수행될 수 있다. Cu0 .8In0 .8Ga0 .2Se1 .9의 셀렌화된 화합물에 대해 5.75 g/cc의 밀도 값 및 306.66 g의 몰 량을 이용하면, 이 예시의 금속 전구체가 100 % 밀도를 가정하여 약 1880 nm 두께의 CIGS 층을 산출하는 것으로 계산된다. 박막 태양전지 어플리케이션들에 대한 CIGS 층들의 최적 두께는 500 내지 5000 nm의 범위, 바람직하게는 700 내지 2000 nm의 범위 내에 있으며, 재료 비용을 감소시키기 때문에 더 작은 두께인 것이 바람직하다.
도 2a를 다시 참조하면, 약 200 nm 두께의 Cu 층(23)의 증착 후에 공칭 440 nm 두께의 In 층(24) 및 공칭 80 nm 두께의 Ga 층(25)의 증착이 이어진다. 결과적인 금속 전구체 스택(26) 내의 Cu 층(23)은 매끄럽고 균일하게 도시되지만, In 및 Ga 층 표면들은 비-평탄하게 도시된다. 이 층들의 표면 형태들은 사용되는 증착 기 술들에 강력하게 의존하지만, 일반적으로 In 및 Ga와 같은 저-융해점-온도의 금속들은 박막 형태로 증착되는 경우, 특히 그것들이 차곡차곡 증착되는 경우에는 뭉치기(ball) 쉬운 것이 사실이다. (Ga+In) 혼합물의 융해 온도는 약 156 ℃인 In의 융해 온도보다 낮다는 것을 유의하여야 한다.
도 2a의 금속 전구체 층(26)은 포괄적 의미에서는, 또는 매크로 스케일로는 원하는 Cu/(In+Ga) 및 Ga/(Ga+In) 몰 비율들을 가질 수 있다. 하지만, 도 2a의 구역(27)을 확대하여 나타내는 도 2b에서 알 수 있는 바와 같이 마이크로 스케일에서는 상황이 꽤 다르다. "A" 지점 및 그 부근의 In 층 두께 "t1"가 "B" 지점의 In 층 두께 "t2"보다 훨씬 크기 때문에, 국부적인 Cu/(In+Ga) 비율이 "B" 지점 및 그 부근보다는 "A" 지점 및 그 부근에서 훨씬 작다. 또한, Ga/(Ga+In) 비율은 이 두 지점에서 다르며, 즉 A 지점에 비해 B 지점에서 더 높다. Se와의 반응 단계 이후에, 금속 성분들의 몰 비율들에서의 이 매크로-스케일의 불-균일성들이 대부분 화합물에 전달되어, 변화하는 Cu/(In+Ga) 및 Ga/(Ga+In) 비율들로 인해 평면내(in-plane) 구성의 변동들을 갖는 CIGS 층을 산출한다는 것을 이해하여야 한다. 이 상황은 도 2c에서 개략적으로 나타내며, 이는 도 2b의 전구체 스택을 Se와 반응시킴으로써 얻어진 화합물층(29)을 도시한다. 도 2c의 구역 R1은 대체로 도 2b의 A 지점 부근의 영역에 대응하고, 구역 R2는 대체로 도 2b의 B 지점 부근의 영역에 대응한다. 따라서, 구역 R1은 In이 풍부한 구역이고, 구역 R2는 Cu가 풍부한 구역이다. 이 구역들 사이의 경계들은 도 2c에 제안된 것처럼 정의되지 않을 수도 있다는 것을 유의하여야 한다. 경계들은 상기 지점을 설명하기에 적절한 것으로 도시된다. 심지어 실제 막들에서도, 이 구역들의 결정 구조체(crystalline structure)들이 다를 수 있다. Cu가 풍부한 구역들은, 셀렌화 이후에 각진 큰 입자(large faceted grain)의 셀렌화-Cu(Cu-selenide)들을 포함할 수 있는 반면, In 또는 Ga가 풍부한 구역들은 더 작은 입자들로 더 매끄러울 것이다. 태양전지가 도 2c의 화합물층(29) 상에 제작되는 경우, 높은 전도성 셀렌화-Cu 상(phase)들을 포함한 구리가 풍부한 구역(R2)은 디바이스를 가로질러 누전 전류를 증가시키고 그 전압 출력은 감소시키는 반면, In이 풍부한 구역(R1)은 그 직렬 저항을 증가시킬 것이다. 두 효과들은 극심한 경우, 태양전지 효율성을 저하시킬 것이다. 도 2a 내지 도 2c에 도시된 것과 같은 불-균일한 표면 형태들은 진행내내, 그리고 기판 전체에 걸쳐 변하기 때문에, 이 태양전지의 제조 공정에 있어서 반복성은 충분하지 않을 것이며, 높은 효율성의 큰 영역 다비아스 제작에 대한 산출량은 낮을 것이다. 최상의 태양전지 효율성들 및 높은 제조 산출량들에 위해서는, 매크로-스케일뿐만 아니라 마이크로-스케일 구성의 균일성을 갖는 화합물층들도 필요하다.
앞서 주어진 예시는 매끄러운 IB 족 층 상에 증착된 불-균일하거나 거친 ⅢA 족 층의 경우에 대한 마이크로-스케일의 불-균일성 문제점을 설명했음을 유의하여야 한다. 하지만, In 및 Ga 층들의 형태들이 그 증착된 상태 그대로(as-deposited state) 매끄러웠던 경우에도 유사한 문제점들이 발견된다. 그 이유는 In 및 Ga의 시작 형태가 매끄러웠더라도, Se와 같은 VIA 족 재료와의 반응 단계시, 전형적으로 350 ℃ 이상의 온도로 금속 전구체가 가열되기 때문이다. 가열 단계가 수행됨에 따라, In 및 Ga는 VIA 족 재료와 반응하기 이전에 약 30 ℃ 이상의 온도로 녹기 시작 하고, Cu 표면과 같이 그것들이 증착되는 기판을 탈-습윤(de-wet)한다. 이 탈-습윤 현상은 도 2b에 나타낸 것과 유사한 거친 형태들을 일으켜 "볼(ball)"들을 형성한다. 또한, 스택 내의 저-융해 상(In 및/또는 Ga)의 양이 증가되거나, In 및/또는 Ga 층들의 두께가 증가됨에 따라 볼링(balling)은 더 심하게 된다.
도 3a는 기저(22) 위에 증착된 예시적인 금속 전구체 스택(36)을 나타내며, 상기 기저(22)는 도 2a에서와 같이 기판(20) 및 접촉막(21)을 포함하고, 금속 전구체 스택(36)은 실질적으로 매끄러운 Cu 층(33), 실질적으로 매끄러운 In 층(34) 및 실질적으로 매끄러운 Ga 층(35)을 포함하며, 이는 증착시 냉각을 가해 기저를 실온 이하로 유지하는 바와 같은 소정 측정들을 수행함으로써 증착, 스퍼터링 또는 전착과 같은 다양한 박막 증착 기술들에 의해 기저(22) 상에 증착될 수 있다. 이 예시에서, 스택(36) 내의 개별적인 Cu, In 및 Ga 층들은 평탄한 표면 형태들을 갖는다. 도 3b는 이 전구체 스택이 예를 들어 160 ℃의 온도로 가열된 이후의 형태를 나타내며, 이는 Cu 층(33) 위에 놓인 (Ga+In) 구성의 융해 온도뿐만 아니라 In 융해 온도보다도 더 높다. 이 예시의 (Ga+In) 구성은 20% Ga 및 80% In이기 때문에, 융해 온도가 In-Ga 2원 상태도(binary phase diagram)에 따라 100 내지 120 ℃의 범위 내에 있게 된다. 도 3b의 (In+Ga) 층의 표면 형태는 매우 불-균일하며, 도 2a, 도 2b 및 도 2c를 참조하기 전에 설명된 전구체들을 이용하여 제작된 화합물층 내에 마이크로-스케일의 구성적 불-균일성을 일으킬 것이다. 도 3b의 Cu 층(33)과 (In+Ga) 층(36a) 사이의 경계면은 선명하게(sharp) 나타내어 있지만, 이 경계면은 실제로 가열 처리 단계의 온도에 따라 확산(diffuse)될 수 있다는 것을 유의하여야 한다.
마이크로-스케일의 불-균일성 문제점을 설명하는 한가지 접근법이 Wada 등에게 수여된 US 특허 제 5,567,469호에서 설명된다. 이 접근법에서는, 저-융해 상 또는 성분, 즉 인듐의 일부분이 산화물, 셀렌화물 및 황화물을 구성하는 그룹으로부터 선택된 화합물의 형태로 전구체 층 내에 도입된다. In의 이 화합물들은 매우 높은 융해점을 갖는다. 그러므로, VIA 족 성분(들)과의 반응 단계를 수행하기 위해 전구체가 가열되는 경우, 적어도 In의 일부는 고융해점 화합물의 형태이기 때문에 In의 융해 및 볼링이 감소된다.
앞선 설명은 종래의 2-단계 공정 접근법들에서 사용된 금속 전구체 층들 내의 마이크로-스케일의 구성적 불-균일성 문제점에 집중하였다. 또한, 저가의 전착 기술에 의해 얻어진 금속 전구체 층들에 대해 추가적인 중요한 문제점, 즉 부착이 확인되었다. 전착은 보다 낮은 비용이라는 점에서 사용하기에 유리하지만, 아래에서 설명될 IBⅢAVIA 족 화합물 막들의 제작을 위한 금속 IB 족 및 ⅢA 족 요소 스택들의 준비를 위해 종래의 전착 접근법들을 사용하는데에는 다른 제한 인자들이 존재한다.
Cu, In 및 Ga는 매우 다른 도금 전위(plating potential)를 갖는다. 수용액에서의 Cu/Cu2 +, In/In3 + 및 Ga/Ga3 + 금속/이온 커플들의 몰 표준 전극 전위들은 각각 약 +0.337 V, -0.342 V 및 -0.52 V이다. 이는 Cu가 낮은 음 전압들에서 도금될 수 있다는 것을 의미한다. 반면에, In 증착에 대해서는 큰 음 전압들이 필요하다. 심 지어 Ga 증착에 대해서도 큰 음 전압들이 요구된다. 그러므로, Cu, In 및 Ga를 포함한 스택을 형성하기 위해서는, 전형적으로 Cu가 먼저 증착된다. 그 후, 이 뒤에 In의 증착이 이어지고, 그 후 Ga의 증착이 이어진다. 그렇지 않은 경우에는, 한 종류를 전기도금하는 동안 증착이 수행되는 다른 종류들이 부분적으로 전해질로 분해(dissolve)될 수 있다. 예를 들어, Cu/Ga/In의 스택이 전착되는 경우, Ga 위에 In을 증착하는 동안 Ga 일부가 In 증착 용액으로 분해될 수 있다. 그 후, 이는 형성된 이후에 전구체 및 흡수재층 내의 Cu/(Ga+In) 및 Ga/(Ga+In) 몰 비율들에 걸쳐 불충분한 제어를 초래할 것이다. 이와 유사하게, In 층 위로의 Cu 층의 증착은 처리시 In 층으로부터 Cu 도금 전해질로의 In의 손실을 발생시킬 수 있다. 그러므로, 종래의 방법들은 그 순서대로 전기도금된 Cu/In/Ga 스택들을 채택하였다. 하지만, 셀렌화 이후에 이러한 스택들은 기저 또는 기판에 대해 불량한 부착을 갖는 화합물층들을 산출하였다. 또한, 도 3a 및 도 3b를 참조하여 설명된 바와 같은 구성의 마이크로-스케일 불-균일성들은 높은 효율성의 태양전지들의 제작에 적절한 고품질의 IBⅢAVIA 족 층들의 형성하게 하지 않는다. 부착 문제점들을 갖는 박막 증착 기술들은 전자 디바이스들, 특히 20년 넘는 수명을 가질 것으로 예상되는 태양전지의 제조에 대해 신뢰성있게 확대될 수 없다는 것을 이해하여야 한다.
앞선 간략한 리뷰가 설명한 바와 같이, 매크로-스케일뿐만 아니라 마이크로-스케일의 구성적 균일성들을 갖는 고-품질의 조밀하고 훌륭하게 부착하는 IBⅢAVIA 족 화합물 박막들을 형성하기 위해 저가의 증착 기술들을 개발할 필요성이 여전히 존재한다.
본 발명은, 상이한 실시예들에서 매크로-스케일뿐만 아니라 마이크로-스케일의 구성적 균일성들을 갖는 고-품질의 조밀하고 훌륭하게 부착하는 IBⅢAVIA 족 화합물 반도체 박막들을 형성하는 저가의 증착 기술들을 위해 제공되는 것이 유리하다.
일 실시예에서, 기저 상에 IBⅢAVIA 족 반도체층을 성장하는 방법이 제공된다. 상기 방법은 기저 상에 결정핵생성층(nucleation layer), 및 IB 족 재료 및 1 이상의 ⅢA 족 재료를 포함한 전구체 막을 증착시키는 단계를 포함한다.
바람직한 실시예에서, 상기 방법은 원하는 반도체층을 성장하기 위해 VIA 족 재료와 전구체 막을 반응시키는 단계를 더 포함한다.
또 다른 실시예에서, 기저 상에 IBⅢAVIA 족 반도체층을 성장하는 방법이 제공된다. 상기 방법은 기저 상에 결정핵생성층을 증착시키는 단계, 결정핵생성층에 걸쳐 IB 족 재료 및 1 이상의 ⅢA 족 재료를 포함한 전구체 막을 전기도금하는 단계, 및 전기도금된 전구체 막을 VIA 족 재료와 반응시키는 단계를 포함한다.
또 다른 실시예에서, 전구체 막이 증착되고 VIA 족 재료와 반응되기 이전에, 먼저 시드층이 기저 상에 증착된다.
다양한 다른 실시예들에서, 모듈들을 제작하기 위해 단일 기판 상에 IBⅢAVIA 족 화합물 태양전지들을 단일 집적하는(monolithically integrate) 상이한 접근법들이 설명된다.
당업자라면, 첨부된 도면들에 관한 본 발명의 특정 실시예들의 다음 설명에 따라, 본 발명의 이러한 실시형태와 다른 실시형태 및 특징들을 명백히 알게 될 것이다:
도 1은 IBⅢAVIA 족 흡수재층을 채택한 태양전지의 단면도;
도 2a는 "볼링"으로 인한 In 및 Ga 층들의 불-균일한 표면 형태를 예시하는, 기저 상에 증착된 종래의 Cu/In/Ga 금속 전구체 스택을 나타내는 도면;
도 2b는 도 2a에서의 부분(27)을 확대하여 나타내는 도면;
도 2c는 도 2b에 나타낸 금속 전구체 층을 VIA 족 재료와 반응시킴으로써 얻어지는, 마이크로-스케일의 구성적 불-균일성을 갖는 종래의 IBⅢAVIA 족 화합물 막을 나타내는 도면;
도 3a는 그 증착된 형태 그대로 균일한 표면 형태를 예시하는, 기저 상에 증착된 Cu/In/Ga 금속 전구체 스택을 나타내는 도면;
도 3b는 ⅢA 족 상들의 융해로 인한 불-균일한 표면 형태의 형성을 예시하는, 높은 온도로 가열된 이후의 도 3a의 금속 전구체를 나타내는 도면;
도 4는 Cu-In 2원 상태도;
도 5는 Cu-Ga 2원 상태도;
도 6은 본 발명의 바람직한 공정 순서를 나타내는 도면;
도 7은 Cu-Ga 합금 및 In 층들을 포함한 바람직한 전구체 스택을 나타내는 도면;
도 8a는 비-평탄한 표면 토포그래피(topography)를 갖는 제 1 금속 전구체 서브-층을 나타내는 도면;
도 8b는 평탄한 표면 토포그래피를 형성하는, 제 1 금속 서브-층의 비-평탄한 표면 상에 증착된 제 2 금속 서브-층을 나타내는 도면;
도 9는 다공성(porous)의 거친 전구체 막, 및 레벨링 방식으로 그 위에 증착되는 전기도금된 층을 포함한 평탄한 표면을 갖는 전체 전구체 층을 나타내는 도면;
도 10은 얇은 층들을 전기도금하고, 세정하며, 어닐링하는 장치를 나타내는 도면;
도 11a는 기저 상에 증착된 Cu 층을 나타내는 도면;
도 11b는 기저 상에 증착된 Cu/(Ga-베어링 막(bearing film)) 스택을 나타내는 도면;
도 11c는 도 11b의 스택을 반응시킴으로써 기저 상에 형성된 합금층을 나타내는 도면;
도 12a 내지 도 12e는 단일 집적 접근법의 단계들을 나타내는 도면;
도 13a 내지 13d는 접촉층 패드들 사이에서 높은 저항성을 얻는 공정 단계들을 나타내는 도면;
도 14a 내지 도 14c는 대안적인 단일 집적 기술의 몇몇 단계들을 나타내는 도면;
도 15a는 접촉층 패드들 위에 증착된 시드층 또는 결정핵생성층을 나타내는 도면;
도 15b는 도 15a의 구조체 상에 증착된 전구체 층을 나타내는 도면;
도 16은 접촉층 패드들 사이에 고저항성 재료가 형성되어 있는 구조체를 나타내는 도면;
도 17a 및 도 17b는 전구체 스택 구조체들을 나타내는 도면;
도 17c는 도 17a 및 도 17b의 전구체 구조체들을 이용하여 접촉층 패드들 위에 형성된 화합물층을 나타내는 도면; 및
도 18a 내지 도 18e는 단일 집적을 위한 처리 단계들을 나타내는 도면이다.
본 발명은 중요한 제조능력을 설명함으로써 종래 기술들의 결점들을 극복하고, 마이크로-스케일의 구성 제어 및 기판에 대한 반도체 흡수재 막들의 부착과 같은 이슈들을 야기한다. 또한, 그것은 박막 태양전지들을 저가로 제조할 수 있게 한다.
일 실시예에서, 금속 전구체 준비 단계는 저융해점 ⅢA 족 재료 상들에 의한 기판의 탈-습윤을 감소시키고 마이크로-스케일의 구성적 불-균일성을 감소시키기 위해, IB 족 재료들과 ⅢA 족 재료들 간의 더 긴밀(intimate)한 혼합 및 반응을 향상시키도록 2 이상의 서브-단계로 나누어진다. 도 6a 내지 도 6d에 나타낸 바와 같이, 이 금속 전구체 준비 접근법의 제 1 단계는 기저(22)에 걸친 제 1 층(60) 및 제 1 막(61)의 증착 또는 적용이다. 본 명세서에서는 층 및 막이라는 용어가 교환가능하게 사용되지만, 때때로 단어들을 구별하기 편리하도록 다른 전문용어가 단독으로 사용되며, 이러한 것으로서 해석되어야 한다. 이와 유사하게, 기판 상으로의 층들의 증착은 기판 상으로의 층들의 성장 또는 기판으로의 층들의 적용이라고도 언급된다. 기저(22)는 도 3a에 나타낸 기저와 유사할 수 있다는 것을 유의하여야 한다. 본 발명이 더 분명하게 설명될 수 있도록 도면을 간략화하기 위해 기저(22) 내의 층들은 도시되지 않는다.
도 6a를 다시 참조하면, 제 1 층(60)은 1 이상의 IB 족 재료를 포함하고, 제 1 막(61)은 1 이상의 ⅢA 족 재료를 포함한다. 도 6a에 나타낸 것이 제 1 층 및 제 1 막의 바람직한 증착 순서이지만, 이 순서를 바꾸는 것, 즉 기저(22) 상에 제 1 막(61)을 증착하고 제 1 막(61) 위에 제 1 층(60)을 증착하는 것도 가능하다. 제 1 층(60)에 대한 바람직한 두께는 10 내지 150 nm 범위 내에 있으며, 더 바람직하게는 50 내지 100 nm 범위 내에 있다. 제 1 막(61)에 대한 바람직한 두께는 20 내지 250 nm 범위 내에 있으며, 더 바람직하게는 100 내지 200 nm 범위 내에 있다. 도 6a에 나타낸 구조체는 제 1 처리 단계에서 제 1 층(60)과 제 1 막(61) 간의 혼합을 촉진하도록 처리된다. 제 1 처리 단계는 구조체의 가열, 마이크로파 처리(microwave treating), 레이저 처리 등을 포함할 수 있다. 상기 처리는 대기중에서, 진공에서, 예를 들어 수소 또는 일산화탄소를 포함한 환원성 대기(reducing atmosphere)에서, 또는 실질적으로 불활성 대기에서 50 내지 350 ℃의 범위, 바람직하게는 80 내지 200 ℃의 범위 내의 온도로, 레이저 처리의 경우에 대한 1 초부터 퍼니스 어닐링(furnace annealing)의 경우에 대한 30 분까지 변화하는 시간 주기 동안 수행될 수 있다. 처리는 5 내지 600 초의 주기 동안 수행되는 것이 바람직하며, 5 내지 300 초의 주기 동안 수행되는 것이 더 바람직하다. 제 1 처리 단계는 도 6b에 나타낸 바와 같이 기저(22) 상에 제 1 혼합층(62)을 생성한다. 혼합층(62)은 IBⅢA 족 고용체(solid solution)들 및/또는 합금들을 포함하며, 저온 융해 ⅢA 족 재료들을 포함한 제 1 막(61)이 얇기 때문에, 도 3b에 도시된 층에 비해 훨씬 매끄러운 표면 형태를 갖는다. 더 얇은 ⅢA 족 재료층을 이용하면, 표면장력이 낮아지므로 볼링 현상이 덜 심하다.
공정에서 다음 단계는 도 6c에 나타낸 바와 같이 혼합층(62) 상으로의 제 2 층(63) 및 제 2 막(64)의 증착이다. 제 2 층(63)은 1 이상의 IB 족 재료를 포함하고, 제 2 막(64)은 1 이상의 ⅢA 족 재료를 포함한다. 도 6c에 나타낸 것이 제 2 층 및 제 2 막의 바람직한 증착 또는 적용 순서이지만, 이 순서를 바꾸는 것, 즉 제 1 혼합층(62) 상에 제 2 막(64)을 증착하고 제 2 막(64) 위에 제 2 층(63)을 증착하는 것도 가능하다. 제 2 층(63)에 대한 바람직한 두께는 10 내지 150 nm 범위 내에 있으며, 더 바람직하게는 50 내지 100 nm 범위 내에 있다. 제 2 막(64)에 대한 바람직한 두께는 20 내지 250 nm 범위 내에 있으며, 더 바람직하게는 100 내지 200 nm 범위 내에 있다. 도 6c에 나타낸 구조체는 제 2 처리 단계에서 제 1 혼합층(62), 제 2 층(63) 및 제 2 막(64) 간의 혼합을 촉진하도록 처리된다. 제 2 처리 단계는 구조체의 가열, 마이크로파 처리, 레이저 처리 등을 포함할 수 있다. 상기 처리는 대기중에서, 진공에서, 환원성 대기에서 또는 실질적으로 불활성 대기에서 50 내지 350 ℃의 범위, 바람직하게는 80 내지 200 ℃의 범위 내의 온도로, 레이저 처리의 경우에 대한 1 초부터 퍼니스 어닐링의 경우에 대한 30 분까지 변화하는 시간 주기 동안 수행될 수 있다. 처리는 5 내지 600 초의 주기 동안 수행되는 것이 바람직하며, 3 내지 300 초의 주기 동안 수행되는 것이 더 바람직하다. 제 2 처리 단계는 도 6d에 나타낸 바와 같이 기저(22) 상에 제 2 혼합층(65)을 생성한다. 제 2 혼합층(65)은 IBⅢA 족 고용체들 및/또는 합금들을 포함하며, 실질적으로 평탄한 표면 형태 및 균일한 마이크로-스케일 구성을 갖는다.
앞서 설명된 증착 및 처리 단계들은 원하는 두께의 금속 전구체 및 마이크로-스케일의 구성적 균일성을 갖는 구성을 얻기 위해 여러 번, 바람직하게는 2 내지 5 번 반복될 수 있다는 것을 유의하여야 한다. 더 많은 단계가 사용되는 경우, 증착되거나 적용되는 층들의 개별적인 두께들이 감소되어, 표면 형태를 개선할 수 있다. 도 6d에 나타낸 바와 같이, IBⅢA 족 금속 전구체의 원하는 두께가 얻어진 이후에, 높은 밀도 및 훌륭한 마이크로-스케일의 구성적 균일성을 갖는 IBⅢAVIA 족 화합물층을 형성하기 위해 이 전구체가 1 이상의 VIA 족 재료와 반응될 수 있다. 다시 도 6c를 참조하여, 선택적으로 일단 이 도면의 구조체가 얻어지면, 구조체는 제 2 처리 단계를 수행하지 않고 VIA 족 재료와 반응될 수 있다. 이 방식으로, 훌륭한 마이크로-스케일의 구성적 균일성을 갖는 IBⅢAVIA 족 화합물층이 형성될 수도 있다. 다시 도 6a 내지 도 6c를 참조하면, 본 발명의 이 바람직한 실시예는 전구체 증착 공정을 다수 단계들로 나누고 혼합 또는 어닐링 단계들을 도입함으로써 금속 전구체의 표면 형태 및 마이크로-스케일의 구성적 균일성을 개선시킨다. 이 방식에서는, 개별적인 혼합층들이 얇기 때문에 그 불-균일성들이 최소화된다. 기저 상에 형성된 제 1 혼합층 내에 불-균일성들이 존재하더라도, 제 1 혼합층 상에 형성되는 다음 혼합층이 이 불-균일성들을 감소시킬 것이다.
이제 Cu0 .8In0 .8Ga0 .2Se1 .9 층을 형성하거나 성장하는 예시를 이용하여, 본 발명을 설명할 것이다.
제 1 예시 : Mo 코팅된 유리판이 기저로서 사용될 수 있다. Mo 층 위에 100 nm 두께의 Cu 층이 증착될 수 있다. 그 후, 220 nm 두께의 In 막 및 40 nm 두께의 Ga 층의 증착이 이어진다. Cu, In 및 Ga 간의 합금화를 향상시키기 위해, 스택은 5 내지 600 초 동안 80 내지 200 ℃의 온도로 어닐링된다. 그 후 합금층 위에, 100 nm의 Cu, 220 nm의 In 및 40 nm의 Ga가 증착되거나 적용된다. 전구체는 Cu0.8In0.8Ga0.2Se1.9 화합물을 형성하기 위해 셀렌화수소 가스 또는 셀레늄 증기와 같은 잘 알려진 접근법들에 의해 셀렌화된다. 5 분 내지 60 분의 시간 동안 금속 전구체 위에 Se를 증착하고 스택된 층을 가열, Se-함유 가스 또는 액체 대기에서 기판을 가열하는 등과 같은 다양한 다른 수단들에 의해 셀렌화가 수행될 수 있다는 것을 유의하여야 한다.
제 2 예시 : Mo 코팅된 유리판이 기저로서 사용될 수 있다. Mo 층 위에 100 nm 두께의 Cu 층이 증착될 수 있다. 그 후, 220 nm 두께의 In 막 및 40 nm 두께의 Ga 층의 증착이 이어진다. Cu, In 및 Ga 간의 합금화를 향상시키기 위해, 스택은 5 내지 600 초 동안 80 내지 200 ℃의 온도로 어닐링된다. 그 후 합금층 위에, 100 nm의 Cu, 220 nm의 In 및 40 nm의 Ga가 증착된다. 금속 전구체의 층들 간의 합금화를 더 촉진하기 위해, 5 내지 600 초 동안 80 내지 200 ℃에서 제 2 어닐링 단계가 적용된다. 그 후, 이에 따라 얻어진 전구체는 Cu0 .8In0 .8Ga0 .2Se1 .9 화합물을 형성하기 위해 셀렌화수소 가스 또는 셀레늄 증기와 같은 잘 알려진 접근법들에 의해 셀렌화된다. 5 분 내지 60 분의 시간 동안 금속 전구체 위에 Se를 증착하고 스택된 층을 가열, Se-함유 가스 또는 액체 대기에서 기판을 가열하는 등과 같은 다양한 다른 수단들에 의해 셀렌화가 수행될 수 있다는 것을 유의하여야 한다.
제 3 예시 : Cu, In 및 Ga 층들이 2 단계 대신에 4 단계로 증착될 수 있다는 것을 제외한 제 1 예시 또는 제 2 예시의 접근법들이 사용된다. 따라서, 각각의 증착 단계에 대한 Cu, In 및 Ga의 두께는 50 nm, 110 nm 및 20 nm로 각각 감소될 수 있다. (제 1 예시의 경우에 대한 최종층을 제외하고는) 바람직하게 2 내지 300 초의 감소된 시간 동안 각각의 증착 단계 이후에 층들을 열처리함으로써, 매끄럽고 구성적으로 균일한 금속 전구체가 얻어질 수 있다. 이 전구체의 셀렌화는 구성적으로 균일한 고품질의 Cu0 .8In0 .8Ga0 .2Se1 .9 화합물층을 산출한다.
본 발명의 또 다른 실시예에서, 금속 성분들 간의 혼합 및 합금화를 촉진하는 처리 단계 이후에 기저 상에 초기에 증착된 서브-층들이 상당한 양의 구분된 ⅢA 족 재료를 포함하지 않도록, 금속 전구체 준비 단계를 2 이상의 서브-단계로 나누고 서브-단계들에 의해 증착된 서브-층들의 구성을 선택함으로써, 증착된 막들의 형태가 더 개선되고 마이크로-스케일의 구성적 균일성이 더 향상된다. 이제 도 4 및 도 5에 나타낸 상태도를 이용함으로써, 이 접근법을 설명할 것이다.
도 4는 Cu11In9의 안정적인 합금 상의 위치를 포함하는 Cu-In에 대한 2원 상태도를 나타낸다(참고문헌: P.R.Subramanian 및 D.E.Laughlin, Bulletin of Alloy Phase Diagrams, vol.10, No.5, p.554, 1989). 이 도표로부터, 11/9(1.22) 보다 작은 Cu/In 비율을 갖는 막이 약 156 ℃ 이상으로 가열되는 경우, In이 풍부한 용액의 액체 상이 약 30 내지 37 %의 In을 갖는 Cu11In9의 Cu가 풍부한 상 및/또는 Cu가 풍부한 다른 Cu-In 합금 상들로부터 분리할 것을 알 수 있다. Cu/In 비율이 1.22 이상이지만 약 1.7 보다 작고 온도가 156 내지 310 ℃인 경우(도 4의 A 구역), Cu11In9의 고체 상들 및 약 37 %의 In에 대응하는 것들만이 균형 상태(equilibrium condition)로 막 내에 존재할 것이다. Cu/In 비율이 약 1.7 이상인 경우에는, Cu가 풍부한 고체 상들만이 약 550 ℃의 온도까지 균형 상태로 존재할 것이다.
이와 유사하게, 도 5의 Cu-Ga 2원 상태도(참고문헌: M.Hansen, Constitution of Binary Alloys, Mc.Graw Hill, 1958, p.583)로부터 2보다 큰 Ga/Cu 비율을 갖는 구성들이 30 ℃ 이상으로 가열되는 경우에 Ga가 풍부한 액체 상을 산출할 것을 알 수 있다. 상태도의 B 구역(약 40 내지 67 %의 Ga, 및 254 ℃까지의 온도)에는, 고체 상들만이 존재할 것이다. 약 40 %보다 작은 Ga 량에 대해서는, 단지 고체 상들만이 심지어 550 ℃ 이상의 고온에서 존재할 것이다.
본 발명의 실시예는 기저 상에 증착된 서브-층들의 IB/ⅢA 족 몰 비율들, 즉 Cu/In, Cu/Ga 또는 Cu/(In+Ga) 몰 비율들을 신중하게 선택함으로써, 공정의 혼합/합금화 단계시 액체 상 분리를 최소화한다. 이 방식으로, 저융해 상들에 의한 탈-습윤 및 볼링이 아래 주어진 예시에서 설명될 그로부터 발생하는 마이크로-스케일의 구성적 불-균일성들과 함께 최소화된다.
제 4 예시 : 다음 단계들을 수행함으로써 Mo 코팅된 유리 기저 상에 CuInSe2 층이 형성될 수 있다; a) 기저 상에 200 nm의 Cu를 증착하는 단계, b) Cu/In 몰 비율이 1.22가 되도록 Cu 위에 360 nm의 In을 증착하는 단계, c) 실질적으로 Cu11In9 고체 상을 포함한 합금층을 형성하기 위해, 바람직하게는 5 내지 600 초의 시간 주기 동안 156 내지 310 ℃ 범위의 온도로 스택을 처리하는 단계, d) 합금층 위에 80 nm의 In을 증착하는 단계, 및 e) 이전에 설명된 바와 같이 이에 따라 얻어진 금속 전구체를 셀렌화하는 단계. 최종 In 증착 이후에, 합금층과 최종 In 층 간의 혼합을 향상시키도록 약 2 내지 300 초 동안 100 내지 200 ℃에서와 같은 저온 어닐링 단계가 셀렌화 단계 이전에 수행될 수도 있다는 것을 유의하여야 한다.
제 5 예시 : 제 4 예시의 공정은, Cu/In 비율이 1.22 이상이지만 도 4의 A 구역 내에 있도록 단계 a) 및 b)에서 훨씬 더 많은 Cu(아니면, 더 적은 In)가 증착될 수 있는 방식으로 변화될 수 있다. 이 경우, 단계 c) 이후에 합금층은 Cu11In9 고체 상뿐만 아니라 A 구역의 왼쪽에 대한 37 % 이하의 In 량을 갖는 도 4에 나타낸 다른 고체 상들을 포함한다. 이 경우, 합금층의 더 높은 Cu/In 비율을 보상하기 위해 단계 d)에서 더 많은 In이 증착되어야 한다. 나머지 단계들은 제 4 예시에서 설명된 바와 유사할 것이다. 합금층 내의 Cu/In 비율은 약 37 % 이하의 In(A 구역의 왼쪽)에 대응하는 Cu 및In 층들의 두께를 선택함으로써 훨씬 더 높게 구성될 수 있다는 것을 유의하여야 한다. 이 경우, 처리 단계 c) 동안 탈-습윤 및 볼링을 야기하는 액체 상을 형성하지 않고 훨씬 더 높은 온도 범위(약 600 ℃까지)가 이용될 수 있다.
제 6 예시 : 다음 단계들을 수행함으로써 Mo 코팅된 유리 기저 상에 CuInSe2 층이 형성될 수 있다; a) 기저 상에 100 nm의 Cu를 증착하는 단계, b) Cu/In 몰 비율이 1.22가 되도록 Cu 위에 180 nm의 In을 증착하는 단계, c) 실질적으로 Cu11In9 고체 상을 포함한 합금층을 형성하기 위해, 바람직하게는 2 내지 300 초의 주기 동안 156 내지 310 ℃ 범위의 온도로 스택을 처리하는 단계, d) 단계 a), b) 및 c)를 반복하는 단계, e) 80 nm의 In을 증착하는 단계, 및 f) 이전에 설명된 바와 같이 이에 따라 얻어진 금속 전구체를 셀렌화하는 단계. 최종 In 증착 단계 이후에, 합금층과 최종 In 층 간의 혼합을 향상시키도록 약 2 내지 300 초 동안 100 내지 200 ℃에서와 같은 저온 어닐링 단계가 셀렌화 단계 이전에 수행될 수도 있다는 것을 유의하여야 한다.
제 7 예시 : 1.22 이상의 Cu/In 몰 비율들을 산출하도록 단계 a), b) 및 d)에서 Cu 및 In 막들의 두께가 조정되고, 1의 전체 Cu/In 비율을 산출하도록 단계 e)에서의 In 층의 두께가 조정된다는 것을 제외한 제 6 예시의 단계들을 수행함으로써 Mo 코팅된 유리 기저 상에 CuInSe2 층이 형성될 수 있다. 이 경우, 특히 합금층 내의 전체 In 량이 약 37 %보다 작은 경우에 처리 단계 c) 동안 2 내지 10 초의 훨씬 더 짧은 시간 주기 동안 약 600 ℃까지의 더 높은 온도들이 이용될 수 있다.
제 8 예시 : 다음 단계들을 수행함으로써 Mo 코팅된 유리 기저 상에 CuGaSe2 층이 형성될 수 있다; a) 기저 상에 200 nm의 Cu를 증착하는 단계, b) Cu/Ga 몰 비 율이 1.5가 되도록 264 nm의 Ga를 증착하는 단계, c) 도 5에서의 B 구역의 왼쪽에 대한 구성들을 갖는 실질적으로 Cu가 풍부한 고체 상들을 포함한 합금층을 형성하기 위해, 바람직하게는 5 내지 600 초의 주기 동안 30 내지 600 ℃ 범위의 온도로 스택을 처리하는 단계, d) 약 1의 전체 Cu/Ga 비율을 구성하도록 합금층 위에 약 66 nm의 Ga를 증착하는 단계, 및 e) 이전에 설명된 바와 같이 이에 따라 얻어진 금속 전구체를 셀렌화하는 단계. 최종 Ga 증착 단계 이후에, 합금층과 최종 Ga 층 간의 혼합을 향상시키도록 약 2 내지 300 초와 같은 짧은 주기 동안 저온(바람직하게는 254 ℃보다 작음) 어닐링이 셀렌화 단계 이전에 수행될 수도 있다는 것을 유의하여야 한다.
앞선 제 4 예시 내지 제 8 예시는 본 발명의 실시예를 CuInSe2 및 CuGaSe2 막 성장에 관하여 설명하였다. 당업자라면, 동일한 접근법들이 다양한 구성들의 Cu(In,Ga)Se2 또는 Cu(In,Ga)(SSe)2 층들의 성장에 대해, 그리고 일반적으로 많은 다른 IBⅢAVIA 족 화합물 층들의 성장에 대해 이용될 수 있다는 것을 인식할 것이다. 아래 예시에서 설명될 한가지 특정 실시예는, 제 1 처리 단계 이후에 저융해 상들이 없는 합금 구성을 산출하는 Cu 및 In 포함 층, 및 제 2 처리 단계 이후에 저융해 상들이 없는 합금 구성을 산출하는 Cu 및 Ga 포함 층을 증착하는 단계를 포함한다. 차곡차곡 형성되는 경우, 이 2 개의 층은 매크로뿐만 아니라 마이크로 스케일로 원하는 구성을 갖는 전체 금속 전구체를 형성한다.
제 9 예시 : 다음 단계들을 수행함으로써 Mo 코팅된 기판 상에 2에 가까운 k 를 갖는 Cu(In0 .69Ga0 .31)Sek 층이 형성될 수 있다; a) Mo 표면 상에 Cu 층을 증착하는 단계, b) Cu/In 몰 비율이 약 1.22가 되도록 Cu 층 상에 In 층을 증착하는 단계, c) 실질적으로 Cu11In9 고체 상을 포함한 합금층을 형성하기 위해, 5 내지 600 초의 주기 동안 높은 온도, 바람직하게는 156 내지 310 ℃ 범위의 온도로 스택을 처리하는 단계, d) 합금층 상에 Cu 층을 증착하는 단계, e) Cu/Ga 몰 비율이 약 0.5가 되도록 Cu 층 상에 Ga 층을 증착하는 단계, f) 실질적으로 CuGa2 고체 상을 포함한 제 2 합금층을 형성하기 위해, 5 내지 600 초의 주기 동안 높은 온도, 바람직하게는 30 내지 254 ℃ 범위의 온도로 스택을 처리하는 단계, 및 g) 이에 따라 얻어진 금속 전구체를 셀렌화하는 단계. 전체 화학량론(stoichiometry) 또는 구성을 조정하기 위해, 단계 a), b), d) 및 e)에서 증착된 Cu, In 및 Ga의 두께들이 조정될 수 있다는 것을 유의하여야 한다. 단계 a)의 Cu 두께, 단계 b)의 In 두께, 단계 d)의 Cu 두께, 및 단계 e)의 Ga 두께가 1 몰의 Cu11In9 및 2 몰의 CuGa2를 산출하도록 선택되는 경우, 금속 전구체의 전체 구성은 Cu11In9Cu2Ga4가 될 것이며, 이는 Cu13In9Ga4 또는 CuIn0 .69Ga0 .31과 균등하다. 셀렌화되면, 이는 화합물층에 1의 Cu/(In+Ga) 비율 및 0.31의 Ga/(Ga+In) 비율을 제공한다. 이는 높은 효율성의 태양전지 제작에 대해 바람직한 구성이다. 공정 순서에서 처리 단계 f)가 생략될 수 있다. 또한, 증착 순서가 변경될 수도 있다. 예를 들어, 단계 d), e) 및 f)가 먼저 수행될 수 있다. 그 후, 단계 a), b) 및 선택적으로 c)가 이어질 수 있다. 그 후, 단계 g)로서 전체 전 구체가 셀렌화될 수 있다. 증착 순서들은 In을 먼저 Cu를 나중에, 및/또는 Ga를 먼저 Cu를 나중에 증착하는 등으로써 더 변경될 수 있다. 이 예시에서 설명된 접근법은 약 254 ℃까지의 온도들에서 융해되지 않는 안정적인 고체 상들인 Cu-In 합금(Cu11In9) 및 Cu-Ga 합금(CuGa2)의 2 개의 합금 구성을 이용하므로, 균일한 IBⅢAVIA 족 화합물층들을 형성하도록 VIA 족 재료들과 반응될 수 있는 형태상으로 및 구성적으로 균일한 금속 전구체들을 산출한다는 점에서 유일하다. 그 점에서, 스퍼터링, 증착, 전착 등과 같은 여하한의 기술에 의해 앞서 언급된 예시적인 몰 비율들을 갖는 CuGa2/Cu11In9 스택 또는 Cu11In9/CuGa2 스택이 형성될 수 있으며, 그 후 우수한 품질의 화합물층을 형성하도록 Se 및/또는 S에 노출될 수 있다. 스택의 Cu11In9 와 CuGa2 층들 사이의 경계면은 매우 선명할 것이 예상되지 않는다는 것, 즉 공정시 2 개의 합금 상들 사이의 이 경계면에서 어느 정도의 반응 및 혼합이 예상된다는 것을 유의하여야 한다.
본 발명의 IB 족 및 ⅢA 족 재료들은 스퍼터링, 증착 또는 습식 무전해 증착(wet electroless deposition)과 같은 다양한 박막 증착 기술들에 의해 증착될 수 있다. 본 발명의 내용들을 구현하는 한가지 바람직한 방법은 저가의 전착 기술로, 이는 본 발명의 내용들에 따라 사용되는 경우에 이미 설명된 경계적 장점들을 넘어 기술적 장점들을 제공한다.
Cu(In,Ga)Se2 막 성장의 경우에 대해, Cu, In 및 Ga 층들이 제어된 두께들로 전착되며, 퍼니스 어닐링, 레이저, 마이크로파 또는 RTP(rapid thermal processing)을 채택하여 공정의 합금화 또는 혼합 단계들이 사용된다. Cu0.8In0.8Ga0.2Se1.9의 예시적인 구성을 갖는 Cu(In,Ga)Se2 막을 성장하는 전착의 사용을 증명하기 위해 아래에서 예시들이 주어질 것이다.
제 10 예시 : Mo 코팅된 기판이 기저로서 사용될 수 있다. Mo 층 위에 약 100 nm 두께의 Cu 층이 전착될 수 있다. 그 후, 약 220 nm 두께의 In 막 및 공칭 40 nm 두께의 Ga 층의 전착이 이어진다. Cu, In 및 Ga 간의 합금화를 향상시키기 위해, 스택은 바람직하게는 5 내지 600 초 동안 80 내지 200 ℃의 온도로 어닐링된다. 그 후 합금층 위에, 100 nm의 Cu, 220 nm의 In 및 40 nm의 Ga가 전착된다. 전구체는 Cu0 .8In0 .8Ga0 .2Se1 .9 화합물을 형성하기 위해, 5 분 내지 60 분의 시간 주기 동안 셀렌화수소 가스 또는 셀레늄 증기에서와 같은 잘 알려진 접근법들에 의해 셀렌화된다. 금속 전구체 위에 Se를 증착하고 스택된 층을 가열, Se-함유 가스 또는 액체 대기에서 기판을 가열하는 등과 같은 다양한 다른 수단들에 의해 셀렌화가 수행될 수 있다는 것을 유의하여야 한다.
제 11 예시 : Mo 코팅된 기판이 기판으로서 사용될 수 있다. Mo 층 위에 약 100 nm 두께의 Cu 층이 전착될 수 있다. 그 후, 약 220 nm 두께의 In 막 및 공칭 40 nm 두께의 Ga 층의 전착이 이어진다. Cu, In 및 Ga 간의 합금화를 향상시키기 위해, 스택은 바람직하게는 2 내지 300 초 동안 80 내지 200 ℃의 온도로 어닐링된다. 그 후 합금층 위에, 공칭 100 nm의 Cu, 공칭 220 nm의 In 및 약 40 nm의 Ga가 전착된다. 금속 전구체의 층들 간의 합금화를 더 촉진하기 위해, 바람직하게는 2 내지 300 초 동안 80 내지 200 ℃에서 제 2 어닐링 단계가 적용된다. 그 후, 이에 따라 얻어진 전구체는 Cu0 .8In0 .8Ga0 .2Se1 .9 화합물을 형성하기 위해 5 분 내지 60 분의 시간 주기 동안 셀렌화수소 가스 또는 셀레늄 증기에서와 같은 잘 알려진 접근법들에 의해 셀렌화된다. 금속 전구체 위에 Se를 증착하고 스택된 층을 가열, Se-함유 가스 또는 액체 대기에서 기판을 가열하는 등과 같은 다양한 다른 수단들에 의해 셀렌화가 수행될 수 있다는 것을 유의하여야 한다.
본 발명은 금속 성분들 Cu, In 및 Ga의 증착에 대해 저가의 전착 기술의 효율적인 사용을 허용할 유일한 능력들을 갖는다. 일반적으로, Cu, In 및 Ga는 매우 다른 도금 전위들을 갖는다. 그러므로, Cu, In 및 Ga를 포함한 금속 전구체 스택을 형성하기 위해, 전형적으로 Cu 층이 먼저 전기도금된다. 그 후, 모든 필요한 In의 증착이 이어진 후, 모든 필요한 Ga의 증착이 이어진다. 그렇지 않으면, 한 종류를 전기도금하는 동안, 증착이 수행되는 다른 종류들이 부분적으로 전해질로 분해되어 구조적 제어를 매우 불량하게 할 수 있다.
본 발명의 일 실시예에서, Cu 및 1 이상의 ⅢA 족 성분이 기저 상에 먼저 전착된다. 그 후, 1 이상의 IBⅢA 족 합금 및/또는 고용체의 합금화 및 형성을 촉진하기 위해 처리 단계가 사용된다. IBⅢA 족 합금 및/또는 고용체 내의 ⅢA 족 재료들의 도금 전위가 시프트되고, IBⅢA 족 합금 및/또는 고용체 막의 표면에서의 ⅢA 족 재료의 양도 감소된다. 이 인자들 모두, 실질적인 ⅢA 족 재료가 다음 단계의 도금 용액으로 풀어지지 않고 효율적으로 다음 스택을 전착하게 한다. 예를 들어, 다음과 같이 기저 상에 전구체 층이 형성될 수 있다. Cu 층이 먼저 기저 상에 전착된다. 이후에 Ga 층의 전착이 이어진다. 열처리와 같은 처리 단계가 Cu-Ga 합금층을 형성한다. Cu-Ga 층 위에는 In 층이 전착된다. Cu 층으로 Ga를 확산시키고, Cu-Ga 합금 구성 또는 고용체에서 Cu와 Ga를 화학적으로 묶음으로써, 합금 내의 Ga의 전극 전위가 순수 Ga의 전극 전위에 비해 시프트되므로, Cu-Ga 합금 위의 In의 전착이 In 도금 용액으로의 Ga의 큰 손실없이 달성된다. 또한, Cu-Ga 합금 또는 고용체 층의 표면 상의 Ga 량은 기저 상에 초기에 전기도금된 Cu/Ga 스택의 표면 상의 Ga 량보다 훨씬 더 적다. 그러므로, In 증착 단계시 가능한 제거를 위해 이 표면에서 이용가능한 Ga 량은 본 발명의 합금화 단계의 사용에 의해 과감하게 제거된다. 본 발명의 공정의 또 다른 장점은, 합금화 동안 Ga가 Cu로 확산하고, 및/또는 Cu가 Ga로 확산한다는 사실이다. Ga는 구성 제어를 절충하지 않고 금속 전구체 막과 기저의 경계면에 가까워지게 된다. Ga를 기저에 가깝게 하는 것은 셀렌화 및/또는 황화(sulfidation) 반응 단계들 이후에 기저에 대한 IBⅢAVIA 족 화합물층의 부착을 개선시킨다. 이 논증은 모든 Cu-In 합금들 및 Cu-Ga 합금들을 포함한 본 발명의 단계들을 통해 얻어진 모든 합금층들에 대해 이루어질 수 있다.
또한, 기저 상에 Cu-Ga 혼합 또는 합금층을 직접 도금함으로써 기저로의 개선된 부착이 얻어질 수도 있다. 본 발명의 바람직한 실시예에서, 도 7에 나타낸 도체(22) 상에 적절한 전해질로부터 Cu-Ga 합금층(25)이 전착된다. 기판(23)은 금속 또는 유리판, 또는 금속 또는 절연 포일과 같은 강성(rigid) 또는 연성(flexible) 도체 또는 절연체 재료일 수 있다. 금속 포일들은 Ti, 스테인리스강 또는 Mo 포일 들을 포함한다. 절연 포일들은 폴리이미드(polyimide) 및 운모(mica)와 같은 고온 재료들 및 및 폴리머(polymer)들로부터 구성된 것들을 포함한다. 도체(22)는 완전히 형성된 이후에 흡수재층에 대해 훌륭한 저항 접촉부를 구성하는 재료들을 포함한다. 이러한 저항 접촉부 재료들로는 Ti, Mo, W, Ta 및 그 질화물들을 포함한다. Cu-Ga 합금층(25)은 5 내지 50 원자(atomic) % Ga, 바람직하게는 10 내지 30 원자 % Ga를 포함할 수 있다. Cu-Ga 합금층(25)의 두께는 100 내지 500 nm 범위 내에 있을 수 있다. 전착은 Ga 및 Cu 이온들을 포함한 글리세린 기반(glycerine based) 전해질을 이용하여 수행될 수 있다. 갈륨 및 Cu 이온 소스들은 염화 갈륨 및 구리와 같은 금속염(metal salt)들일 수 있으며, 이는 시트르산(citric acid) 또는 타르타르산(tartaric acid)과 같은 약산(weak acid)의 도움으로 글리세린 용액으로 분해된다. 전착은 실온 또는 5 내지 15 ℃로 유지된 냉각한 전해질에서 수행될 수 있다. 도금 전류 밀도(plating current density)들은 0.5 내지 40 mA/㎠의 범위, 바람직하게는 1 내지 20 mA/㎠의 범위 내에 있을 수 있다. 증착된 막 내의 Ga/Cu 비율을 제어하기 위해, 전해질 내의 갈륨-대-Cu 비율이 0.5 내지 5의 범위 내에서 변화될 수 있다. 증착된 층들은 Cu9Ga4, Cu3Ga2 및 CuGa2와 같은 합금 종류들 중 1 이상을 포함할 수 있다. 바람직한 일 실시예에서, Cu-Ga 층은 Cu(1-x)Gax의 화학식에 의해 표현될 수 있는 고용체를 포함하며, 이때 x는 약 0.20보다 작거나 같다. 이 고용체 구성에서 갈륨은 Cu에 단단히 화합(bind)되며, 이는 본 발명에 개시된 공정의 안정성 및 반복성을 개선시킨다. Cu-Ga 합금층은 상당한 양의 자유(free) Ga 상 을 포함하지 않는다는 것이 중요하다. 이러한 상황을 회피하기 위해, 기저(24)(도 7) 상에 Cu-Ga 층을 증착시킨 이후에, Cu 및 Ga의 완전한 합금화를 보장하도록 적절한 시간 주기 동안 구조체가 어닐링될 수 있다. 예를 들어, 기저 상에 Cu-Ga 층을 전착한 이후에, 1 초 내지 15 분, 바람직하게는 5 초 내지 1 분의 주기 동안 "기저/Cu-Ga 층" 구조체가 50 내지 500 ℃의 온도 범위, 바람직하게는 100 내지 200 ℃의 온도 범위에서 어닐링될 수 있다. 어닐링은 퍼니스, 오븐 또는 신속한 열 어닐링 시스템을 이용하여 대기중, 진공, 불활성 가스 또는 환원성 대기에서 수행될 수 있다. 또한, 레이저 어닐링 또는 마이크로파 어닐링이 채택될 수도 있다. 레이저 어닐링에서, Cu-Ga 층은 합금화를 촉진하기 위해 수 초와 같은 짧은 시간 주기 동안 CO2 레이저, YAG 레이저 또는 Ar 레이저와 같은 큰 영역의 레이저 빔에 노출된다.
어닐링 이후에, Cu-Ga 합금층(25)이 완전히 형성되고, Cu-Ga 합금층(25) 위에 In 층(26)이 전착된다. 인듐 도금은 In-설파메이트(sulfamate) 전해질과 같은 확립된(well-established) 전해질들을 이용하여 수행될 수 있으며, 이는 미국의 Indium Corporation으로부터 상업적으로 이용가능하다. 도금 전류 밀도는 이 공정에 대해 10 내지 100 mA/㎠의 범위, 바람직하게는 20 내지 50 mA/㎠의 범위 내에 있을 수 있다. In 층의 두께는 Cu-Ga 합금층의 두께 및 원하는 Cu/(In+Ga) 및 Ga/(Ga+In) 몰 비율들에 따라 200 내지 1000 nm 범위 내에 있을 수 있다. 일단 도 7의 구조체가 얻어지면, 그것은 이전에 설명된 화합물층을 형성하기 위해 VIA 족 재료들과 반응될 수 있다.
마이크로-스케일 불-균일성들의 문제를 다시 언급하면, 전체 금속 전구체에 대해 실질적으로 평탄한 표면 토포그래피를 제공하는 방식으로 1 이상의 IB 족 재료를 포함한 제 1 금속 전구체 서브-층을 형성한 후, 제 1 서브-층 위에 ⅢA 족이 풍부한 제 2 금속 전구체 서브-층을 증착하는 것은 소정 장점들을 갖는다. 도 8a는 기판(80) 및 접촉막(81)을 포함한 기저(82) 상에 형성된 예시적인 제 1 금속 전구체 서브-층(83)을 나타낸다. 제 1 금속 전구체 서브-층은 두꺼운 구역들(84) 및 얇은 구역들(85)을 갖는 표면 토포그래피를 갖는다. 도 2b를 참조하여 이전에 설명된 바와 같이, 이러한 불-균일한 표면은, 특히 1 이상의 IB 족 재료를 포함한 막들 위에 ⅢA 족이 풍부한 막들이 증착되는 경우에 탈-습윤 또는 볼링 현상으로부터 발생할 수 있으며, 또는 도 3b에서 알 수 있는 바와 같이 IB 족 및 ⅢA 족 재료들을 포함한 금속 전구체들의 열처리에 대해 이러한 표면들이 형성될 수 있다. 서브-층(83)은 앞서 설명된 도 7의 Cu-Ga 층의 어닐링으로부터 발생할 수 있다. 서브-층의 평균 두께는 200 내지 2000 nm의 범위 내에 있을 수 있으며, 두께의 국부적인 변동은 평균 두께의 +/-70 %만큼 클 수 있다. 예를 들어, 600 nm의 평균 두께를 갖는 예시적인 서브-층은 180 nm만큼의 얇은 영역들 및 1020 nm만큼의 두꺼운 영역들을 가질 수 있다. 원인이 무엇이든지 이러한 불-균일성들은 그것들을 이용하여 얻어진 전구체 막들 및 화합물층들의 마이크로-스케일 구성 균일성에 악영향을 끼친다. 또한, 앞서 설명된 바와 같이 두꺼운 구역들(84)은 통상적으로 얇은 구역들(85)에 비해 저융해 ⅢA 족 재료들이 더 풍부하다. 이 문제점을 극복하기 위해, 도 8b는 표면 토포그래피를 레벨링하는 방식으로 제 1 서브-층(83) 위에 ⅢA 족이 풍부한 제 2 금속 전구체 서브-층(86)을 증착하는 공정 단계를 설명한다. 이 방식으로, 더 두꺼운 ⅢA 족이 풍부한 층은 제 1 서브-층(83)의 얇은 구역(85) 위에 증착되고, 더 얇은 ⅢA 족이 풍부한 층은 제 1 서브-층(83)의 두꺼운 구역(84) 위에 증착된다. 얇은 구역들 및 두꺼운 구역들이 ⅢA 족 재료가 부족하고 풍부했던 경우, 비교적 평탄한 ⅢA 족이 풍부한 층(86)이 마이크로-스케일의 구성 불-균일성들을 보상하고, 고품질의 IBⅢAVIA 족 화합물층을 형성하도록 VIA 족 재료들과 반응될 수 있는 구성적으로 및 구조적으로 더 균일한 전구체 스택(87)을 산출한다는 것을 알 수 있다.
전착 및 무전해 증착 기술들은 앞서 개시된 본 발명을 구현하는 유일한 품질들을 갖는 습식 처리 접근법들이다. 앞선 기술들에서 사용된 용액들 또는 전해질들은 거친 표면들 상에 "레벨링된" 증착물을 얻도록 공식화될 수 있다. 기판 상의 골(valley) 또는 낮은 표면들에서의 증착을 향상시키는 한편, 피크(peak) 또는 높은 지점들 상의 증착을 억제하기 위해, 이러한 전해질 내에서 다양한 유기 및 무기 첨가물들이 이용될 수 있다. 그러므로, ⅢA 족이 풍부한 서브-층이 예를 들어 도 8a의 제 1 금속 서브-층(83) 상에 전기도금되었던 경우, 도금은 얇은 구역들(85) 위에서는 향상되고, 두꺼운 구역들(84) 위에서는 억제되어, 도 8b에 나타낸 것과 매우 유사한 표면 프로파일을 갖는 ⅢA 족이 풍부한 금속 서브-층(86)을 산출하였을 것이다. 앞서 설명된 레벨링 효과를 달성하기 위해, 많은 다른 형태의 첨가물들이 전해질 또는 용액들 내에서 사용될 수 있다. 이는 티오유레아(thiourea), 폴리 에틸렌글리콜(polyethylene glycol), 폴리에틸렌설파이드(polyether sulfides), 메르캅토 화합물(mercapto compound), 쿠마린(coumarin), 방향족 술폰아미드(aromatic sulfonamide), 사카린(saccarin), 비스-소듐 술포프로필 디설파이드(bis-sodium sulfopropyl disulfide), 아민 또는 아미드 기능성기(amide functional group)를 갖는 고분자량 폴리머 등과 같은 화학 제품을 포함하는 촉진제(accelerator), 반응 억제제(inhibitor), 레벨링제(leveler), 계면 활성제(surfactant) 등을 포함한다. 전기도금 용액 내에서 이러한 첨가물들을 이용하여, 10 내지 100 nm만큼 작거나 훨씬 더 작은 폭들을 갖는 골들이 ⅢA 족이 풍부한 서브-층과 같은 전기도금된 재료로 채워지고 레벨링될 수 있다.
앞서 준비된 실질적인 금속 전구체 층에 걸친 ⅢA 족이 풍부한 표면 막의 전기도금 또는 무전해 도금은; i) IBⅢAVIA 족 층 및 태양전지 디바이스들의 형성 이후에 션팅(shunting) 및 디바이스 성능 감소를 야기할 과잉(excess) IB 족 재료들을 포함할 수 있는 여하한의 구역들의 구성을 커버(cover up)하고 조정하며, ⅱ) 증착된 CdS 층 또는 다른 접합 형성 재료에 의해 더 나은 품질의 접합이 형성될 수 있도록, VIA 족 재료들과의 반응 이후에 전체 전구체 층 및 화합물 막의 표면 형태를 평탄하게 하고, ⅲ) 이러한 화합물층들을 이용하여, 화합물 형성 이후에 더 나은 접합들이 제작될 수 있도록 전체 전구체 층의 표면층을 치밀화(densification)하는 장점들을 갖는다는 것을 유의하여야 한다. 이 장점들은 다른 기술들에 의해서도 증착되는 전구체 층들에 대한 문제점들을 정정하는데 적용가능하다. 이 경우, 앞서 형성된 전구체 층 상에 ⅢA 족이 풍부한 층을 적용시키는 전착 단계는 표면 형태를 개선시키고, 밀도를 증가시키며, 마이크로-스케일의 구성 균일성을 개선시키는 표면 처리 단계로 간주될 수 있다.
예를 들어, 도 9는 Cu, 또는 Cu-In, 또는 Cu-Ga, 또는 Cu-In-Ga 포함 나노 입자 잉크의 스프레잉(spraying) 또는 닥터-블레이딩(doctor-blading)과 같은 나노-입자 증착 접근법에 의해 기저(92) 상에 형성될 수 있는 금속 전구체 층(93)을 나타낸다. 이 경우의 나노 입자들은 200 nm보다 작은 크기일 수 있으며, 잉크를 형성하기 위해 잘 알려진 유기 계면활성제 및 분산제의 도움으로 물, 알코올 또는 에틸렌글리콜과 같은 용매 내에 분산될 수 있다. 입상(granular) 전구체 층(93)은 그 증착된 형태 그대로일 수 있으며, 또는 서로에 대해, 그리고 기저(92)의 접촉막(91)에 대해 나노입자들을 전체적으로 또는 부분적으로 녹이기(fuse) 위해, 100 내지 400 ℃와 같은 높은 온도로의 어닐링 단계와 같은 처리 단계를 거쳤을 수 있다. 대안적으로, 입상 전구체 층(93)은 일반적으로 여하한의 방법에 의해 준비된 불량한 표면 형태 및/또는 불량한 마이크로-스케일의 구성 균일성을 갖는 여하한의 실질적인 금속 전구체 층일 수 있다. 예를 들어, 전구체 층은 먼저 산화막을 형성하도록 기저 상에 Cu, In, 및 Ga를 포함한 산화물 입자들의 잉크를 증착시킨 후, 예를 들어 Cu, In 및 Ga를 포함한 90 몰 퍼센트 이상의 금속 성분들을 포함하는 실질적인 금속막을 얻도록 산화막을 환원함으로써 얻어질 수 있다. 이 도면으로부터 알 수 있는 바와 같이, 입상 전구체 층(93)의 최상면은 나노 입자들의 입상 성질, 또는 전구체 층을 형성하는데 사용된 열처리 또는 환원 단계들로 인해 거칠다. 많은 갭들이 존재하며, 이는 표면 또는 그 부근에서 마이크론 또는 서브-마이크론의 크기일 수 있다. 일 예시로서, 전구체 층은 200 내지 2000 nm의 두께를 가질 수 있으며, 그 표면 거칠기는 약 50 내지 500 nm 정도일 수 있다. 실질적으로 거칠기 및 다공도가 없는 표면(95)을 갖는 전체 전구체 층(96)을 형성하기 위해, 전구체 층의 거친 표면(93) 위에 ⅢA 족이 풍부한 층(94)이 전착된다. 예를 들어, 상기 표면(95)은 약 5 내지 10 nm 정도의 거칠기를 가질 수 있다. 이는 도금 용액이 도 8b에 관해 설명된 바와 같이 최소 캐버티(cavity) 또는 구멍(pore)으로 들어간 후, 그것들을 채울 수 있기 때문에 달성된다. 전구체 층(93)은 Cu가 풍부할 수 있으며, 즉 Cu/In 또는 Cu/Ga 또는 Cu/(In+Ga) 비율이 1보다 클 수 있다. 이 경우, ⅢA 족이 풍부한 층(94)은 In 및/또는 Ga를 포함할 수 있으며, 레벨링 또는 갭-필링 첨가물들을 포함한 전해질에 의해 도금될 수 있다. 또한, ⅢA 족이 풍부한 층은 In 및 Ga 층들과 같은 복수의 층들을 포함할 수도 있다. ⅢA 족이 풍부한 층의 두께는 전체 전구체 층(96)에 대해 원하는 전체 화학량론 또는 구성을 산출하도록 조정된다. 대안적으로, 전구체 층(93)은 1 또는 그보다 작은 Cu/In 또는 Cu/Ga 또는 Cu/(In+Ga) 비율을 가질 수 있다. 이 경우, ⅢA 족이 풍부한 층은 더 얇아야 할 것이다. 또한, 전구체 층(93)은 실질적으로 Cu 입자들로 구성될 수 있다. 이 경우에는, 원하는 Cu/In, Cu/Ga 또는 Cu/(In+Ga) 비율로 전체 구성을 조정하고, 동시에 1 이상의 VIA 족 재료와의 반응 이후에 고품질의 화합물 막을 형성하도록 구멍들을 채우고 전체 전구체 층의 표면을 레벨링하기 위해, In 및/또는 Ga가 이 거친 다공성 Cu 층 상에 전착된다.
본 발명의 앞서 설명된 처리 단계들 중 전착 단계들에 대해 사용될 수 있는 장치(40)의 개략도가 도 10에 도시되어 있다. 상기 장치는 Cu-Ga 및 In의 예시적인 전착을 수행함으로써 설명될 것이다. 당업자라면, 도 10의 장치의 일반적인 디자인이 본 발명의 모든 전기도금 관련 실시예들을 구현하는데 사용될 수 있다는 것을 분명히 알 것이다. 도 10의 장치(40)는 다수 스테이션을 포함한 인라인 시스템(in-line system)이다. 상기 장치(40)는 기판(40a)을 처리하며, 이는 연성 포일 또는 강성 판의 형태일 수 있다. 증착들은 기판(40a)의 한 단면 상에 미리 코팅되어 있는 도체(41) 상에 수행된다. 먼저, Cu-Ga 전기도금 스테이션(42a)에서 Cu-Ga 층이 도체(41) 상에 증착된다. 구리-Ga 전기도금 스테이션(42a)은 유입구(50)를 통해 전기도금 용액을 수용하고 개구부(opening: 51)를 통해 도체(41)의 표면 상으로 전기도금 용액을 전달하는 인클로저(enclosure: 52)를 갖는 전기도금 셀(electroplating cell: 45)을 포함한다. 전기도금 용액은 화살표(48)로 나타낸 방향으로 흐른다. 인클로저(52) 내로 양극(anode: 47)이 배치되며, 이는 폴리프로필렌과 같은 절연 재료로 구성된다. 양극(47)은 Pt 또는 Pt-코팅된 Ti와 같은 불활성 재료로 구성되거나, Cu 또는 Cu-Ga 합금 양극일 수 있다. 양극(47)은 도금 용액이 흐르게 하기 위해 그 안에 구멍 또는 홀들을 가질 수 있다. 도체(41)의 표면에 부드럽게 닿도록 전기적 접촉부들(46)이 제공된다. 공정이 인라인 모드로 수행되는 경우, Cu-Ga 층이 증착됨에 따라 기판(40a)은 "P" 방향으로 계속 이동한다는 것을 유의하여야 한다. 그러므로, 제 1 접촉부(46a)는 도금 이전의 도체(41)의 표면에 닿는 한편, 제 2 접촉부(46b)는 개구부(51)를 통해 도체(41) 상에 막 증착된 Cu-Ga 층의 표면에 닿는다. 그 점에서, 가볍게 닿는 스프링 장착 또는 롤러형 접촉부들을 이용함으로써 제 2 접촉부(46b)에 의한 Cu-Ga 표면의 스크래치(scratching)가 회피되어야 한다. 또한, 제 2 접촉부(46b)를 제거하여 접촉부들 중 한 세트(제 1 접촉부(46a))만을 이용하는 것도 가능하다. 도 4에는 2 개의 접촉부들이 개략적으로 도시되지만, 그것들이 개구부(51)에 의해 정의된 영역 외부에 있는 한, 여하한 개수의 접촉부가 사용될 수 있다는 것을 이해하여야 한다. 기판(40a)이 전도성인 경우에는, 전기적 접촉부들이 후표면(back surface: 40b) 상에 구성되어 증착된 층들을 스크래치하는 것에 대한 걱정을 없앨 수 있다.
전착시, 접촉부 및 그로 인한 기판의 전도성 표면이 더 음극(cathodic)이 되게 하도록 접촉부들(46)과 양극(47) 사이에 전압이 인가된다. 이는 기판의 전도성 표면 상에 증착이 발생하게 한다. 도금 용액은 개구부(51)를 통해 도체(41)의 표면 상으로 지향된 후, 수집되고 일신(refurbish)되어 재순환되도록 인클로저(52)의 외부를 향해 흐른다. 개구부(51)는 거의 직사각형인 슬릿 형태일 수 있다. 채택된 도금 전류 밀도, P 방향으로의 슬릿 폭, 및 이용되는 기판 이동 속도는 개구부(51) 위로 통과하는 기판의 일부분 상에 얻어지는 Cu-Ga 층의 두께를 결정한다. (P에 수직인 방향으로의) 슬릿의 길이는 상기 장치(40)의 스루풋, 및 얼마나 큰 기판이 처리되는지를 결정한다. 개구부(51) 또는 슬릿의 폭은 1 내지 10 cm 범위 내에 있을 수 있는 반면, 그 길이는 30 내지 120 cm의 범위 내에 있을 수 있다.
도체(41)의 표면이 Cu-Ga 층으로 코팅되면서, 그것은 Cu-Ga 층의 표면에서 여하한의 화학 잔여물을 씻어내고(rinse) 세정하는 린스/건조 스테이션(43)으로 이동한다. 린스 이후에, 그 위에 공기 또는 질소를 내뿜음으로써 건조될 수 있다. 린 스 및 건조 이후에는, Cu-Ga로 이미 코팅된 표면의 일부분이 어닐링 스테이션(44)으로 이동한다. 앞서 설명된 바와 같이, 어닐링 스테이션(44)의 사용은 선택적이지만, 훌륭한 구성 제어를 보장하기에 바람직하다. Cu-Ga 전기도금 스테이션(42a)에서 수행된 전착 단계가 완전히 합금되는 Cu-Ga 층을 산출하는 경우에는, 어닐링 단계(44)가 필요 없을 수 있다. 어닐링 단계(44)에서는, 새로 증착된 Cu-Ga 층이 열원(55)으로부터 발생한 열에 노출된다. 앞서 설명된 바와 같이, 열원(55)은 저항성 가열 요소(resistive heating element), 한 줄로 이어진 가열 램프, 레이저 빔 등일 수 있다. Cu와 Ga 간의 실질적인 합금화 및 Cu-Ga 합금층의 형성을 보장하기 위해, 어닐링 스테이션(44)에서 Cu-Ga 층이 어닐링된다. 일단 도체(41)의 표면 상에 Cu-Ga 합금층이 형성되면, 그것은 도 7 또는 도 8b에 나타낸 것과 같은 전구체 구조체를 얻기 위해 In 층의 증착을 위한 In 전기도금 스테이션(42b)으로 이동한다. 전기도금 스테이션은 Cu-Ga 전기도금 스테이션과 매우 유사하므로, 그 상세도는 도 10에 나타내지 않았다. 이 경우의 양극은 불활성 양극 또는 In 양극일 수 있다. 개구부의 폭 및 도금 전류 밀도는 원하는 In 층 두께 및 원하는 전체 Cu/(In+Ga) 및 Ga/(Ga+In) 비율들을 산출하도록 선택된다. 도 10의 장치(40)에 대한 바람직한 작동 모드는 "인라인"이기 때문에, P 방향으로의 기판(40a) 속도가 직렬 모드(serial mode)로 수행되는 모든 단계들에 대해 동일하다. 그러므로, 전기도금된 다양한 층들의 두께는 각각의 공정 스테이션에서 채택된 도금 전류 밀도에 의해 제어될 수 있다. 또한, 본 발명의 다양한 단계들은 별도의 장비로 수행될 수도 있다는 것을 이해하여야 한다. 예를 들어, Cu-Ga 전기도금 및 어닐링은 한 장치에서 수행되고, In 전기도금은 별도의 장치에서 수행될 수 있다. 도 10에는 4 개의 공정 스테이션이 도시되지만, 다수의 공정 스테이션이 도 10의 장치에 추가될 수 있다. 예를 들어, 스루풋을 증가시키기 위해 다수의 Cu-Ga 전기도금 스테이션들 및 In 전기도금 스테이션들, 및 어닐링 스테이션들이 채택될 수 있다. 도 6a 내지 도 6d를 통해 설명된 본 발명들을 구현하기 위해서는, 도 10에 나타낸 2 이상의 유닛이 직렬로 추가될 수 있다. 심지어, 나중에 설명될 화합물층들을 형성하도록 VIA 족 재료들과 새로 증착된 Cu-Ga/In 전구체 스택들을 반응시키기 위해 단부에 셀렌화/황화 스테이션들이 추가될 수도 있다.
본 발명의 또 다른 바람직한 실시예에서, Cu-Ga 합금층은 Ga-베어링 층과 Cu 층을 반응시킴으로써 형성된다. 도 11a는 Cu 층(300)으로 코팅된 기저(240)를 나타낸다. Cu 층(300)은 전착을 통해 도체(220) 상에 증착되는 것이 바람직하지만, 다른 잘 알려진 막 증착 기술들이 사용될 수도 있다. Cu 층(300)의 증착 이후에, 도 11b에 나타낸 바와 같이 Cu 층(300) 위에 Ga-베어링 층(310)이 증착된다. Ga-베어링 층은 Ga 층인 것이 바람직하지만, Ga-In 합금을 포함할 수도 있다. Ga-베어링 층은 전기도금을 이용하여 증착되는 것이 바람직하지만, 다른 박막 증착 기술들이 사용될 수도 있다. Ga 및 Ga-In 합금들은 156 ℃보다 작은 온도에서 융해되기 때문에, 이 재료들의 증착에 대해서는 멜트 스프레잉(melt spraying) 및 디핑(dipping)과 같은 기술들이 이용될 수도 있다. 디핑 기술들에서, 기판은 Ga 또는 Ga 및 In의 융해물(melt)일 수 있는 융해물 내로 담가지고 그로부터 끌어올려진다. 이 경우, 전착된 Cu 층(300)으로부터 융해물 내로의 Cu의 리칭(leaching)을 회피하기 위해, 융해물 내에 소량의 Cu(1 내지 10%)가 포함될 수도 있다. 일단 도 11b에 나타낸 바와 같이 Cu 층(300) 및 Ga-베어링 층(310)의 스택이 형성되면, 도 11c에 나타낸 Cu-Ga 합금층(320)을 형성하기 위해 앞서 설명된 바와 같이 스택이 어닐링된다. 또한, Ga-베어링 층(310)이 In을 포함하는 경우, Cu-Ga 합금층은 기본적인(elemental) In 또는 Cu-In 합금 또는 In-Ga 합금의 형태로 약간의 In을 포함할 수 있다. Ga-베어링 층 내에서의 In의 원자 %는 0 내지 20 %의 범위 내에 있는 것이 바람직하다. 따라서, Ga-베어링 층의 융해점은 30 ℃ 이하인 것이 바람직하다. 어닐링 단계 및 Cu-Ga 합금층(320)의 형성 이후, 도 7에서와 유사한 구조체를 얻기 위해 Cu-Ga 층 위에, 바람직하게는 전착에 의해 In 층이 증착된다. 저가의 큰 영역 증착 접근법들을 이용하는 본 발명의 바람직한 공정 흐름은; a) 기저 상으로의 Cu 층의 전착, b) Cu 층에 걸친 Ga 층의 전착, c) Cu-Ga 합금층을 형성하기 위한 Cu/Ga 스택의 어닐링, 및 d) 도 7에 나타낸 전구체 층을 형성하기 위한 Cu-Ga 합금층에 걸친 In 층의 전착이다. 이 공정 단계들을 수행하기 위해 도 10의 장치가 쉽게 구성될 수 있다. 레벨링 능력을 갖는 전해질로부터의 In의 전착은, 도 8a 및 도 8b와 관련하여 앞서 설명된 바와 같이 Cu-Ga 합금층에 존재할 수 있는 여하한의 거칠기 및 마이크로-스케일의 구성 불-균일성 문제들에 대처할 수 있다.
VIA 족 재료들과 금속 전구체들의 반응은 다양한 방식으로 달성될 수 있다. 일 실시예에서, 전구체 층은 고온에서 VIA 족 증기에 노출된다. 이 기술들은 본 발명의 분야에서 잘 알려져 있으며, 고체 Se, 고체 S, 고체 Te, H2Se 가스, H2S 가스 등과 같은 소스들에 의해 제공되는 Se 증기, S 증기, 및 Te 증기 중 1 이상이 있는 상태에서 5 분 내지 1 시간 범위의 주기 동안 350 내지 600 ℃의 온도 범위로 전구체 층을 가열하는 단계를 수반한다. 또 다른 실시예에서, 전구체 층 상에 VIA 족 재료들의 한 층 또는 다층이 증착된 후, 스택된 층들이 퍼니스 또는 신속한 열 어닐링 퍼니스 등 내에서 가열된다. VIA 족 재료들은 전구체 층 상에 증착, 스퍼터링 또는 도금될 수 있다. 대안적으로, VIA 족 나노 입자들을 포함한 잉크가 준비될 수 있으며, VIA 족 나노 입자들을 포함하는 VIA 족 재료층을 형성하기 위해 이 잉크들이 전구체 층들 상에 증착될 수 있다. 이러한 층들을 증착하기 위해 디핑, 스프레잉, 닥터-블레이딩 또는 잉크 라이팅(ink writing) 기술들이 채택될 수 있다. 반응은 고온에서, 온도에 따라 1 분 내지 30 분 범위의 시간 동안 수행될 수 있다. 반응의 결과로서, 전구체로부터 IBⅢAVIA 족 화합물이 형성된다. 전 공정을 인라인으로 수행하기 위해 도 10의 장치에 반응 챔버들이 추가될 수 있다는 것을 유의하여야 한다.
전착 및/또는 무전해 증착 기술에 관한 본 발명의 모든 실시예들은 앞서 언급된 레벨링 첨가물들을 갖는 용액들로 수행될 수 있다. Cu 및/또는 In 및/또는 Ga를 포함한 층들의 무전해 또는 전착에 의해 얻어진 증착물들을 효과적으로 레벨링하는데 사용될 수 있는 다른 특징들이 있다. 이 접근법들 중 하나는 점성(viscous) 전해질의 사용이다. 이 경우, Rohm and Haas와 같은 회사들로부터 이용가능한 농축제(thickening agent)들과 같은 첨가물을 이용하여 전해질의 점성이 증가된다. 이러한 용액들 또는 전해질들은 물의 1.10 배 이상의 점성들을 갖는다. 이러한 전해 질들의 점성은 20 ℃ 이하로 온도를 낮춤으로써 더 조정될 수 있다. 또한, 도금 용액들의 온도를 낮추는 것은 Ga 융해 및 마이크로 스케일 불-균일성의 가능성을 최소화한다. 본 발명의 Cu 및/또는 In 및/또는 Ga를 포함하는 증착한 층들을 효과적으로 레벨링하는 또 다른 접근법은 증착한 막의 표면을 브러쉬(brush)하는 브러쉬의 사용이다. 브러쉬는 도 10에 나타낸 장치 또는 사용될 수 있는 여하한의 다른 장치의 노즐에 장착될 수 있는 부드러운 직물, 기모 폴리에스테르(napped polyester) 또는 폴리프로 피스(polypro piece) 등일 수 있다. 브러쉬 도금에서는, 증착한 막의 표면 상의 확산 층이 브러쉬의 스위핑(sweeping) 동작으로 인해 최소화되며, 이에 따라 증착률이 증가한다. 추가적으로, 선택된 브러쉬의 굳기(hardness)에 따라 증착한 막의 표면이 버프(buff)되고 매우 레벨링될 수 있으며, 광택이 나는 막(shiny film)들이 얻어질 수 있다. 브러쉬 도금에 의해 Ga 또는 Ga-In 포함 층들을 증착하는 경우에는, 약 15 ℃의 융해점을 갖는 약 15 % In의 In-Ga 공융(eutectic) 구성과 같은 저융해 구성들의 여하한의 융해 및 스미어링(smearing)을 회피하기 위해, 전해질 온도를 20 ℃ 이하로, 바람직하게는 15 ℃ 이하로 감소시키는 것이 바람직하다. 특히, Cu-Ga, Cu-In 및 In-Ga 합금 및 혼합 막들의 증착에 대해, 증착한 종류의 증착 전위들이 서로 다른 경우에는, 브러쉬 도금 및/또는 점성 또는 겔(gel) 전해질들의 사용, 및/또는 저온 처리가 증착한 재료의 구성 제어를 개선시킨다. 또한, 무전해 증착 또는 전착시 효율적인 물질 전달(mass transfer)을 위해 전해질들 내의 음향(acoustic) 또는 메가소닉 교반(megasonic agitation)이 사용될 수 있다.
앞선 내용들에서는, 2-단계 또는 다-단계 공정들에 의해 성장되는 Cu(In,Ga)(S,Se)2 박막들 내에 형성될 수 있는 마이크로-스케일의 불-균일성들을 설명하는 다양한 접근법들이 설명되었다. 이러한 불-균일성들의 형성에서 중요한 역할을 하는 한가지 다른 인자는 저항 접촉부 재료와 그 위에 증착된 전구체 층 간의 불량한 부착이다. 예를 들어, 도 1의 태양전지 구조에서 가장 통상적으로 사용되는 저항 접촉부 재료들은 Mo이다. (Cu 및/또는 In 및/또는 Ga와 같은) 금속 또는 거의 금속인 전구체 층이 Mo 막 위에 증착되는 경우, Mo 상의 산화층의 존재 및/또는 Mo의 불활성 때문에 부착은 일반적으로 불량하다. 불량한 부착은 앞서 설명되었던 탈-습윤 및 볼링의 문제점들을 악화시킨다. 이 문제점은 접촉층(즉, 도 1의 전도층(13)) 위에, 더 나은 결정핵생성 및 그 결과 더 나은 부착을 허용하는 결정핵생성막을 증착시킴으로써 해결될 수 있다. 결정핵생성층들은 로듐(Rhodium), 루테늄(Ruthenium), 팔라듐(Palladium) 및 오스뮴(Osmium)을 포함한다. 예를 들어, 구리는 Mo, Ti 또는 Ta 층보다 Ru 층 상에 훨씬 더 훌륭하게 결정핵을 생성한다. 명확하게는, 습식 증착된, 즉 전기도금되거나 무전해 도금된 구리에 대하여, 결정핵생성층들의 사용을 통해 기저에 대한 부착이 매우 개선될 수 있다. 그러므로, 디바이스 구조체를 처리하는데 있어서, 먼저 Mo와 같은 접촉층이 기판 상에 증착된다. 그 후, Ru와 같은 결정핵생성층이 증착된다. 그 후, Cu 및/또는 In 및/또는 Ga 및 선택적으로는 Se를 포함한 전구체 층의 증착이 이어진다. 그 후, Cu(In,Ga)(S,Se)2 화합물층의 형성을 위한 반응이 수행된다. 결정핵생성층은 1 내지 20 nm, 바람직하 게는 2 내지 6 nm의 두께를 가질 수 있으며, 무전해 증착, 전기도금, 원자층 증착, CVD, MOCVD 및 PVD 등과 같은 기술들에 의해 증착될 수 있다. 비용 감소를 위해서는 얇은 결정핵생성층들이 바람직하다.
전기도금 또는 무전해 도금과 같은 습식 공정을 통해 전구체 막을 증착시키는 경우에 대해, 결정핵생성층 대신에 도는 그 최상부 상에 시드층이 사용될 수 있다. 예를 들어, Mo 층과 같은 접촉층 위에 Cu/In/Ga 스택 또는 Cu-Ga/In 스택이 전기도금되거나 무전해 도금되는 경우, 먼저 Mo 층 또는 Mo/결정핵생성층 스택 위에 시드층이 증착될 수 있다. 그때, 시드층은 전기도금된 금속이 잘 접착하는 부착/결정핵생성층으로서 작용한다. 시드층은 Cu 층 또는 Cu를 포함하는 층일 수 있다. 예를 들어, 2 내지 100 nm 두께의 스퍼터링, CVD 증착 또는 ALD 증착된 Cu 막은, Cu, In 및 Ga 중 1 이상을 포함한 전구체들이 훌륭한 부착 및 형태로 증착될 수 있는 효율적인 시드층으로서 작용한다. 또한, 앞서 설명된 시드층들은 전착과 다른 기술들에 의해 증착되는 Cu(In,Ga)(S,Se)2 층의 부착 및 균일성도 개선시킨다.
부착을 개선하고 탈-습윤 또는 볼링 효과들로 인한 불-균일성들을 감소시키거나 제거하는 한가지 유일한 형태의 시드층은 폴리머 재료를 포함한 시드층이다. 이 접근법에서는, 작은 비율의 폴리머 재료와 함께 Mo와 같은 접촉부 재료 위에 Cu와 같은 전도성 시드층 재료가 증착된다. 폴리머의 비율은 1 부피 %, 바람직하게는 0.1 부피 %보다 작을 수 있다. 이러한 막 또는 코팅을 얻는 한가지 방법은 2 내지 20 nm의 두께로 균일한 전도성 코팅들을 산출하는 전기융합(electrografting)이다. 전기융합된 층들에서의 전도성 재료는 다양한 금속들로부터 선택될 수 있다. 하지만, 본 출원에 대해서는 전도성 재료가 Cu(In,Ga)(S,Se)2 화합물과 융화(compatible)할 수 있는 그룹, 예를 들어 Cu, In, Ga, Te, Se, Co, Mo, Ni, C, Ru, Pd 등으로부터 선택될 수 있다. 바람직한 전도성 재료는 Cu이다. 전기융합은 통상적으로 전도성 기판들 상에 폴리머 재료들 또는 폴리머 재료들과 함께 전기적 전도성 입자들을 증착시키는데 사용된다(예를 들어, U.S. 특허 제 6,375,821호 참조). 전기융합 용액 내로 구리 이온들을 포함시킴으로써, 0.1 %보다 작은 폴리머 량을 갖는 연속적인 구리 층들이 얻어질 수 있다. 그 후, 음극 증착을 이용하여 폴리머와 함께 접촉층 상에 구리가 증착되어, Mo 층과 같은 접촉층에 대해 매우 훌륭한 부착을 갖는 얇은 시드층을 형성한다. 이 시드층 위에 Cu를 포함한 전구체가 전착되거나 무전해 증착되는 경우에는, 부착 및 습윤(wetting)도 훌륭하다. 폴리머 재료는 고온 어닐링 또는 반응이 수행되는 경우에 재료를 탈착(desorb)하여 남길 수 있으며, 또는 접촉층 경계면에 남아있을 수 있다. 이는, 상기 접촉 경계면이 Cu(In,Ga)(S,Se)2/투명층 경계면에 가까운 디바이스의 능동 접합과 거리가 멀기 때문에 태양전지들의 효율성을 방해하지 않는다.
태양전지들은 본 발명의 분야에서 잘 알려져 있는 재료들 및 방법들을 이용하여 본 발명의 화합물층들 상에 제작될 수 있다. 예를 들어, 얇은(0.1 마이크론보다 작은) CdS 층이 화학 디핑 방법을 이용하여 화합물층의 표면 상에 증착될 수 있다. CdS 층 위에는 MOCVD 또는 스퍼터링 기술들을 이용하여 ZnO의 투명창이 증착될 수 있다. 태양전지를 완성하기 위해, ZnO 위에 금속 핑거 패턴(metallic finger pattern)이 선택적으로 증착된다.
일단 태양전지들이 제작되면, 그것들은 원하는 전압 및 전류 정격들을 갖는 모듈들을 제작하도록 상호연결된다. 상호연결은 전압 출력을 증가시키도록 하나의 태양전지의 음단자를 다음 태양전지의 양단자에 연결(직렬 연결)하고, 전류 출력을 증가시키도록 서로 같은 단자들을 연결(병렬 연결)하는 전선 또는 리본을 이용하여 외부에서 행해질 수 있다. 대안적으로, 박막 태양전지들에서 모듈 구조체들을 제작하기 위해 단일 집적 접근법이 사용될 수 있다. 도 12a 내지 도 12e는 단일 집적 기술을 나타낸다. 도 12a는 기판(400), 및 접촉층(401) 또는 전도층을 포함한 기저를 나타낸다. 기판(400)은 절연성이며, 또는 접촉층이 증착되는 최상면에 절연층과 같은 절연부를 포함한다. 앞서 설명된 바와 같이, 접촉층은 완성된 디바이스에 저항 접촉부를 형성한다. 그때, 접촉층(401)은 에칭, 레이저 스크라이빙(laser scribing), 기계적 스크라이빙 등을 이용하여 스크라이빙되어, 접촉층 패드(401a)를 격리시키는 격리 갭들 또는 스크라이브 라인들(402)을 형성한다(도 12b 참조). Cu(In,Ga)(S,Se)2 화합물층(403)이 접촉층 패드들(401a) 위에 증착(도 12c)된 후, 다시 스크라이빙되어 도 12d에 나타낸 화합물층 고립부(island)들(403a)을 형성하도록 화합물층(403)에 개구부(404)들을 형성한다. 화합물층 고립부들(403a) 위에 ZnO 층 또는 CdS/ZnO 스택과 같은 투명층(405)이 증착되며, 개구부들(404)을 통해 접촉층 패드들(401a)과 물리적 및 전기적 접촉부를 확립한다. 최종 단계는 도 12e 에 도시되어 있으며, 이는 투명층(405) 내에 절단부(cut: 406)들을 형성하여 투명층 스트립(strip)들(405a)을 형성하는 단계를 수반한다. 절단부들(406)은 화합물층 고립부들(403a)로 연장되어, 심지어 통과될 수도 있다. 도 12의 집적 방식은 각 셀의 양단자(접촉층 패드(401a))를 인접한 셀의 음단자(투명층 스트립(405a))에 상호연결한다. 이 방식으로, 직렬 연결 및 전압 추가가 달성된다.
도 12e의 집적 구조체는 접촉층 패드들(401a) 사이의 스크라이브 라인들(402)을 통해 누전 경로(leakage path)를 갖는다. 이는 스크라이브 라인들(402)에 의해 정의된 갭이 그 구성, 특히 Cu/(In+Ga) 비율에 따라 높거나 낮은 저항성을 가질 수 있는 Cu(In,Ga)(S,Se)2 화합물로 채워지기 때문이다. 그 결과, Cu/(In+Ga) 비율이 증가함에 따라 접촉층 패드들 간의 누전이 증가하여 디바이스 효율성을 감소시키게 된다.
이 문제점을 설명하기 위해, 도 13a에 나타낸 바와 같이 접촉층 패드들(401a) 사이에 반응성 재료층(reactive material layer: 500)이 증착될 수 있다. 그 후, 이 구조체 위에 Cu(In,Ga)(S,Se)2 화합물층이 형성된다. 화합물 형성 이후에, 화합물층(403)의 부분 503이 상기 부분들(503)에서의 화합물과 반응성 재료층(500)의 반응/혼합으로 인해 화합물층의 부분 502에 비해 더 높은 저항성을 갖는 구조체(501)(도 13b 참조)가 얻어진다. 이 방식으로, 최상의 태양전지 효율성을 위해 능동 태양전지 부분들(502)의 저항성이 조정되며, 부분 503의 저항성은 누전 전류를 최소화하도록 높게, 예를 들어 약 1000 ohm-cm, 바람직하게는 10000 ohm-cm보 다 높게 조정된다. 반응성 재료층(500)은 Cu, In, Ga, Se 및/또는 S와 반응 및 혼합되는 경우에 더 높은 저항성의 화합물층을 형성한다. 반응성 재료층의 예시들로는 In 및/또는 Ga 및/또는 Al을 포함한 층들이 있다. 반응성 재료층은 ⅢA 족 재료들을 그 기본적 또는 합금 형태로 포함할 수 있으며, 또는 그것은 ⅢA 족 재료 산화물, 황화물, 텔루르 화합물 또는 셀렌화물을 포함할 수 있다. 예를 들어, 반응성 재료층은 In 금속, Ga 금속, Ga-In 합금, 산화 In, 산화 Ga, 산화 Ga-In, 셀렌화 In, 셀렌화 Ga, 황화 ⅢA 족 등을 포함할 수 있다. 반응성 재료층(500)은 그 증착된 형태 그대로 고전도성일 수 있다는 것을 유의하여야 한다. 하지만, 그것은 반응성이어야 하며, 예를 들어 그것은 셀렌화 또는 황화가 가능하여야 하고, 반응 이후에 그것은 접촉층 패드들(401a) 사이에 높은 저항성 구역을 형성하여야 한다. 반응성 재료층(500)으로서 Ga 층, In 층 또는 Ga-In 층과 같은 ⅢA 족 재료층이 사용되는 경우, 그 위에는 사전설정된 Cu/(In+Ga) 비율 값으로 Cu(In,Ga)(S,Se)2 층이 형성되며, 그때 반응 및 화합물막 형성 이후에 부분 502에서의 Cu/(Ga+In) 비율은 사전설정된 값과 실질적으로 같은 반면, 부분 503에서는 이 부분들에 존재하는 ⅢA 족 재료의 추가량으로 인해 이 비율이 낮아질 것이다. 반응성 재료층(500)은 도 13c에 나타낸 바와 같이 접촉층 패드들(401a) 위에도 증착될 수 있다는 것을 유의하여야 한다. 하지만, 중요한 점은 반응성 재료층의 두께가 접촉층 패드들(401a) 사이의 스크라이브 라인들(402) 내에서보다 접촉층 패드들(401a) 위에서 더 작다는 것이다. 그러므로, 화합물층이 형성되는 경우에 반응성 재료층이 더 두꺼운 구역들 에서(스크라이브 라인들(402) 내에서) 저항성이 더 증가된다. 또한, 반응성 재료는 도 13c에서 점선으로 나타낸 바와 같이 접촉층 패드들 위로 연장되지 않고 스크라이브 라인들을 채울 수 있다.
반응성 재료층들은 무전해 도금, 잉크 라이팅, 물리 증기 증착, 화학 증기 증착 등과 같은 다양한 수단들에 의해 증착될 수 있다. 스크라이브 라인들 내로 그것들을 선택적으로 증착시키기 위해 마스킹 방법(masking method)들이 사용될 수 있다. 대안적으로, 이 구역들 내에 선택적으로 반응성 재료층 증착을 시작하기 위해 스크라이브 라인들 내에서 선택성 시딩 기술들이 이용될 수 있다. 기판이 투명한 경우, 기판 면으로부터 방사선이 비춰질 수 있으며, 방사선은 스크라이브 라인들을 통과하지만 접촉층 패드들은 통과하지 않게 된다. 방사선에 의해 향상되거나 시작되는 증착 접근법이 반응성 재료층의 증착에 이용되는 경우, 증착은 실질적으로 방사선이 존재하는 스크라이브 라인들에서만 시작하고 발생한다. 반응성 재료층들은 연속 층들일 필요가 없다는 것을 유의하여야 한다. 그것들은 고립부들의 형태일 수 있다. 그것들은 1 내지 1000 nm, 바람직하게는 5 내지 500 nm 범위의 두께를 가질 수 있다. Ga 및/또는 In과 같은 저융해 금속들을 포함한 반응성 재료층을 증착하는 한가지 방식은, 도 12b에 나타낸 구조체 위에 이 금속들의 융해물을 균일하게 코팅하는 것이다. 접촉층 패드들(401a)의 표면을 스핀(spin)시키거나 물리적으로 버프시킨 후, 기판을 냉각시킴으로써, 도 13a 또는 도 13c에 나타낸 것과 같은 반응성 재료층 구조체가 얻어질 수 있다. 30 ℃보다 낮은 융해점들을 갖는 Ga-In 합금이 이 접근법에 매우 적절하다.
스크라이브 라인들(402) 내로 반응성 재료를 도입하는 또 다른 방법은 도 13d에서 도시된다. 이 경우, 먼저 기판(400) 위에 반응성 재료층(500)의 층이 증착되고, 그 후 스크라이브 라인들(402)을 통해 반응성 재료층(500)이 노출되도록 접촉층 패드들(401a)이 형성된다. 이 구조체 위에 화합물층이 형성되는 경우, 앞서 설명된 바와 같이 스크라이브 라인들을 통해 노출된 반응성 재료가 화합물층과 반응하여 그 저항성을 증가시킨다. 또한, 도 13d의 구조체는 그 위에 화합물층이 형성되기 이전에 전처리 단계를 거칠 수도 있다. 예를 들어, 반응성 재료층이 산화 In 또는 산화 In-Tin인 경우, 도 13d의 구조체는 스크라이브 라인들을 통해 노출된 반응성 재료층의 부분들을 In 금속을 포함한 층으로 전환하도록, 먼저 환원 대기에서 어닐링되거나 인가 전압이 있거나 없는 환원 화학 용액에 노출될 수 있다. 그 후, 화합물층 형성시(도시되지 않음) In이 형성되는 화합물층과 효율적으로 반응한다. 대안적으로, 전처리 단계가 생략되는 경우, 저항성 증가는 형성되는 화합물층과 산화 In의 반응에 의해 얻어진다. 전처리 단계가 필요한지의 여부는 화합물 형성 공정의 세부사항들을 고려하여 결정되어야 한다. 예를 들어, 화합물 형성이 H2Se 및/또는 H2S 가스들을 수반한 수소화물 셀렌화가 이어지는 Cu, In 및/또는 Ga 증착에 관한 경우에는, 반응시 이 가스들이 In에 대한 산화 In을 효율적으로 감소시키기 때문에 전처리 단계가 필요 없을 수 있다. 공정이 Se 및/또는 S 증기를 이용한 셀렌화 및/또는 황화에 관한 경우에는, 스크라이브 라인들 내에서 산화 In 또는 산화 In-Tin 층 부분들 내의 In을 활성화하기 위해 전처리 단계가 사용될 수 있다.
또한, 격리 갭들 또는 스크라이브 라인들 내에서의 더 높은 저항성의 화합물층 형성은 도 17a 내지 도 17c에 도시된 접근법을 통해 달성될 수 있다. 이 접근법은 특히 2-단계 또는 다-단계 처리 접근법들에 대해 적절하다. 예를 들어, 도 17a에서 실질적으로 접촉층 패드들(401a) 상에만 제 1 전구체 층(700)이 증착된다. 그 후, 전체 표면 위에 제 2 전구체 층(701)이 증착된다. 제 1 전구체 층(700) 내의 IB/Ⅲ 족 몰 비율이 제 2 전구체 층(701) 내의 IB/Ⅲ 족 몰 비율보다 더 크다. 결과적으로, 도 17c에 나타낸 바와 같이 화합물층(403)의 혼합을 촉진하도록 전구체들이 어닐링/반응된 이후에는, 구역 706에서의 IB/Ⅲ 족 몰 비율이 구역 705에서보다 더 작다. 예를 들어, 제 1 전구체 층(700)은 Cu-Ga 합금층이고, 제 2 전구체 층(701)은 In 층일 수 있다. 제 1 및 제 2 전구체 층들의 상대 두께가 적절히 선택되는 경우, Se와 전구체 스택의 반응에 관한 화합물 형성 단계 이후에 구역 705 내의 화합물층은 1.0 이하의 Cu/(In+Ga) 비율을 갖는 Cu(In,Ga)Se2 층일 수 있으며, 이때 구역 706 내의 화합물은 실질적으로 0의 Cu/(In+Ga) 비율을 갖는 셀렌화 In일 것이다. 셀렌화 In은 매우 높은 저항성 재료이다. 이 예시의 In 층은 Ga-In 또는 심지어 Cu-Ga-In으로 교체될 수 있으며, 본 발명은 제 1 전구체 층(700) 내의 Cu/(In+Ga) 비율이 제 2 전구체 층(701) 내의 Cu/(In+Ga) 비율보다 더 크다면 여전히 실행될 수 있다는 것을 이해하여야 한다. 또한, 제 1 전구체 층(700) 및 제 2 전구체 층(701) 중 1 이상은 Se, S 및 Te와 같은 1 이상의 VIA 족 재료를 포함할 수도 있다. 또한, 제 1 전구체 층(700) 및 제 2 전구체 층(701)에 대한 증착의 순 서는 도 17b에 나타낸 바와 같이 역이 될 수도 있다. 또한, 어닐링/반응 단계 이후에, 도 17b의 구조체가 도 17c에 나타낸 구조체로 전환될 수 있다.
도 12a 내지 도 12e에 나타낸 단일 집적 방법은 화합물층들의 형성에 대해 전착을 수반하는 기술들에는 적용가능하지 않다. 도 12a에 나타낸 바와 같이, 기판(400)은 절연성이다. 그러므로, 스크라이브 라인들(402)이 형성되는 경우(도 12b 참조), 스크라이브 라인들(402)을 통해 절연성 표면이 노출된다. 화합물층(403)에 대한 형성 공정이 (화합물을 형성하기 위한 반응 단계 이전의 전구체 층의 전착과 같은) 전착을 수반하는 경우, 전착은 선택적으로 접촉층 패드들(401a) 상으로 가기 때문에 절연성 표면들 상에서는 증착이 발생하지 않는다. 이는 화합물층(403)이 분리된 패드들의 형태로 있는, 도 14a에 나타낸 것과 같은 구조체를 산출한다. 이 구조체를 집적하기 위해, 2 개의 접근법이 수행될 수 있다. 접촉층 패드들(401a)의 왼쪽 측벽(401c) 또는 오른쪽 측벽(401b) 중 1 이상이 화합물층(403)으로 잘 덮이는 경우(도 14b 참조), 개구부(404)들이 형성되고, ZnO 층 또는 CdS/ZnO 스택과 같은 투명층(405)이 증착되며, 투명층(405) 내의 절단부(406)들이 오픈된다. 도 14b에서는 접촉층 패드들(401a)의 왼쪽 측벽(401c) 및 오른쪽 측벽(401b) 모두 화합물층(403)으로 덮이는 것으로 도시되지만, 이 집적 접근법은 접촉층 패드들(401a)의 오른쪽 측벽(401b)만이 화합물층(403)으로 덮였던 경우에도 수행될 것임을 유의하여야 한다. 이 경우, 개구부(404)들은 접촉층 패드들의 왼쪽 측벽(401c)에 더 가까이 시프트되어, 개구부(404)들의 형성에 대한 디바이스 영역의 손실을 최소화할 것이다.
접촉층 패드들의 측벽들에 있어서 화합물층에 의한 커버리지(coverage)가 양호하지 않은 경우, 도 14c에 나타낸 바와 같이 스크라이브 라인들(402) 내에 절연성 플러그(insulating plug: 600)가 형성될 수 있다. 그때, 도 14c의 구조체는 도 12c의 구조체처럼 도 12d 및 도 12e에 나타낸 집적 단계들을 수행하도록 사용된다. 절연성 플러그들(600)은 유기 또는 무기일 수 있으며, 잉크 라이팅, 물리 증기 증착, 스크린 프린팅 등과 같은 기술들에 의해 증착될 수 있다. 스크라이브 라인들(402) 내에 절연성 플러그들(600)을 얻는 한가지 유일한 방식은 도 14의 구조체 위에 포토레지스트와 같은 감광재(photosensitive material)를 증착한 후, 이 감광재를 광에 노출하여, 플러그들을 형성하는 스크라이브 라인들(402) 내의 감광재는 경화하고 감광재의 노출되지 않은 부분들은 화학 제품에 의해 세척되게 하는 것이다. 감광재의 노광은 스크라이브 라인들에 조준되는 레이저 빔(들), 또는 마스크 등을 통한 조명(특히, UV 조명)에 의해 행해질 수 있다. 투명한 기판들에 대해, 기판을 통해 조명이 행해질 수 있다. 이 방식에서는, 접촉층 패드들(401a) 및 화합물층(403)이 조명용 천연 마스크(natural mask)로서 작용한다. 광은 스크라이브 라인들(402)에서만 통과하며, 거기에서 감광재를 경화시킨다. 화학 세척 이후에, 절연성 플러그들(600)이 감광재를 포함하는 도 14c에 나타낸 것과 유사한 구조체가 형성된다.
또한, 도 12a 내지 도 12e의 단일 집적 접근법은, 공정 흐름에 추가되는 1 이상의 공정 단계에 제공된 전착 접근법을 이용하여 형성된 화합물층들에 대해 사용될 수 있다. 예를 들어, 부착 개선 및 균일성 개선을 위해 결정핵생성 또는 시드 층을 이용하는 것의 장점들이 이미 설명되었다. 또한, 시드 층의 사용은 도 12a 내지 도 12e의 집적 접근법을 채택할 수 있게 한다. 이 경우, 도 15a에 나타낸 바와 같이 접촉층 패드들(401a)을 갖는 구조체 위에 시드 층(605)이 증착된다. 시드 층(605)은 접촉층 패드들(401a)의 표면뿐만 아니라, 스크라이브 라인들(402)을 통해 노출된 기판(400)의 표면도 덮는다. 시드 층은 전도성이므로, 스크라이브 라인들 내에도 전착을 가능하게 한다. 도 15a의 구조체가 얻어진 이후에, 시드 층 위에 Cu 및/또는 In 및/또는 Ga 및/또는 Se 및/또는 S를 포함한 전구체 층(606)이 전착될 수 있다(도 15b). 그 후, 전구체 층(606)은 Cu(In,Ga)(S,Se)2 화합물층을 형성하도록 어닐링 및/또는 반응되어, 도 12c에 나타낸 구조체를 효과적으로 형성할 수 있다. 그 후, 도 12d 및 도 12e에 나타낸 집적 단계들이 수행될 수 있다. 본 명세서에서 설명된 다양한 전구체 증착 접근법들 및 다양한 전구체 구성들이 도 15b에 나타낸 공정 단계에서 사용될 수 있다는 것을 유의하여야 한다. 전구체 층(606)은 (스퍼터링, 증착, 나노-입자 증착 등과 같은) 전착 이외의 기술에 의해 증착되지만, 시드 층의 사용은 특히 스크라이브 라인들 내에 성장된 화합물층의 결정도(crystallinity), 형태, 부착 및 균일성을 개선하기 때문에 여전히 요구될 수 있다. 유리 표면들과 같은 절연성 기판 표면들 상에 성장된 화합물층들은 흔히 부착 및 균일성이 부족하며, 앞서 설명된 접촉층 패드들 간의 누전을 야기할 수 있다.
도 15a에 나타낸 결정핵생성 또는 시드 층(605)은, 화합물층이 형성됨에 따라 화합물층과 반응하는 층일 수 있다. 예를 들어, 스크라이브 라인들을 전도성이 되게 하기 위해 얇은 Cu 층이 사용될 수 있으며(도 15a), 화합물층의 형성 이후에 이 얇은 Cu 층은 화합물층 자체의 일부분이 된다. 이러한 방식으로, 반응되지 않은 전도성 누전 경로가 화합물층의 형성 이후에 접촉층 경로들 사이에 남지 않게 된다. 이러한 점에서, 화합물층 성분들을 포함한 재료들[즉, Cu(In,Ga,Al)(S,Se,Te)2 화합물 성장에 대한 Cu, In, Ga, S, Se, Te, Al]은 언제라도 반응하고 화합물층의 일부분이기 때문에 시드 층의 훌륭한 후보들이다.
또한, 스크라이브 라인들 내로의 전구체 층들의 전착은, 전도성 재료가 스크라이브 라인들 내에 선택적으로 형성되는 경우에 달성될 수 있다. 이를 위해서는 도 13a, 도 13c 및 도 13d에 나타낸 구조체들이 적절하다. 예를 들어 도 13d의 경우에 대해, 반응성 재료층(500)이 전도성인 경우, 접촉층 패드들(401a)뿐만 아니라 스크라이브 라인들(402)을 통해 노출된 반응성 재료층(500)의 표면 상에도 전구체 전착이 쉽게 수행될 수 있다. 화합물층의 형성 이후에, 도 16에 나타낸 것과 유사한 구조체가 얻어질 수 있다. 도 16으로부터 알 수 있는 바와 같이, 반응성 재료층(500)은 접촉 패드들(401a)에 의한 보호 때문에 접촉층 패드들(401a) 아래 구역들에서는 실질적으로 반응되지 않을 수 있으며, 스크라이브 라인들(402) 안과 위에서 화합물층(403)과 반응되고 혼합된다. 화합물층의 저항성을 증가시키기 위해 반응성 재료층의 재료가 선택되는 경우, 도 13b에 나타낸 것과 같은 구조체가 얻어진다. 접촉층 패드들 아래 있는 반응성 재료층의 반응하지 않은 부분들은 도 13b에 도시되지 않는다는 것을 유의하여야 한다.
도 13d의 구조체는 패드들을 형성하기 위해, 접촉층 패드들의 증착시 마스크를 이용하는 단계(즉, 패드들을 형성하기 위해 블랭킷(blanket) 접촉층을 증착하기보다는 패드들의 형태로 접촉층을 증착한 후, 마스킹 및 에칭 또는 스크라이빙하는 단계), 블랭킷 접촉층을 증착한 후 스크라이빙, 마스킹 및 에칭하는 단계 등과 같은 다양한 수단들에 의해 얻어질 수 있다. 도 13d의 구조체를 달성하는 한가지 유일한 방식은 실질적으로 파장에 대해 투명한 물질을 포함한 반응성 재료층(500)을 사용하는 것이다. 그 후, 반응성 재료층 위에 블랭킷 접촉층이 증착될 수 있으며, 파장을 채택하는 레이저 스크라이빙이 접촉층의 면 또는 기판의 면 중 하나로부터 수행될 수 있다. 이러한 방식으로, 접촉층이 스크라이빙되고, 반응성 재료층은 실질적으로 영향을 받지 않은 채로 유지된다.
도 12b 및 도 13d에 나타낸 것과 같은 접촉층 패드들을 형성하는 또 다른 접근법은, 접촉층이 증착되는 표면 상에 반(anti)-결정핵생성 구역들을 형성하는 것이며, 이때 상기 반-결정핵생성 구역들은 스크라이브 라인 위치들에 대응한다. 이러한 방식으로, 블랭킷 접촉층이 증착되는 경우, 접촉층은 스크라이브 라인 위치들에는 결정핵을 생성하지 않으며, 즉 그것은 반-결정핵생성제가 존재하지 않는 구역들 상에만 패드들의 형태로 증착된다. 반-결정핵생성제는 다양한 왁스(wax), 및 액체 또는 고체 윤활제 등과 같은 유기 및 무기 재료들을 포함할 수 있다.
도 18은 전구체들의 반응을 수반하는 화합물층 성장 기술들에 대해 단일 집적을 달성하기 위해 채택될 수 있는 공정 단계들의 순서를 나타낸다. 도 12c에서는, 먼저 화합물층(403)이 형성된 후 스크라이빙되며, 도 12d 및 도 12e에 나타낸 증착 순서들이 수행된다. 도 18a에서는, 먼저 접촉층 패드들(401a) 위에 전구체 층(800)이 증착된다. 그 후, 전구체 층(800)은 기계적 스크라이빙, 레이저 스크라이빙, 에칭, 전기에칭 등에 의해 위치들 801로부터 제거되거나 부분적으로 제거된다. 이후에, 화합물층(802)이 분리된 패드들의 형태로 성장되는 도 18b에 나타낸 구조체를 발생시키는 어닐링/반응 단계가 이어진다. 도 18b에서의 화합물층(802)의 구조체는 도 12d에 나타낸 화합물층(403a)의 구조체와 균등하며, 도 12d 및 도 12e를 참조하여 설명된 집적 공정 흐름에서 사용될 수 있다. 전구체 층(800)은 Cu, In 및/또는 Ga, 및 선택적으로는 Se, S 및 Te 중 1 이상을 포함할 수 있다. 전구체 층(800)의 증착이 1 이상의 전구체 증착 단계를 포함하는 경우, 위치들 801로부터의 스크라이빙 또는 제거는 최종 전구체 증착 단계 이전 어느 때나 수행될 수 있다. 예를 들어, 도 18c에서는 제 1 전구체 층(803)이 격리된 패드들 형태로 증착되거나, 먼저 제 1 전구체 층(803)이 증착된 후 스크라이빙되어 격리 스크라이브(804)를 형성한다. 그 후, 도 18d에 나타낸 바와 같이 제 2 전구체 층(805)이 증착된다. 반응/어닐링 이후에, 화합물층(806)은 구역들 807과 함께 형성된다. 구역들 807의 구성은 화합물층(806)의 구성과는 다르며, 제 1 전구체 층(803) 및 제 2 전구체 층(805)의 성질을 선택함으로써 제어될 수 있다. 예를 들어, 제 1 전구체 층(803)은 ⅢA 족 재료(들)가 풍부하고 제 2 전구체 층(805)은 IB 족 재료가 풍부한 경우, 구역들 807에서의 IB/ⅢA 족 몰 비율은 화합물층(806) 내의 다른 어느 곳의 IB/ⅢA 족 몰 비율보다 더 크다. 높은 IB/ⅢA 족 몰 비율은 구역들 807에서의 저항성을 감소시킨다. 그러므로, 화합물층(806) 및 구역들 807 위에 투명한 전도성 스택(808)이 증착될 수 있다. 투명한 전도성 스택(808) 내에 격리 갭들(809)을 형성한 이후에, 단일 집적이 달성된다. 이 접근법은 스크라이브 라인들(402)에 높은 저항성 구역들을 형성하기 위해 앞서 설명된 접근법들과 관련하여 사용되어, 접촉층 패드들 간의 전기적 전류 누전이 최소화되고 구역들 807에서의 낮은 저항성을 통해 투명한 전도성 스택의 격리된 부분들이 접촉층 패드들에 대해 단락되는 구조체를 발생시킬 수 있다는 것을 유의하여야 한다.
화합물층들이 형성된 이후에 (스크라이빙, 에칭, 전기에칭 등의 사용을 통해) 화합물층들의 형상화(shaping)가 행해지는 단일 집적 접근법들이 설명되었다. 또한, 전구체 증착 단계 이후에 형상화가 행해질 수 있는 경우들이 설명되었으며, 그때 형상화된 전구체는 형상화된 화합물층으로 전환된다. 또한, 이 경우들 사이에서의 접근법들은 형상화된 화합물층을 형성하기 위해 전구체가 증착되고, 부분적으로 반응되며, 형상화된 후, 완전히 반응될 수 있는 경우에 사용될 수 있다. 예를 들어, 부분적인 반응은 VIA 족 재료가 있거나 없는 (400 ℃보다 작은) 저온 반응을 수반할 수 있다. 완전 반응 단계는 400 내지 600 ℃의 온도 범위에서 고온 반응을 수반할 수 있다.
본 발명은 바람직한 소정 실시예들에 관하여 설명되지만, 당업자라면 그에 대한 변형예들을 분명히 알 것이다.

Claims (60)

  1. 기저(base)의 접촉층(contact layer) 상에 Cu(In,Ga)(S,Se)2 화합물층을 제작하는 방법에 있어서,
    상기 접촉층 상에 결정핵생성층(nucleation layer)을 증착시키는 단계, 및
    습식 처리 기술(wet processing technique)을 통해 상기 결정핵생성층 위에 전구체 막(precursor film)을 형성하는 단계를 포함하여 이루어지는 제작 방법.
  2. 제 1 항에 있어서,
    상기 습식 처리 기술은 전기도금(electroplating) 및 무전해 도금(electroless plating) 중 하나인 것을 특징으로 하는 제작 방법.
  3. 제 2 항에 있어서,
    상기 전구체 막은 구리(copper), 및 인듐(indium)과 갈륨(gallium) 중 1 이상을 포함하는 것을 특징으로 하는 제작 방법.
  4. 제 3 항에 있어서,
    상기 결정핵생성층은 루테늄(ruthenium), 로듐(rhodium), 팔라듐(palladium) 및 오스뮴(osmium) 중 1 이상을 포함하는 것을 특징으로 하는 제작 방법.
  5. 제 4 항에 있어서,
    상기 전구체 막을 Se 및 S 중 1 이상과 반응시키는 단계를 더 포함하는 것을 특징으로 하는 제작 방법.
  6. 제 3 항에 있어서,
    상기 전구체 막을 Se 및 S 중 1 이상과 반응시키는 단계를 더 포함하는 것을 특징으로 하는 제작 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 반응시키는 단계는 S 및 Se 중 1 이상을 포함한 가스 종류가 있는 상태에서 상기 전구체 막을 어닐링(annealing)하는 단계를 포함하는 것을 특징으로 하는 제작 방법.
  8. 제 1 항에 있어서,
    상기 결정핵생성층은 루테늄, 로듐, 팔라듐 및 오스뮴 중 1 이상을 포함하는 것을 특징으로 하는 제작 방법.
  9. 제 1 항에 있어서,
    상기 전구체 막을 Se 및 S 중 1 이상과 반응시키는 단계를 더 포함하는 것을 특징으로 하는 제작 방법.
  10. 제 9 항에 있어서,
    상기 어닐링하는 단계는 350 ℃보다 높거나 그와 같은 온도에서 수행되는 것을 특징으로 하는 제작 방법.
  11. 기저의 접촉층 상에 Cu(In,Ga)(S,Se)2 화합물층을 제작하는 방법에 있어서,
    상기 접촉층 상에 결정핵생성층을 증착시키는 단계,
    상기 결정핵생성층 위에 전구체 막을 전기도금하는 단계, 및
    상기 전구체 막 위에 VIA 족 층(Group VIA layer)을 형성하는 단계를 포함하여 이루어지는 제작 방법.
  12. 제 11 항에 있어서,
    상기 전구체 막은 구리, 및 인듐 및 갈륨 중 1 이상을 포함하고, VIA 족 층은 S 및 Se 중 1 이상을 포함하는 것을 특징으로 하는 제작 방법.
  13. 제 12 항에 있어서,
    상기 결정핵생성층은 루테늄, 로듐, 팔라듐 및 오스뮴 중 1 이상을 포함하는 것을 특징으로 하는 제작 방법.
  14. 제 12 항에 있어서,
    350 ℃보다 높거나 그와 같은 온도에서의 어닐링을 통해, 상기 전구체 막을 VIA 족 층과 반응시키는 단계를 더 포함하는 것을 특징으로 하는 제작 방법.
  15. 제 14 항에 있어서,
    상기 반응시키는 단계는 VIA 족 재료의 가스 종류를 포함한 대기에서 수행되는 것을 특징으로 하는 제작 방법.
  16. 제 13 항에 있어서,
    350 ℃보다 높거나 그와 같은 온도에서의 어닐링을 통해, 상기 전구체 막을 VIA 족 층과 반응시키는 단계를 더 포함하는 것을 특징으로 하는 제작 방법.
  17. 제 16 항에 있어서,
    상기 반응시키는 단계는 VIA 족 재료의 가스 종류를 포함한 대기에서 수행되는 것을 특징으로 하는 제작 방법.
  18. 마이크로스케일 균일성(microscale uniformity)으로 IBⅢAVIA 족 흡수재 층(absorber layer)을 갖는 박막 태양전지(thin film solar cell)를 형성하는 방법에 있어서:
    판형(sheet-shaped) 기저 위에 얇은 루테늄 막을 적용시키는 단계;
    1 이상의 층에 IB 족 재료 및 1 이상의 ⅢA 족 재료를 포함한 전구체를 증착시키는 단계- 상기 전구체는 증착된 그대로(as-deposited) 1.0보다 작거나 그와 같은 IB 족 대 ⅢA 족 몰 비율(molar ratio)을 가지며, 상기 얇은 루테늄 막은 상기 전구체의 마이크로스케일 균일성을 위해 제공됨 -;
    상기 IBⅢAVIA 족 흡수재 층을 형성하기 위해, 상기 전구체를 1 이상의 VIA 족 재료와 반응시키는 단계; 및
    상기 IBⅢAVIA 족 흡수재 층 위에 투명층(transparent layer)을 증착시키는 단계를 포함하여 이루어지는 박막 태양전지 형성 방법.
  19. 제 18 항에 있어서,
    상기 적용시키는 단계는 상기 얇은 루테늄 막을 Mo 표면을 갖는 기저 위에 적용시키는 것을 특징으로 하는 박막 태양전지 형성 방법.
  20. 제 18 항에 있어서,
    상기 증착시키는 단계는 습식 공정을 포함하는 것을 특징으로 하는 박막 태양전지 형성 방법.
  21. 제 20 항에 있어서,
    상기 습식 공정은 전기도금인 것을 특징으로 하는 박막 태양전지 형성 방법.
  22. 제 18 항에 있어서,
    상기 IB 족 재료는 Cu인 것을 특징으로 하는 박막 태양전지 형성 방법.
  23. 제 22 항에 있어서,
    상기 ⅢA 족 재료는 In 및 Ga 중 하나인 것을 특징으로 하는 박막 태양전지 형성 방법.
  24. 제 22 항에 있어서,
    상기 ⅢA 족 재료는 In 및 Ga 모두 포함하는 것을 특징으로 하는 박막 태양전지 형성 방법.
  25. 제 23 항에 있어서,
    상기 VIA 족 재료는 Se 및 S 중 하나인 것을 특징으로 하는 박막 태양전지 형성 방법.
  26. 제 23 항에 있어서,
    상기 VIA 족 재료는 Se 및 S 모두 포함하는 것을 특징으로 하는 박막 태양전지 형성 방법.
  27. 제 24 항에 있어서,
    상기 VIA 족 재료는 Se 및 S 중 하나인 것을 특징으로 하는 박막 태양전지 형성 방법.
  28. 제 24 항에 있어서,
    상기 VIA 족 재료는 Se 및 S 모두 포함하는 것을 특징으로 하는 박막 태양전지 형성 방법.
  29. 제 21 항에 있어서,
    상기 IB 족 재료는 Cu이고, 상기 ⅢA 족 재료는 In 및 Ga 중 1 이상이며, 상기 VIA 족 재료는 Se인 것을 특징으로 하는 박막 태양전지 형성 방법.
  30. 제 18 항에 있어서,
    상기 적용시키는 단계는 전기도금, 무전해 도금, 원자층 증착(atomic layer deposition), 화학 증기 증착(chemical vapor deposition), 금속-유기 화학 증기 증착 및 물리 증기 증착 중 1 이상인 것을 특징으로 하는 박막 태양전지 형성 방법.
  31. 제 30 항에 있어서,
    상기 적용시키는 단계는 전기도금인 것을 특징으로 하는 박막 태양전지 형성 방법.
  32. 제 29 항에 있어서,
    상기 적용시키는 단계는 전기도금, 무전해 도금, 원자층 증착, 화학 증기 증착, 금속-유기 화학 증기 증착 및 물리 증기 증착 중 1 이상인 것을 특징으로 하는 박막 태양전지 형성 방법.
  33. 제 32 항에 있어서,
    상기 적용시키는 단계는 전기도금인 것을 특징으로 하는 박막 태양전지 형성 방법.
  34. 제 18 항에 있어서,
    상기 적용시키는 단계는 상기 얇은 루테늄 막을 전도성 포일(conductive foil)을 포함하는 기저 위에 적용시키는 것을 특징으로 하는 박막 태양전지 형성 방법.
  35. 제 18 항에 있어서,
    상기 적용시키는 단계는 상기 얇은 루테늄 막을 평탄한 절연성 재료(flat insulating material)를 포함하는 기저 위에 적용시키는 것을 특징으로 하는 박막 태양전지 형성 방법.
  36. 제 18 항에 있어서,
    상기 얇은 루테늄 막의 두께는 1 내지 20 nm의 범위 내에 있는 것을 특징으로 하는 박막 태양전지 형성 방법.
  37. 제 29 항에 있어서,
    상기 얇은 루테늄 막의 두께는 1 내지 20 nm의 범위 내에 있는 것을 특징으로 하는 박막 태양전지 형성 방법.
  38. 제 33 항에 있어서,
    상기 얇은 루테늄 막의 두께는 1 내지 20 nm의 범위 내에 있는 것을 특징으로 하는 박막 태양전지 형성 방법.
  39. 제 18 항에 있어서,
    상기 반응시키는 단계는 1 이상의 VIA 족 재료를 포함한 가스 내에서 상기 전구체를 가열하는 단계를 포함하는 것을 특징으로 하는 박막 태양전지 형성 방법.
  40. 제 29 항에 있어서,
    상기 반응시키는 단계는 Se를 포함한 가스 내에서 상기 전구체를 가열하는 단계를 포함하는 것을 특징으로 하는 박막 태양전지 형성 방법.
  41. 제 21 항에 있어서,
    상기 반응시키는 단계는 1 이상의 VIA 족 재료를 포함한 가스 내에서 상기 전구체를 가열하는 단계를 포함하는 것을 특징으로 하는 박막 태양전지 형성 방법.
  42. 제 18 항에 있어서,
    상기 반응시키는 단계는 상기 전구체 상에 VIA 족 재료층을 증착시키고 이에 따라 전구체/VIA 족 재료 스택을 형성하며, 상기 스택을 가열하는 단계를 포함하는 것을 특징으로 하는 박막 태양전지 형성 방법.
  43. 제 29 항에 있어서,
    상기 반응시키는 단계는 상기 전구체 상에 Se 층을 증착시키고 이에 따라 전구체/Se 스택을 형성하며, 상기 스택을 가열하는 단계를 포함하는 것을 특징으로 하는 박막 태양전지 형성 방법.
  44. 제 21 항에 있어서,
    상기 반응시키는 단계는 상기 전구체 상에 VIA 족 재료층을 증착시키고 이에 따라 전구체/VIA 족 재료 스택을 형성하며, 상기 스택을 가열하는 단계를 포함하는 것을 특징으로 하는 박막 태양전지 형성 방법.
  45. 제 18 항에 있어서,
    상기 투명층 상에 전기적 접촉부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 태양전지 형성 방법.
  46. 제 18 항에 있어서,
    상기 투명층은 CdS 및 ZnO 중 1 이상을 포함하는 것을 특징으로 하는 박막 태양전지 형성 방법.
  47. 마이크로스케일 균일성으로 IBⅢAVIA 족 흡수재 층을 갖는 박막 태양전지를 형성하는 방법에 있어서:
    판형 기저 위에 얇은 루테늄 막을 적용시키는 단계;
    1 이상의 층에 IB 족 재료, 1 이상의 ⅢA 족 재료, 및 1 이상의 VIA 족 재료를 포함한 전구체를 증착시키는 단계- 상기 전구체는 증착된 그대로 1.0보다 작거나 그와 같은 IB 족 대 ⅢA 족 몰 비율을 가지며, 상기 얇은 루테늄 막은 상기 전구체의 마이크로스케일 균일성을 위해 제공됨 -;
    상기 IBⅢAVIA 족 흡수재 층을 형성하기 위해, IB 족 재료, 1 이상의 ⅢA 족 재료, 및 1 이상의 VIA 족 재료를 반응시키는 단계; 및
    상기 IBⅢAVIA 족 흡수재 층 위에 투명층을 증착시키는 단계를 포함하여 이루어지는 박막 태양전지 형성 방법.
  48. 제 47 항에 있어서,
    상기 반응시키는 단계는 상기 전구체를 가열하는 단계를 포함하는 것을 특징으로 하는 박막 태양전지 형성 방법.
  49. 제 48 항에 있어서,
    상기 증착시키는 단계는 습식 공정을 포함하는 것을 특징으로 하는 박막 태양전지 형성 방법.
  50. 제 49 항에 있어서,
    상기 습식 공정은 전기도금인 것을 특징으로 하는 박막 태양전지 형성 방법.
  51. 제 48 항에 있어서,
    상기 IB 족 재료는 Cu인 것을 특징으로 하는 박막 태양전지 형성 방법.
  52. 제 51 항에 있어서,
    상기 ⅢA 족 재료는 In 및 Ga 중 하나인 것을 특징으로 하는 박막 태양전지 형성 방법.
  53. 제 51 항에 있어서,
    상기 ⅢA 족 재료는 In 및 Ga 모두 포함하는 것을 특징으로 하는 박막 태양 전지 형성 방법.
  54. 제 52 항에 있어서,
    상기 VIA 족 재료는 Se 및 S 중 하나인 것을 특징으로 하는 박막 태양전지 형성 방법.
  55. 제 52 항에 있어서,
    상기 VIA 족 재료는 Se 및 S 모두 포함하는 것을 특징으로 하는 박막 태양전지 형성 방법.
  56. 제 53 항에 있어서,
    상기 VIA 족 재료는 Se 및 S 중 하나인 것을 특징으로 하는 박막 태양전지 형성 방법.
  57. 제 53 항에 있어서,
    상기 VIA 족 재료는 Se 및 S 모두 포함하는 것을 특징으로 하는 박막 태양전지 형성 방법.
  58. 제 50 항에 있어서,
    상기 IB 족 재료는 Cu이고, 상기 ⅢA 족 재료는 In 및 Ga 중 1 이상이며, 상 기 VIA 족 재료는 Se인 것을 특징으로 하는 박막 태양전지 형성 방법.
  59. 제 48 항에 있어서,
    상기 적용시키는 단계는 전기도금, 무전해 도금, 원자층 증착, 화학 증기 증착, 금속-유기 화학 증기 증착 및 물리 증기 증착 중 1 이상인 것을 특징으로 하는 박막 태양전지 형성 방법.
  60. 제 59 항에 있어서,
    상기 적용시키는 단계는 전기도금인 것을 특징으로 하는 박막 태양전지 형성 방법.
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