KR20080074672A - 보조 테스트 모드 신호 생성 장치 - Google Patents

보조 테스트 모드 신호 생성 장치 Download PDF

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KR20080074672A
KR20080074672A KR1020070014072A KR20070014072A KR20080074672A KR 20080074672 A KR20080074672 A KR 20080074672A KR 1020070014072 A KR1020070014072 A KR 1020070014072A KR 20070014072 A KR20070014072 A KR 20070014072A KR 20080074672 A KR20080074672 A KR 20080074672A
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Abstract

본 발명의 보조 테스트 모드 신호 생성 테스트 모드 제어 신호가 인에이블 되는 구간 동안 데이터를 입력 받아 테스트 모드 제어 신호가 다음 인에이블 되는 시점까지 저장하여 출력하는 시프트 레지스터부; 및 시프트 레지스터부의 출력 신호를 디코딩하여 생성한 신호에 따라 테스트 모드 신호를 출력하고, 리셋 신호에 따라 테스트 모드 신호를 초기화하는 디코딩부를 포함한다.
테스트 모드, 신호 선, 디코더

Description

보조 테스트 모드 신호 생성 장치 {Sub Test Mode Signal Generating Apparatus}
도 1은 종래 기술에 따른 테스트 모드 진입 장치의 블록도,
도 2는 본 발명을 적용하는 테스트 모드 진입 장치의 블록도,
도 3은 본 발명에 따른 보조 테스트 모드 신호 생성 장치의 블록도,
도 4는 도3 에 도시한 시프트 레지스터부의 상세 회로도,
도 5는 도 3에 도시한 보조 테스트 모드 신호 생성 장치의 상세 회로도,
도 6은 도 5에 도시한 보조 테스트 모드 신호 생성 장치의 동작 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 테스트 모드 제어부 200 : 어드레스 디코더
300 : 테스트 모드 디코더 400 : 보조 테스트 모드 신호 생성 장치
400-1 : 디코딩부 410 : 시프트 레지스터부
420 : 디코더부 430 : 리셋부
440 : 래치부
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 보조 테스트 모드 신호 생성 장치에 관한 것이다.
반도체 메모리가 대용량화되고 고집적화 되면서 설계 단계에서 예상한 것 이상으로 불량은 갈수록 많아지고 테스트 시간은 길어지게 된다. 이에 테스트 모드를 이용한 제품의 분석은 필수적이며, 테스트 모드의 종류들도 많아져 가는 추세이다.
도 1은 종래 기술의 테스트 모드 진입 장치를 도시한 블록도이다.
도시한 것과 같이, 종래의 테스트 모드 진입 신호(TM<0:N>)는 테스트 모드를 이용할 아이템의 수만큼 페리퍼럴(peripheral) 영역에서 생성되어 그 수만큼의 글로벌 라인(global line)을 거쳐 각각의 뱅크(Bank) 영역으로 입력된다. 종래의 보조 테스트 모드 신호 생성 장치는 특정의 어드레스(A7)와 모드 레지스터 신호(MRS)를 참조하여 테스트 모드 레지스터 셋 신호(TMRS)를 생성하는 테스트 모드 제어부(100)와 어드레스(A<0:6>)를 해석하는 어드레스 디코더(200), 이들을 조합하여 테스트 모드 신호들(TM<0:N>)을 생성하는 테스트 모드 디코더(300)로 이루어져 있다. 상기 테스트 모드 제어부(100)에 모드 레지스터 신호(MRS) 펄스와 함께 상기 특정의 어드레스 신호(A7)에 하이 레벨이 입력되면 테스트 모드 레지스터 셋 신호(TMRS)를 출력하고, 어드레스 디코더(200)의 출력 신호(TMA)와 상기 테스트 모드 레지스터 셋 신호(TMRS)를 입력 받은 테스트 모드 디코더(300)는 이 신호들을 해석하여 수십 가지의 테스트 모드 신호들(TM<0:N>)을 생성해내고, 제어 신호(RST)의 하이 레벨 입력에 의해 테스트 모드 신호들(TM<0:N>)의 생성을 중단한다. 이 마지막의 테스트 모드 디코더(300)에서 발생한 신호들(TM<0:N>)은 상당히 큰 길이와 면 적을 갖는 글로벌 라인을 통하여 페리퍼럴(peripheral) 영역으로부터 뱅크(Bank) 영역으로 전달되어 각각의 해당 회로에 입력되어 테스트 모드를 수행할 준비를 한다.
여기에서 추가적인 테스트 모드의 종류가 발생하면 새로운 아이템이 생기는 만큼 테스트 모드 디코더(300)에서 발생한 신호들의 수가 증가하고, 각각의 해당 회로까지 전달되는 신호선(TM<0:N>)의 수도 증가하게 된다. 현재 메모리 발전 추세에서는 테스트 모드의 종류는 필연적으로 증가할 수 밖에 없게 되고, 그 때마다 발생되는 수십 가지의 테스트 모드 신호들의 배선은 라인 배치나, 면적의 효율 측면에서 손해로 작용할 것이 분명하다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 테스트 모드 신호들의 배선수를 감소시킴으로 레이아웃 면적이 감소하는 보조 테스트 모드 신호 생성 장치를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 보조 테스트 모드 신호 생성 장치는 테스트 모드 제어 신호가 인에이블 되는 구간 동안 데이터를 입력 받아 상기 테스트 모드 제어 신호가 다음 인에이블 되는 시점까지 저장하여 출력하는 시프트 레지스터부; 및 상기 시프트 레지스터부의 출력 신호를 디코딩하여 생성한 신호에 따라 테스트 모드 신호를 출력하고, 리셋 신호에 따라 상기 테스트 모드 신호를 초기화하는 디코딩부를 포함한다.
본 발명에 따른 보조 테스트 모드 신호 생성 장치의 다른 실시예는 데이터를 디코딩하여 출력 신호를 생성하는 디코더부; 상기 데이터를 입력받아 리셋 신호를 출력하는 리셋부; 및 상기 디코더부의 출력 신호를 입력 받아 저장하여 출력하고 상기 리셋 신호에 의해 리셋되는 래치부를 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명인 보조 테스트 모드 신호 생성 장치가 적용되는 테스트 모드 진입 장치의 블록도이다.
특정의 어드레스(A<7>)와 모드 레지스터 신호(MRS)를 참조하여 테스트 모드 레지스터 셋 신호(TMRS)를 생성하는 테스트 모드 제어부(100)와 어드레스(A<0:6>)를 해석하는 어드레스 디코더(200), 이들을 조합하여 테스트 모드 신호들(TM<0:N>)을 생성하는 테스트 모드 디코더(300)로 이루어져 있다. 상기 테스트 모드 제어부(100)에 모드 레지스터 신호(MRS) 펄스와 함께 제7 어드레스(A<7>)에 하이 레벨이 입력되면 테스트 모드 레지스터 셋 신호(TMRS)를 출력하고, 어드레스 디코더(200)의 출력 신호(TMA)와 테스트 모드 어드레스를 입력 받은 테스트 모드 디코더(300)는 이 신호들을 해석하여 수십 가지의 테스트 모드 신호들(TM<0:N>)을 생성한다. 상기 신호들 중 일부 테스트 모드 신호들(TM<0:X>)은 본 발명인 보조 테스트 모드 신호 생성 장치(400)에 입력되어 보다 많은 테스트를 위한 신호를 생성하게 된다.
본 발명의 보조 테스트 모드 신호 장치(400)는 보다 바람직하게는 상기 일부 테스트 모드 신호들이 특정 뱅크 영역으로 전달되는데. 이 경우에 보다 많은 테스트를 위한 신호를 상기 뱅크 영역에서 생성함으로써 페리퍼럴 영역에서 해당 뱅크 영역에 도달한 적은 수의 신호선(TM<0:X>)을 많은 수의 신호선(tm<0:Y>)으로 증가시켜 적은 레이아웃 면적에서 보다 많은 테스트 신호를 사용할 수 있다.
도 3은 본 발명에 의한 보조 테스트 모드 신호 생성 장치(400)의 블록도이다.
도시한 것과 같이 본 발명에 의한 보조 테스트 모드 신호 생성 장치(400)는 시프트 레지스터부(410) 및 디코딩부(400-1)로 구성된다.
상기 시프트 레지스터부(410)는 테스트 모드 제어 신호(TMEN)가 인에이블 되는 구간 동안 제1 개수(X+1)의 데이터(TM<0:X>))를 입력 받아 상기 테스트 모드 제어 신호(TMEN)가 그 다음 인에이블되는 시점까지 저장하여 출력한다. 상기 제1 개수(X+1)는 1개 이상의 자연수이다. 상기 테스트 모드 제어 신호(TMEN)가 다음 인에이블 될 때까지는 상기 테스트 모드 제어 신호(TMEN)가 인에이블 된 시점에서의 데이터(TM<0:X>)를 유지하다가 출력한다. 즉, 상기 테스트 모드 제어 신호(TMEN)에 동기되어 데이터(TM<0:X>)를 입력 받아 저장하여 출력하는 것이다. 상기 시프트 레지스터부(410)는 일반적인 시프트 레지스터 회로에 의해 구현 할 수 있을 것이다.
상기 데이터(TM<0:X>)는 예를 들면, 별도의 테스트 모드 신호 생성 장치에서 발생된 주 테스트 모드 신호이다. 즉, 상기 데이터(TM<0:X>)는 도 2에 도시한 상기 테스트 모드 디코더(300)의 출력 신호 등이 있다.
상기 디코딩부(400-1)는 상기 시프트 레지스터부(410)의 출력 신호를 디코딩 하여 생성한 신호에 따라 테스트 모드 신호(tm<1:Y>)를 출력하고, 리셋 신호에 따라 상기 테스스 모드 신호(tm<1:Y>)를 초기화한다.
상기 디코딩부(400-1)는 디코더부(420),리셋부(430) 및 래치부(440)로 구성된다.
상기 디코더부(420)는 상기 시프트 레지스터의 출력 신호(TENID<0:X>)를 입력 받아 이를 해석하여 디코딩하여 제2 개수의 출력 신호를 생성한다. 상기 제2 개수(Y+1)는 1 이상의 자연수이며, 상기 제1 개수(X+1)에 비해 큰 수이다. 예를 들면, 상기 디코더부(420)의 입력이 3개의 신호라면 상기 디코더부(420)의 출력(TOUTB<1:Y>)은 최대 8개까지 될 수 있다. 따라서, 상기 디코더부(420)는 적은 수의 신호를 입력 받아 많은 수의 신호를 출력 함으로써 테스트 모드 신호의 수를 늘릴 수 있게 된다.
또한, 보다 바람직하게는 상기 디코더부(420)는 뱅크 영역에 배치하여 뱅크 영역에 도달하기까지는 적은 수의 테스트 신호에 의한 배선 면적이 소요되고, 뱅크 영역에서 상기 디코더부(420)를 배치하여 실행함으로써 뱅크 영역에서 바로 테스트 모드 신호를 출력할 수 있는 곳에서만 많은 수의 테스트 신호를 보냄으로써 전체적으로 배선 면적 면에서 절감할 수 있다.
상기 디코더부(420)는 낸드 게이트나 노아 게이트에 의해 구현하는 등 일반적인 디코더 회로에 의해 구현 가능한다.
상기 리셋부(430)는 상기 시프트 레지스터부(410)의 출력 신호(TENID<0:X>)를 입력받아 리셋 신호(IRSTB)를 생성한다. 예를 들면, 상기 시프트 레지스터 부(410)의 출력 신호(TENID<0:X>)의 개수가 3개이면 이들의 조합에 의해 상기 디코더부(420)는 8개의 신호를 출력할 수 있다. 상기 리셋부(430)는 이 중 한 신호를 상기 래치부(440)에서 리셋 동작을 위한 신호로 사용한다.
상기 래치부(440)는 상기 디코더부(420)의 출력(TOUTB<1:Y>)을 유지한 신호를 출력하다가, 상기 리셋부(430)의 출력(IRSTB)에 따라 리셋되어 더 이상 상기 디코더부(420)의 출력(TOUTB<1:Y>) 신호를 유지하지 않게 된다. 상기 래치부(440)는 낸드 게이트나 노아 게이트에 의해 구현하는 등 일반적인 래치 회로에 의해 구현 할 수 있을 것이다.
도 4는 도 3에 도시한 시프트 레지스터부(410)의 상세 회로도이다.
도시한 것과 같이, 상기 시프트 레지스터부(410)는 데이터(TM<i>,i는 자연수)가 입력되어 상기 테스트 모드 제어 신호(TMEN)에 따라 전송 또는 차단하는 제i 패스 게이트(PGi), 상기 제i 패스 게이트(PGi)의 출력과 제어 신호(RST)를 입력 받아 연산하는 제i 낸드 게이트(NDi), 상기 제i 낸드 게이트(NDi)의 출력을 반전시켜 상기 제i 패스 게이트(PGi)의 출력과 연결하는 제i 인버터(IVi) 및 상기 제i 낸드 게이트(NDi)의 출력을 반전시켜 출력하는 제2i 인버터(IV2i)로 구성된다. 예를 들면, 상기 데이터 개수가 3개인 경우 상기 시프트 레지스터부(410)는 도 4에 도시된 구성이 3개 필요하다.
도 4에 도시된 시프트 레지스터부(410)의 동작 원리는 다음과 같다.
상기 테스트 모드 제어 신호(TMEN)가 하이일 때 상기 제i 패스 게이트(PGi)가 턴온되어 상기 데이터(TM<i>)를 상기 제i 낸드 게이트(NDi)로 출력한다. 상기 제i 낸드 게이트(NDi)는 상기 제어 신호(RST)가 로우 일 때 상기 제i 인버터(IVi)와 함께 래치 기능을 하여 상기 제i 패스 게이트(PGi)의 출력을 유지시켜준다. 상기 제2i 인버터(IV2i)는 상기 제i 낸드 게이트(NDi)의 출력을 반전시킨 신호를 출력한다.
상기 테스트 모드 제어 신호(TMEN)가 로우 일 때 상기 제i 패스 게이트(PGi)는 턴오프되고 상기 데이터(TM<i>)를 상기 제i 낸드 게이트(NDi)로 전송하지 않는다. 따라서, 그 전에 저장된 데이터(TM<i>)가 상기 제i 낸드 게이트(NDi)와 상기 제i 인버터(IVi)에 의해 유지된 채로 출력한다.
상기 테스트 모드 제어 신호(TMEN)가 다시 하이 일 때, 상기 제i 패스 게이트(PGi)가 턴온됨으로써 새로운 데이터(TM<i>)를 상기 제i 낸드 게이트(NDi)로 전송하게 된다. 따라서, 상기 테스트 모드 제어 신호(TMEN)가 인에이블 될 때 마다 상기 데이터(TM<i>) 신호를 전송한다.
도 5는 도 3에 도시한 보조 테스트 모드 신호 생성 장치의 상세 회로도이다.
도 5에 도시한 보조 테스트 모드 신호 생성 장치는 상기 데이터(TM<0:X>) 신호가 3개인 경우를 예로 든 것이다. 상기 데이터(TM<0:X>) 신호가 더 증가하는 경우는 같은 원리를 적용하여 구헌할 수 있을 것이다.
상기 시프트 레지스터부(410)는 상기 3개의 데이터(TM<0:X>) 신호가 입력되고, 상기 테스트 모드 제어 신호(TMEN)에 따라 전송 또는 차단하는 패스 게이트(PG1,PG2,PG3); 상기 패스 게이트(PG1,PG2,PG3)의 출력과 제어 신호(RST)를 입력 받아 연산하는 낸드 게이트(ND12,ND13,ND14); 상기 낸드 게이트(ND12,ND13,ND14)의 출력을 반전시켜 상기 패스 게이트(PG1,PG2,PG3;이하 PG)의 출력에 연결되는 제1 인버터(IV11,IV12,IV13;이하 IV1) 및 상기 낸드 게이트(ND12,ND13,ND14;이하 ND)의 출력을 반전시키는 제2 인버터(IV21,IV22,IV23)로 구성된다.
상기 제어 신호(RST)가 하이 레벨이 되면 상기 테스트 모드 제어 신호(TMEN)와 상기 데이터(TM<0:2>) 신호에 관계없이 로우 레벨을 출력한다. 상기 제어 신호(RST)가 로우 레벨이 되면, 비로서 상기 시프트 레지스터는 상기 데이터(TM<0:2>) 신호을 입력 받아 상기 테스트 모드 제어 신호(TMEN)에 따라 데이터(TM<0:2>)를 전송 하고 일시적으로 저장하게 된다.
상기 테스트 모드 제어 신호(TMEN)가 하이 레벨이 되면 상기 패스 게이트(PG)가 턴온되어 상기 데이터(TM<0:2>) 신호가 패스 게이트(PG)에 의해 상기 낸드 게이트(ND)로 전송된다. 상기 낸드 게이트(ND)는 이때 인버터와 같은 기능을 하므로, 상기 제1 인버터(IV1)와 함께 래치 기능을 하여 상기 입력 받은 데이터(TM<0:2>) 신호를 저장하는 기능을 한다. 상기 테스트 모드 제어 신호(TMEN)가 로우 레벨이 되면 상기 패스 게이트(PG)는 턴오프되어 새로 입력 되는 데이터 신호(TM<0;2>)는 상기 낸드 게이트로 전송되지 않는다. 따라서, 상기 테스트 모드 제어 신호(TMEN)가 다시 인에이블 되어 새로운 데이터(TM<0:2>) 신호가 입력 될 때까지 상기 시프트 레지스터는 먼저 받은 데이터(TM<0:2>) 신호를 출력한다.
상기 디코더부(420)는 상기 시프트 레지스터부(410)의 출력 신호가 입력되고, 그 반전 신호들이 각각의 조합에 의해 제1 내지 제7 낸드 게이트(ND1~ND7)에 입력되어 구성된다. 예를 들면, 상기 시프트 레지스터부(410)의 출력 신 호(TENID<0:2>)가 001 이면 상기 제1 내지 제7 낸드 게이트(ND1~ND7)의 출력 신호는 1110111 이므로 제4 낸드 게이트(ND4)의 신호만이 로우 레밸이고 그 외에는 하이 레벨을 출력한다. 이와 같이, 상기 시프트 레지스터부(410)의 출력(TENID<0:2>) 신호의 조합에 의해 상기 제1 내지 제7 낸드 게이트(ND1~ND7)의 출력 신호중 하나는 로우 레벨이고 그 외에는 하이 레벨을 출력하게 된다. 이로 인해 상기 디코더부(420)의 출력(TOUTB<1:7>) 신호를 입력 받은 상기 래치부(440)는 위의 신호에 의해 여러 개의 테스트 모드 신호를 출력하게 된다.
상기 리셋부(430)는 상기 시프트 레지스터부(410)의 출력 신호의 반전 신호들을 입력 받는 제9 낸드 게이트(ND9)로 구성한다. 따라서, 상기 시프트 레지스터부(410)의 출력 신호가 모두 로우 레벨의 신호인 경우에는 상기 리셋부(430)는 로우 레벨을 출력하고, 상기 시프트 레지스터부(410)의 출력 신호중 하나라도 하이 레벨의 신호가 있는 경우에는 상기 리셋부(430)는 하이 레벨을 출력한다.
상기 래치부(440)는 상기 디코더부(420)의 출력(TOUTB<1:7>) 신호와 상기 리셋부(430)의 출력(IRSTB) 신호에 따라 셋 또는 리셋되어 테스트 신호(tm<1:7>)를 출력한다.
즉, 상기 디코더부(420)의 출력(TOUTB<1:7>) 신호에 의해 하이 레벨이 되고, 상기 리셋부(430)의 출력(IRSTB) 신호에 의해 로우 레벨이 되는 신호를 출력한다.
상기 래치부(440)의 구성은 도시한 것과 같다. 상기 래치부(440)의 일부 구성은 상기 디코더부(420)의 출력(TOUTB<1>) 신호가 입력되고 제11 낸드 게이트(ND11)의 출력이 입력되는 제10 낸드 게이트(ND10)와 상기 제10 낸드 게이 트(ND10)의 출력과 상기 리셋부(430)의 출력(IRSTB)이 입력되는 제11 낸드 게이트(ND11), 상기 제10 낸드 게이트(ND10)의 출력을 버퍼링 하는 인버터의 체인으로 상기 테스트 신호(tm<1>)를 출력한다.
그 동작 원리는 예를 들면, 상기 시프트 레지스터부(410)의 출력 신호(TENID<0:2>)가 001 이면 상기 제4 낸드 게이트(ND4)의 출력 만이 로우 레벨이 되었다. 이때, 상기 리셋부(430)의 출력(IRSTB) 신호는 하이 레벨이다. 따라서, 상기 래치부(440)의 출력(tm<4>)은 상기 제4 낸드 게이트(ND4)의 출력을 입력 받아 하이 레벨을 유지하게 된다. 그 후에 상기 시프트 레지스터부(410)의 출력 신호가 000 이면 상기 리셋부(430)의 출력(IRSTB) 신호는 로우 레벨이 되고, 이로 인해 상기 래치부(440)의 출력(tm<4>) 신호는 하이 레벨에서 로우 레벨로 천이하게 된다.
도 6은 도 5에 도시한 보조 테스트 모드 신호 생성 장치의 동작 파형도이다.
도시한 것과 같이, 도 6은 상기 데이터(TM<0:2>) 신호의 각각의 경우에 따른 상기 시프트 레지스터부(410)의 출력 신호(TENID<0:2>)와 상기 디코더부(420)의 출력(TOUTB<1:7>) 신호 및 상기 리셋부(430)의 출력(IRSTB) 신호 및 상기 래치부(440)의 출력(tm<1:7>) 신호의 동작 파형도를 나타낸다.
동작도 1(S1)은 상기 테스트 모드 제어 신호(TMEN)를 나타내고, 동작도 2(S2)는 상기 제어 신호(RST)를 나타내고, 동작도 3 내지 동작도 5(S3~S5)는 상기 데이터 신호(TM<0:2>)를 나타낸다.
상기 시프트 레지스터부(410)의 출력 신호(TENID<0:2>)를 나타내는 동작도 6 내지 동작도 8(S6~S8)은 상기 데이터(TM<0:2>)의 신호를 각각 상기 테스트 모드 제 어 신호(TMEN)의 다음 인에이블 시점까지 유지하고 있음을 나타낸다.
상기 디코더부(420)의 출력 신호(TOUTB<1:7>) 를 나타내는 동작도 10 내지 동작도 16(S10~S16)은 상기 시프트 레지스터부(410)의 출력 신호들(TENID<0:2>)이 디코딩된 신호를 나타낸다. 예를 들면, 상기 시프트 레지스터부(410)의 출력 신호(TENID<0:2>) 중 일부 신호가 하이 레벨인 경우 상기 디코더부(420)의 출력 신호(TOUTB<1:7>) 중 하나의 신호만이 로우 레벨임을 알 수 있다.
상기 리셋부(430)의 출력 신호(IRSTB)를 나타내는 동작도 9(S9)는 상기 시프트 레지스터부(410)의 출력 신호(TENID<0:2>) 모두 로우 레벨인 경우 로우 레벨이고, 그 외에는 하이 레벨임을 알 수 있다.
상기 래치부(440)의 출력 신호(tm<1:7>) 를 나타내는 동작도 17 내지 23(S17~S23)은 각각의 디코더부(420)의 출력 신호가 로우 레벨일 때 셋 되어 하이 레벨을 출력하고 상기 리셋부(430)의 출력(IRSTB) 이 로우 레벨일 때 리셋 되어 로우 레벨이 됨을 나탸낸다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범 위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 보조 테스트 모드 신호 생성 장치는 테스트 모드 신호들의 배선수를 감소시킴으로 레이아웃 면적이 감소하는 효과가 있다.

Claims (12)

  1. 테스트 모드 제어 신호가 인에이블 되는 구간 동안 데이터를 입력 받아 상기 테스트 모드 제어 신호가 다음 인에이블 되는 시점까지 저장하여 출력하는 시프트 레지스터부; 및
    상기 시프트 레지스터부의 출력 신호를 디코딩하여 생성한 신호에 따라 테스트 모드 신호를 출력하고, 리셋 신호에 따라 상기 테스트 모드 신호를 초기화하는 디코딩부를 포함하는 보조 테스트 모드 신호 생성 장치.
  2. 제 1 항에 있어서,
    상기 디코딩부는,
    상기 시프트 레지스터부의 출력을 입력 받아 디코딩하여 출력 신호를 생성하는 디코더부;
    상기 시프트 레지스터부의 출력 신호를 입력 받아 상기 리셋 신호를 출력하는 리셋부; 및
    상기 디코더부의 출력 신호를 입력 받아 저장하여 상기 테스트 모드 신호를 출력하고 상기 리셋 신호에 의해 상기 테스트 모드 신호를 초기화하는 래치부를 포함하는 보조 테스트 모드 신호 생성 장치.
  3. 제 1 항에 있어서,
    상기 데이터는 별도의 테스트 모드 생성 장치에서 발생되는 주 테스트 모드 신호인 보조 테스트 모드 신호 생성 장치.
  4. 제 1 항에 있어서,
    상기 시프터 레지스터부,디코딩부는,
    뱅크 영역에 배치되는 것을 특징으로 하는 보조 테스트 모드 신호 생성 장치.
  5. 제 3 항에 있어서,
    상기 주 테스트 모드 신호는 모드 레지스터 신호와 어드레스 신호에 따라 디코딩되어 출력되는 테스트 모드 디코더의 출력 신호인 것을 특징으로 하는 보조 테스트 모드 신호 생성 장치.
  6. 제 5 항에 있어서,
    상기 테스트 모드 디코더는 페리퍼럴 영역에 배치되어 상기 주 테스트 모드 신호를 출력하여 뱅크 영역의 상기 디코더부에 입력하는 것을 특징으로 하는 보조 테스트 모드 신호 생성 장치.
  7. 제 1 항에 있어서,
    상기 시프트 레지스터부는,
    제어 신호가 인에이블됨에 따라 로우 레벨로 고정된 값을 출력하는 것을 특징으로 하는 보조 테스트 모드 신호 생성 장치.
  8. 데이터를 디코딩하여 출력 신호를 생성하는 디코더부;
    상기 데이터를 입력받아 리셋 신호를 출력하는 리셋부; 및
    상기 디코더부의 출력 신호를 입력 받아 저장하여 테스트 모드 신호를 출력하고 상기 리셋 신호에 의해 상기 테스트 모드 신호를 초기하하는 래치부를 포함하는 보조 테스트 모드 신호 생성 장치.
  9. 제 8 항에 있어서,
    상기 데이터는 별도의 테스트 모드 신호 생성 장치에서 발생되는 주 테스트 모드 신호인 보조 테스트 모드 신호 생성 장치.
  10. 제 8 항에 있어서,
    상기 디코더부,리셋부,래치부는,
    뱅크 영역에 배치되는 것을 특징으로 하는 보조 테스트 모드 신호 생성 장치.
  11. 제 9 항에 있어서,
    상기 주 테스트 모드 신호는 모드 레지스터 신호와 어드레스 신호에 따라 디 코딩되어 출력되는 테스트 모드 디코더의 출력 신호인 것을 특징으로 하는 보조 테스트 모드 신호 생성 장치.
  12. 제 11 항에 있어서,
    상기 테스트 모드 디코더는 페리퍼럴 영역에 배치되어 상기 주 테스트 모드 신호를 출력하여 뱅크 영역의 상기 디코더부에 입력하는 것을 특징으로 하는 보조 테스트 모드 신호 생성 장치.
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