KR20080073690A - 시프터 레지스터 입력 회로 - Google Patents

Abstract

본 발명은 트랜지스터를 이용하여 시프터 레지스터를 제작하는 것에 관한 것이다. 제 1 및 제 2 클럭 신호를 교대로 입력 받아 출력 신호를 내는 복수의 시프터 레지스터로 구성이 되며 각 시프터레지스터 단은 전단의 출력 신호를 받아서 동작을 한다. 전단의 출력 신호를 받아서 동작을 시키도록 하는 입력 회로의 구성에 있어서 종래의 회로에서는 트랜지스터의 문턱 전압에 의한 전압 강하가 일어나서 회로의 동작에 불리하게 작용하여 수명을 단축 시키는 요인이 되며 이러한 문제점을 해결하기 위하여 전단의 출력 신호를 받아들이는 회로 부분을 개선하였으며 이 개선 효과로 인하여 출력전압을 받아서 동작 시키도록 할 때 전압 강하가 없어지도록 하였다. 따라서 본 발명의 회로에 의하여 시프터 레지스터의 동작 특성을 향상 시키고 수명이 길도록 할 수 있다.

시프터 레지스터, 트랜지스터, 구동회로

Description

시프터 레지스터 입력 회로{Input circuit for shift register}

본 발명은 시프터 레지스터 입력 회로에 관한 것으로, 보다 상세하게 설명하면 시프터 레지스터의 동작 신뢰성을 향상시킬 수 있는 시프터 레지스터 입력 회로에 관한 것이다.

시프터 레지스터(shift register)는 디스플레이의 드라이버 회로로서 사용이 되며 LCD(liquid crystal display) 나 OLED(organic light emitting display) 기판에 집적이 되어 활용이 되고 있다.

이러한 시프터 레지스터는 사용 도중에 사용하는 트랜지스터의 특성변화가 생기고 이러한 특성변화에 기인하여 시프터 레지스터의 동작 열화가 일어나는 문제가 있다.

도 1 과 도 2는 종래 특허 출원번호 10-2002-0033455에서 제시되고 있는 회로를 보여 주고 있다. 도 1은 시프터 레지스터의 블록도를 나타내며 도 2는 각 시프터 레지스터의 각 스테이지의 구체 회로도를 보여 주고 있다. 도 1과 같이 일반적인 시프터 레지스터는 복수의 스테이지 (시프터 레지스터; SR1,SR2,...,SRN) 들 이 종속 연결되어 있으며 각 스테이지의 출력(Gout) 이 다음 스테이지의 입력 단자(IN)에 연결이 된다. 각 스테이지는 입력단자(IN), 출력단자(OUT), 제어단자(CT), 클럭신호(CKV, CKVB) 입력단자, 제 1전원 전압 (Voff), 제 2 전원 전압 (Von) 단자를 가진다. 첫 번째 스테이지(SR1)의 입력 단자에는 개시 신호 STV가 입력단자로 입력이 되며 각 스테이지에서는 출력신호 Gout(1), Gout(2), Gout(3), Gout(4)... 들이 각 신호에 맞추어 순차적으로 출력이 되어 이를 활용하게 되며 이들 출력 신호는 다음 스테이지의 입력(IN) 단자로도 연결이 된다. 홀수번째 스테이지(SR1,SR3,SR5,..)에는 제 1 클럭신호(CKV)가 제공되고 짝수번째 스테이지 (SC2,SC4,...)등에는 제 2 클럭신호 (VKB)가 제공 된다. 제 1클럭 신호 (CKV)와 제 2 클럭신호 (CKVB)는 서로 반대 되는 위상을 가진다.

도 2의 구체 회로도는 풀업 구동 트랜지스터(502, 504, 506), 풀다운 구동 트랜지스터(508), 게이트 출력 구동부 (510, 512)를 포함하고 있다.

트랜지스터 NT1 은 제 2 전원 전압(Von) 단자에 드레인이 연결되고, 전단의 출력 신호인 Gout(N-1)을 입력 받는 입력 단자(IN)에 게이트가 연결되고 노드 N1에 소스가 연결된다. 전단의 출력 신호가 NT1을 통해 노드 N1으로 공급이 되면서 동작이 개시 되며 이 때 전단의 출력 신호가 손실 없이 노드 N1에 공급이 되는 것이 필요하다. 이와 같이 전단의 출력 신호가 입력되는 NT1트랜지스터의 또 다른 연결법은 도 3과 같다. 도 3의 연결법은 일반적으로 널리 사용이 되며 그 한 예는 종래 특허 출원 번호 10-2004-0004764 에 나와 있다. 도 3에서는 드레인이 제 2 전원 전압 (Von)에 연결이 되는 대신에 게이트와 연결이 되어 있다. 전단의 출력 전압은 이 드레인 전극을 통해 시프터 레지스터로 유입이 된다. 이러한 경우에도 전단의 출력 전압은 손실 없이 시프터 레지스터로 유입이 되어야 좋은 동작 특성을 확보 할 수 있다.

그러나 트랜지스터의 동작은 게이트 전압이 일정 문턱전압(VT)를 초과하여야 동작이 개시되고 이러한 문턱전압 때문에 시프터 레지스터로 유입이되는 전압은 입력 전압보다 작은 값이 된다. 따라서 입력 전압이 모두 손실없이 회로로 유입이 될 때 비하여 동작의 특성이 떨어지고 회로의 수명을 감소시키는 요인이 된다.

본 발명은 이와 같은 종래 기술의 문제점을 해결하기 위하여, 회로의 동작 성능을 향상 시키고 트랜지스터의 특성이 저하되더라도 시프터 레지스터의 동작에는 영향을 주지 않고 정상 동작할 수 있도록 하는 회로를 제공하는데 있다.

또 다른 목적은 트랜지스터의 제조 시에 트랜지스터의 특성이 저하되더라도 시트터레지스터의 동작 특성에는 영향을 주지 않는 회로를 제공하는데 있다.

특히 이 회로는 전단의 출력전압을 입력시키는 회로를 개선하여 본 발명의 목적을 달성하고자 하는데 있다.

상기한 목적을 달성하기 위하여 본 발명은 이전단 시프터 레지스터의 출력 신호 전압이 드레인 전극에 인가되는 제1 트랜지스터; 및 게이트 전극이 상기 제1 트랜지스터의 소스 전극에 연결되며, 드래인 전극은 시프터 레지스터의 전원 전압에 연결되고, 소스 전극은 현재단 시프터 레지스터 회로의 입력단(N1)에 연결되는 제2 트랜지스터를 포함하여 이루어지는 시프터 레지스터 입력 회로를 제시한다.

여기서, 상기 제1 트랜지스터의 게이트 전극은 상기 전원 전압에 연결되거나 상기 제1 트랜지스터의 드레인 전극에 연결될 수 있으며, 상기 제2 트랜지스터의 게이트 전극과 소스 전극에 연결되는 전기용량을 더 포함할 수도 있다.

이상, 설명한 바와 같이 본 발명에서는 트랜지스터를 사용하는 시프터 레지스터의 구성이나 기타 회로에서 입력 전압을 제어하는 회로의 손실을 줄여줄 수가 있으며 따라서 회로의 동작 신뢰성을 향상시키고 트랜지스터의 열화가 진행되거나 공정의 이상으로 트랜지스터의 성능이 저하되어도 신뢰성 있는 동작 특성을 확보하여 회로의 동작 수명을 연장시킬 수 있다.

본 발명에 따른 시프터 레지스터 입력 회로에 의하면 트랜지스터 하나와 전기용량 하나를 추가하고 첫 번째 트랜지스터(제1 트랜지스터)의 드레인 전극으로 전단의 출력 펄스 혹은 제어 신호가 입력되며 이 첫 번째 트랜지스터의 게이트 전극은 제 2전원 전압 Von에 연결이 된다. 첫 번째 트랜지스터의 소스 전극은 두 번째 트랜지스터(제2 트랜지스터)의 게이트 전극에 연결이 되며 이 두 번째 트랜지스터의 소스 전극과 두 번째 트랜지스터의 게이트 전극 사이에는 전기용량이 연결된다. 두 번째 트랜지스터의 드레인 전극은 제 2 전원 전압 Von에 연결이 된다. 입력 전압은 두 번째 트랜지스터의 소스쪽으로 출력이 되며 이러한 회로 구성으로 종래 기술의 문제점을 해결할 수 있다.

보다 상세하게 본 회로의 구성을 도 4를 통하여 설명을 하면 1001의 T1이 상기 첫 번째 트랜지스터에 해당이 되며 T1의 드레인 전극으로 전단의 출력 전압 혹은 제어신호가 입력된다. 1002의 T2가 상기 두 번째 트랜지스터에 해당이 되며 1003의 전기용량 C1이 트랜지스터 T2의 소스 전극과 게이트 전극 사이에 연결이 되 어 있으며 이 게이트 전극은 트랜지스터 T1의 소스 전극과 연결이 되어 있다. T1의 게이트 전극과 T2의 드레인 전극은 제 2 전원전압 Von에 연결이 되어 있다.

도 5를 참조하여 실시예를 설명하면 다음과 같다. 도 5는 시프터 레지스터 구성의 한 예를 보여 주며 구성도 도 1에서 CKV와 CKVB(클럭 신호)가 모두 각 시프터 레지스터에 연결이 되는 회로의 예이다. 도 5에서 시프터 레지스터의 입력부에 본 발명의 회로가 적용이 되어 있으며 다른 기능들은 전술한 바와 동일하다. 전단의 출력 전압은 본 발명의 입력부의 회로를 통하여 현재단 시프트 레지스터 회로(도 5의 구성에서 상기 입력부를 제외한 구성)의 입력단인 노드 N1에 들어오게 된다. 이 때 노드 N1에 들어오는 전압은 본 발명의 회로에 의하여 손실없이 들어오게 된다.

이 때 노드 N1의 출력전압을 도 6에 나타냈다. 도 6의 입력 전압이 본 발명의 회로로 입력이 되는 전압이며 점선으로 표시되어 있는 것이 N1 노드의 전압이다. 입력 전압이 들어오는 동안 N1 노드의 전압이 충분히 입력 전압과 같아지는 것을 확인할 수 있다. 종래 기술과 비교하기 위하여 종래 기술의 입력 회로를 이용한 경우의 전압을 나타낸 것이 도 7이다. 도 7에서 보는 바와 같이 종래 회로를 이용할 경우 노드 N1에 인가되는 전압이 입력 전압에 비하여 낮아지는 것을 잘 알 수 있다.

이러한 본 발명의 회로는 실시예의 시프터 레지스터 뿐 아니라 여려 종류의 시프터 레지스터나 입력 전압을 처리하는 회로에는 모두 사용될 수 있다.

도 8은 본 발명의 또 다른 예를 보여 주는 것이다. 트랜지스터 T2의 게이트 와 소스 전극 사이에 연결이 되어 있는 전기용량을 제거한 형태이며 이 경우는 트랜지스터의 T2의 게이트와 소스 사이에 존재하는 기생용량에 의하여 동작이 된다.

도 9는 본 발명의 또 다른 예를 보여 주는 것이다. 트랜지스터 T1의 게이트가 입력단자 쪽에 연결이 된 경우이다. 이 경우에도 전기용량 C1을 둘 수도 있고 제거할 수도 있으며 제거한 경우에는 트랜지스터 T2의 기생용량이 그 역할을 대신하게 된다.

도 1은 일반적인 시프터 레지스터의 블록도.

도 2는 도 1의 각 시프터 레지스터의 일반적인 구체 회로도.

도 3은 종래의 회로에 있어서 입력부의 회로 구성.

도 4는 본 발명에 의한 시프터 레지스터의 입력부 회로 구성.

도 5는 본 발명에 의한 입력부 회로를 적용한 시프터 레지스터 실시 예.

도 6은 본 발명에 의한 개선 효과를 보여 주는 그래프.

도 7은 종래 회로에 의한 전압 강하를 보여주는 그래프.

도 8은 본 발명의 다른 실시 예.

도 9는 본 발명의 또 다른 실시예.

<도면의 주요 부분에 대한 부호의 설명>

CKV: 제 1 클럭 신호, CKVB: 제 2 클럭 신호, Voff: 제 1 전원전압,

Von: 제 2 전원 전압, STV: 개시신호, IN: 시프터 레지스터의 입력단

OUT: 시프터 레지스터의 출력단, T1(1001): 본 발명 회로의 첫 번째 트랜지스터. T2(1002): 본 발명 회로의 두 번째 트랜지스터, C1(1003): 본 발명의 전기 용량

Claims (4)

1. 이전단 시프터 레지스터의 출력 신호 전압이 드레인 전극에 인가되는 제1 트랜지스터; 및

   게이트 전극이 상기 제1 트랜지스터의 소스 전극에 연결되며, 드래인 전극은 시프터 레지스터의 전원 전압에 연결되고, 소스 전극은 현재단 시프터 레지스터 회로의 입력단(N1)에 연결되는 제2 트랜지스터

   를 포함하여 이루어지는 시프터 레지스터 입력 회로.
2. 제 1 항에 있어서,

   상기 제1 트랜지스터의 게이트 전극은 상기 전원 전압에 연결되는 것을 특징으로 하는 시프터 레지스터 입력 회로.
3. 제 1 항에 있어서,

   상기 제1 트랜지스터의 게이트 전극은 상기 제1 트랜지스터의 드레인 전극에 연결되는 것을 특징으로 하는 시프터 레지스터 입력 회로.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 제2 트랜지스터의 게이트 전극과 소스 전극에 연결되는 전기용량을 더 포함하는 것을 특징으로 하는 시프터 레지스터 입력 회로.

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