KR20080061838A - Monitoring pattern and method of forming the monitoring pattern in semiconductor device - Google Patents

Monitoring pattern and method of forming the monitoring pattern in semiconductor device Download PDF

Info

Publication number
KR20080061838A
KR20080061838A KR1020060136979A KR20060136979A KR20080061838A KR 20080061838 A KR20080061838 A KR 20080061838A KR 1020060136979 A KR1020060136979 A KR 1020060136979A KR 20060136979 A KR20060136979 A KR 20060136979A KR 20080061838 A KR20080061838 A KR 20080061838A
Authority
KR
South Korea
Prior art keywords
pattern
monitoring pattern
bridge
bridge monitoring
terminal
Prior art date
Application number
KR1020060136979A
Other languages
Korean (ko)
Other versions
KR100871756B1 (en
Inventor
김정태
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060136979A priority Critical patent/KR100871756B1/en
Publication of KR20080061838A publication Critical patent/KR20080061838A/en
Application granted granted Critical
Publication of KR100871756B1 publication Critical patent/KR100871756B1/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line

Abstract

A monitoring pattern of a semiconductor device is provided to minimize an area for embodying a monitoring pattern by monitoring two different electrical parameters by one pattern. A first bridge monitoring pattern includes a first terminal(102). A second bridge monitoring pattern includes a second terminal(104). An insulation layer is formed to vertically separate a pattern(101) for the first bridge monitoring pattern from a pattern(103) for the second bridge monitoring pattern, electrically insulating the patterns. A via(105,106) is formed in the insulation layer to perform electrical conduction between the pattern for the first bridge monitoring pattern and the pattern for the second bridge monitoring pattern and between the first terminal and a probing pad. The pattern for the bridge monitoring can include a straight interconnection line connected to the terminal and a plurality of vertical interconnection lines vertically connected to the straight interconnection line at regular intervals.

Description

반도체 소자의 모니터링용 패턴 및 형성방법{Monitoring pattern and method of forming the monitoring pattern in semiconductor device}Monitoring pattern and method of forming the monitoring pattern in semiconductor device

도1에는 본 발명의 특징에 따른 모니터링 패턴의 구조를 도시한 것이다.1 illustrates the structure of a monitoring pattern according to a feature of the invention.

도2에는 도1에 나타난 모니터링용 패턴의 1-1' 부분의 단면을 도시한 것이다. Figure 2 shows a cross section of the 1-1 'portion of the monitoring pattern shown in FIG.

도3은 금속선간의 브리지가 발생한 경우를 주사전자현미경(SEM)으로 촬영한 사진이다.3 is a photograph taken with a scanning electron microscope (SEM) when a bridge between metal lines occurs.

도4는 비아의 매립이 불량하게 진행된 경우를 주사전자현미경(SEM)으로 촬영한 사진이다.4 is a photograph taken with a scanning electron microscope (SEM) in a case where the via of the via is poorly embedded.

(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

101:제1 브리지 모니터링용 패턴 102:제1 단자101: first bridge monitoring pattern 102: first terminal

103:제2 브리지 모니터링용 패턴 104:제2단자103: second bridge monitoring pattern 104: second terminal

105:비아 106:비아 105: Via 106: Via

201:제1 브리지 모니터링용 패턴 202:비아 201: Pattern 202 for first bridge monitoring: Via

203:제2브리지 모니터링용 패턴 204:절연막 203: Pattern for monitoring the second bridge 204: Insulation film

본 발명은 반도체 소자의 제조 공정이 정상적으로 진행되었는지를 모니터링(monitoring)하기 위하여 사용되는 모니터링용 패턴에 있어서, 금속배선의 브리지(bridge)의 모니터링과 금속배선을 수직으로 연결하는 비아 저항의 모니터링을 동시에 수행하는 모니터링용 패턴 및 모니터링 패턴 형성방법에 관한 것이다.The present invention provides a monitoring pattern used for monitoring whether a semiconductor device manufacturing process has been normally performed, and simultaneously monitoring a bridge of a metal wiring and a via resistance for vertically connecting the metal wiring. It relates to a monitoring pattern to perform and a method of forming the monitoring pattern.

일반적으로 반도체 소자를 제조하는 과정에서 발생된 공정 이상 여부를 모니터링하기 위하여 다이(die)와 다이 사이의 스크라이브 라인(scribe line)에 테스트 패턴을 형성한다. 즉 반도체 소자의 특정 부분이 정상적으로 구성되었는 지를 모니터링하기 위해 상기 특정 부분의 형성이 완료된 후 상기 모니터링 패턴을 통해 전기적 테스트를 수행함으로써 실제로 진행된 부분에서의 정상 진행 여부를 추정하게 되는 것이다. 이러한 패턴 중에는 신호 전달을 위한 금속선의 형성이 정상적으로 진행되었다면 서로 고립되어야 할 금속선간에 상호 단락, 즉 브리지가 발생하였는지를 모니터링하는 브리지 모니터링용 패턴과 서로 절연체를 두고 수직으로 이격된 금속선 간을 상호 연결하는 비아 또는 상기 비아가 복수로 연결되어 있는 비아 체인의 저항을 모니터링하는 비아 저항 모니터링용 패턴이 있다. 도3은 금속선간의 브리지가 발생한 경우를 주사전자현미경(SEM)으로 촬영한 결과이며, 이러한 브리지가 발생하면 상기 브리지 부분을 통해 전기가 흐르게 되어 신호 전달의 불량이 발생된다. 또 한 도4는 비아의 매립이 불량하게 진행된 경우를 주사전자현미경(SEM)으로 촬영한 결과이며, 이러한 불량이 발생하면 비아 저항 또는 비아 체인 저항이 급격히 증가하여 소자 동작에 심각한 악영향을 주게 된다. 따라서 이러한 금속선 간 브리지 또는 비아 매립의 불량을 모니터링 패턴을 통해 체크 함으로써 이를 바탕으로 현재 진행되고 있는 공정의 문제점을 찾아 낼 수 있게 된다. In general, a test pattern is formed on a scribe line between a die and a die in order to monitor whether or not a process abnormality occurred in manufacturing a semiconductor device. That is, after the formation of the specific portion is completed to monitor whether the specific portion of the semiconductor device is normally configured by performing an electrical test through the monitoring pattern to estimate whether or not the normal progress in the actually progressed portion. Among these patterns, if the formation of the metal wire for signal transmission proceeds normally, a short circuit between the metal wires to be isolated from each other, that is, a bridge monitoring pattern that monitors whether a bridge has occurred, and a via which interconnects the metal wires vertically spaced apart from each other with insulation Alternatively, there is a via resistance monitoring pattern for monitoring the resistance of the via chain having a plurality of vias connected thereto. FIG. 3 is a result of photographing a case where a bridge between metal lines occurs with a scanning electron microscope (SEM). When such a bridge occurs, electricity flows through the bridge portion, resulting in poor signal transmission. In addition, FIG. 4 is a result of photographing a case where the via of the via is poorly embedded with a scanning electron microscope (SEM), and when such a defect occurs, the via resistance or the via chain resistance increases rapidly, which seriously affects device operation. Therefore, by checking the failure of the bridge between the metal wires or via buried through the monitoring pattern it can be found the problem of the ongoing process based on this.

일반적으로 브리지 모니터링용 패턴은 동일 층에서 형성된 금속선 간의 브리지 여부를 모니터링 하며, 비아 저항 모니터링 패턴은 절연체를 사이에 두고 수직으로 이격된 금속선 간의 연결인 비아의 저항을 모니터링 하게 된다. 따라서 종래에는 금속선 간의 브리지 발생과 수직으로 이격된 금속선을 연결하는 비아 저항을 동시에 수행하는 모니터링 하는 패턴이 없었으므로 각각 별개의 패턴으로 따로 제작하여 사용하여야 했다.In general, the bridge monitoring pattern monitors whether there is a bridge between metal wires formed in the same layer, and the via resistance monitoring pattern monitors the resistance of the via, which is a connection between vertically spaced metal wires with an insulator interposed therebetween. Therefore, in the related art, since there was no monitoring pattern for simultaneously performing bridge resistance between the metal wires and via resistances connecting the metal wires vertically spaced apart from each other, they had to be manufactured and used separately as separate patterns.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 금속배선의 브리지 발생 여부의 모니터링과 금속배선을 수직으로 연결하는 비아 저항의 모니터링을 동시에 수행하는 모니터링용 패턴 및 모니터링 패턴의 형성방법에 관한 것이다. The present invention has been made to solve the above problems, and relates to a monitoring pattern and a method of forming a monitoring pattern to simultaneously monitor the occurrence of the bridge of the metal wiring and the monitoring of the via resistance connecting the metal wiring vertically will be.

상기와 같은 목적을 달성하기 위하여 본 발명은, 제1 단자를 구비한 제1 브리지 모 니터링용 패턴; 제2단자를 구비한 제2 브리지 모니터링용 패턴; 상기 제1 브리지 모니터링용 패턴과 제2 브리지 모니터링용 패턴을 상하로 이격 시키고 상기 패턴간의 전기적 절연을 위해 형성되는 절연막; 상기 제1 브리지 모니터링용 패턴과 제2브리지 모니터링용 패턴 간 및 상기 제1단자와 프루빙 패드간의 전기 전도를 위해 상기 절연막에 형성되는 비아; 및 상기 프루빙 패드를 포함하는 것을 특징으로 한다. 이때 상기 브리지 모니터링용 패턴은 상기 단자와 각각 연결된 직선의 배선 라인 및 상기 직선의 배선 라인에 수직한 방향을 가지며 일정 간격으로 연결된 다수의 수직 방향 배선 라인을 구비한 패턴을 구비하고, 상기 패턴간에는 상기 수직 방향 배선 라인의 측면 간에 일정 간격이 유지되도록 배열된 것을 특징으로 한다. 또한 상기 비아는 제1브리지 모니터링 용 패턴의 수직 방향 배선 라인 위에 형성되며 제2브리지 모니터링용 패턴의 수직 방향 배선 라인은 상기 비아와 연결되면서 제1브리지 모니터링용 패턴의 수직 방향 배선 라인과 일치되도록 배열된다. In order to achieve the above object, the present invention, the first bridge monitoring pattern having a first terminal; A second bridge monitoring pattern having a second terminal; An insulating layer spaced apart from the upper and lower portions of the first bridge monitoring pattern and the second bridge monitoring pattern and electrically isolated between the patterns; A via formed in the insulating layer for electrical conduction between the first bridge monitoring pattern and the second bridge monitoring pattern and between the first terminal and the probe pad; And the probing pad. In this case, the bridge monitoring pattern includes a pattern having a straight line line connected to each of the terminals and a plurality of vertical line lines having a direction perpendicular to the line line of the straight line and connected at regular intervals. It is characterized in that it is arranged so that a predetermined distance is maintained between the sides of the vertical wiring line. In addition, the via is formed on the vertical wiring line of the first bridge monitoring pattern, and the vertical wiring line of the second bridge monitoring pattern is arranged to be aligned with the vertical wiring line of the first bridge monitoring pattern while being connected to the via. do.

본 발명의 또 다른 목적인 상기의 모니터링 패턴의 형성방법은 제1 금속을 도포한 후 노광 공정 및 식각 공정을 통해 제1단자를 구비한 제1 브리지 모니터링용 패턴을 형성하는 단계; 절연막을 도포하는 단계; 상기 제1 브리지 모니터링용 패턴과 제2 브리지 모니터링용 패턴 및 상기 제1단자와 프루빙 패드를 연결하는 비아를 형성하는 단계; 및 제2금속을 도포한 후 노광 공정 및 식각 공정을 통해 제2 단자를 구비한 제2 브리지 모니터링용 패턴 및 상기 프루빙 패드를 형성하는 단계를 포함하는 것을 특징으로 한다. According to another aspect of the present invention, there is provided a method of forming a monitoring pattern, comprising: forming a first bridge monitoring pattern including a first terminal through an exposure process and an etching process after applying a first metal; Applying an insulating film; Forming vias connecting the first bridge monitoring pattern, the second bridge monitoring pattern, and the first terminal and the probing pad; And forming a second bridge monitoring pattern having the second terminal and the proving pad through the exposure process and the etching process after applying the second metal.

이하 첨부된 도면을 참고로 하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 본 발명의 기술적 사상의 한도 내에서 여러 형태로 구현될 수 있으며 여기에 설명하는 실시예에 한정되지 않는다. Hereinafter, with reference to the accompanying drawings will be described in detail to be easily carried out by those of ordinary skill in the art. As those skilled in the art would realize, the described embodiments may be modified in various ways, all without departing from the spirit or scope of the present invention.

도1에는 본 발명의 특징에 따른 모니터링 패턴의 평면도가 나타나 있다. 도1을 참조하며, 본 발명의 특징에 따른 모니터링 패턴은 제1브리지 모니터링용 패턴(101) 및 제2브리지 모니터링용 패턴(103)이 절연막(미도시)을 사이에 두고 아래 및 위로 이격되어 있다. 이때 상기 브리지 모니터링용 패턴 각각은 프루빙(probing)을 위한 모니터링 단자, 즉 제1 단자(102) 및 제2 단자(104)를 구비하고, 각각의 단자와 연결된 직선의 배선 라인과 상기 배선 라인에 수직한 방향을 가지며 일정 간격으로 연결된 다수의 수직 방향 배선 라인을 구비한 패턴이2개 존재하며, 상기 2개의 패턴은 수직 방향 배선 라인의 측면 간에 일정 간격을 유지하도록 배열된 구조를 가진다. 절연막 아래에 존재하는 제1 브리지 모니터링용 패턴(101) 및 절연막 위에 존재하는 제2 브리지 모니터링용 패턴(103)은 비아(105)를 통해 연결되어 있으며, 제2브리지 모니터링 용 패턴의 수직 방향 배선 라인과 제1브리지 모니터링용 패턴의 수직 방향 배선 라인은 서로 일치하도록 배열된다. 이때 비아는 각 브리지 모니터링용 패턴의 수직 방향 배선 라인 위에 형성될 수 있으며, 도1에서와 같이 하나의 수직 방향 배선 라인 위에 복수 개로 형성함으로써 비아 체인의 역할을 수행하 도록 구성할 수 있다. 이때 제1 브리지 모니터링용 패턴에 구비된 제1 단자(102)는 비아(106)를 통해 프루빙 패드(미도시)와 연결될 수 있다. 이때 상기 프루빙 패드는 제2 금속선 레벨에서 형성된다.1 shows a plan view of a monitoring pattern in accordance with aspects of the present invention. Referring to FIG. 1, in the monitoring pattern according to an exemplary embodiment of the present invention, the first bridge monitoring pattern 101 and the second bridge monitoring pattern 103 are spaced below and over with an insulating film (not shown) interposed therebetween. . In this case, each of the bridge monitoring patterns includes a monitoring terminal for probing, that is, a first terminal 102 and a second terminal 104, each of which is connected to a straight line line and the wiring line connected to each terminal. There are two patterns having a plurality of vertical wiring lines having a vertical direction and connected at regular intervals, and the two patterns have a structure arranged to maintain a predetermined distance between sides of the vertical wiring lines. The first bridge monitoring pattern 101 existing under the insulating film and the second bridge monitoring pattern 103 existing on the insulating film are connected through the vias 105, and the vertical wiring lines of the second bridge monitoring pattern are connected. And the vertical wiring lines of the first bridge monitoring pattern are arranged to coincide with each other. In this case, the vias may be formed on the vertical wiring lines of each bridge monitoring pattern, and as shown in FIG. 1, the vias may be formed on a plurality of vertical wiring lines to serve as a via chain. In this case, the first terminal 102 provided in the first bridge monitoring pattern may be connected to a probe pad (not shown) through the via 106. The probing pad is then formed at the second metal line level.

본 발명의 특징에 따른 모니터링용 패턴을 이용하는 경우, 제1 브리지 모니터링용 패턴 또는 제2 브리지 모니터링용 패턴을 이용하여서는 제1 금속배선 공정 또는 제2 금속배선 공정 진행 후의 브리지 여부, 즉 금속 배선 공정이 정상적으로 진행되었는지 여부를 모니터링 할 수 있다. 이 경우, 제1 브리지 모니터링용 패턴은 제1단자(102) 를 이용하여 프루빙하며, 제2 브리지 모니터링용 패턴은 제2단자(104) 를 이용하여 프루빙한다. 또한 제1 단자 중 어느 하나와 제2 단자 중 어느 하나를 선택하여 프루빙 함으로써 제1 및 제2 브리지 모니터링용 패턴 간에 형성된 비아 또는 비아 체인의 저항값을 측정할 수 있으며, 이를 통해 비아 형성 공정이 정상적으로 진행되었는 지 여부를 모니터링 할 수 있게 된다. 따라서 본 발명의 모니터링 패턴에서는 단지 프루빙 단자를 어떤 방식으로 선택하는 가에 따라 금속배선의 브리지 또는 비아 저항의 모니터링을 수행할 수 있다. When using the monitoring pattern according to the characteristics of the present invention, by using the first bridge monitoring pattern or the second bridge monitoring pattern whether the bridge after the first metal wiring process or the second metal wiring process, that is, the metal wiring process is You can monitor whether or not you proceeded normally. In this case, the first bridge monitoring pattern is probed using the first terminal 102, and the second bridge monitoring pattern is probed using the second terminal 104. In addition, by selecting and probing any one of the first terminal and the second terminal, the resistance value of the via or via chain formed between the first and second bridge monitoring patterns may be measured. You will be able to monitor whether or not you proceeded normally. Therefore, in the monitoring pattern of the present invention, it is possible to monitor the bridge or via resistance of the metallization depending on only how the probing terminal is selected.

도2에는 도1에 나타난 모니터링용 패턴의 1-1' 부분의 단면을 나타낸 것이다. 도2를 참조하여 본 발명의 특징을 따르는 모니터링 패턴을 형성하는 방법을 단계별로 나타내면 다음과 같다. 제1 금속을 도포 하고 감광층을 도포한 후 노광 공정 및 식각 공정을 통해 제1 브리지 모니터링용 패턴(201)을 형성한다. 이때 상기 제1금속으로는 알루미늄, 텅스턴 또는 구리 등이 사용될 수 있다. 다음, 절연막(204)을 도포한다. 상기 절연막으로는 실리콘 산화막, 실리콘 질화막 등을 포함하다. 다음, 제1 브리지 모니터링 패턴과 제1 브리지 모니터링을 연결하기 위한 비아홀(202)를 형성한다. 이때 상기 비아홀은 제1브리지 모니터링 패턴의 수직 방향 배선 라인에 복수개가 형성될 수 있으며, 제1단자 위에도 형성된다. 다음, 상기 금속을 전면 도포하여 비아홀을 매립한다. 이때 비아홀의 매립은 알루미늄, 텅스텐, 구리 등을 이용하여 수행할 수 있으며, 상기 금속의 도포 전 확산방지를 위하여 티타튬 질화막, 타탄륨 질화막등을 먼저 비아 내부에 도포할 수 있다. 다음 상기 비아 매립을 위해 도포된 금속 위에 감광층을 도포하고 노광 공정 및 식각 공정을 통해 제2 브리지 모니터링용 패턴(203)을 형성한다. 이때 제2브리지 모니터링 용 패턴의 수직 방향 배선 라인이 제1브리지 모니터링용 패턴의 수직 방향 배선 라인과 일치하도록 패턴닝한다. 따라서 제2브리지 모니터링용 패턴은 비아를 통해 제1모니터링용 패턴과 전기적으로 연결되며, 비아가 복수로 존재하는 경우에는 체인 패턴을 형성하게 된다. 또한 본 단계에서 제1단자 위에 형성된 비아를 통하여 연결되는 프루빙 패드도 형성되게 된다. Figure 2 shows a cross section of the 1-1 'portion of the monitoring pattern shown in FIG. Referring to Fig. 2, a step-by-step method for forming a monitoring pattern in accordance with the features of the present invention is as follows. After the first metal is coated and the photosensitive layer is applied, the first bridge monitoring pattern 201 is formed through an exposure process and an etching process. In this case, aluminum, tungsten or copper may be used as the first metal. Next, the insulating film 204 is applied. The insulating film includes a silicon oxide film, a silicon nitride film and the like. Next, a via hole 202 for connecting the first bridge monitoring pattern and the first bridge monitoring is formed. In this case, a plurality of via holes may be formed in a vertical wiring line of the first bridge monitoring pattern, and may also be formed on the first terminal. Next, the via hole is completely filled by filling the metal. In this case, the via hole may be embedded using aluminum, tungsten, copper, or the like, and a titanium nitride film, a tartan nitride film, or the like may be first applied to the inside of the via to prevent diffusion of the metal. Next, a photosensitive layer is coated on the metal applied for filling the via, and the second bridge monitoring pattern 203 is formed through an exposure process and an etching process. In this case, the vertical wiring line of the second bridge monitoring pattern is patterned to match the vertical wiring line of the first bridge monitoring pattern. Therefore, the second bridge monitoring pattern is electrically connected to the first monitoring pattern through the via, and when there are a plurality of vias, the second bridge monitoring pattern is formed. In addition, in this step, a proving pad connected to a via formed on the first terminal may be formed.

경우에 따라 비아 매립 후 CMP를 통해 비아홀에 매립된 금속을 제외하고 모두 제거한 후 제2 금속을 다시 도포한 후 제2브리지 모니터링용 패턴 및 프루빙 패드를 형성할 수 있다. In some cases, after the via filling, the CMP may remove all but the metal buried in the via hole, and then reapply the second metal to form the second bridge monitoring pattern and the proving pad.

본 발명에 의할 경우, 반도체 소자의 서로 다른 2가지 전기적 파라메터를 한개의 패턴으로 모니터링 할 수 있으므로 모니터링 패턴의 구현을 위한 면적을 최소화 할 수 있으며, 복합적인 문제의 효과적인 분석이 가능하여 분석의 정확성을 기할 수 있다. According to the present invention, since two different electrical parameters of the semiconductor device can be monitored in one pattern, the area for realizing the monitoring pattern can be minimized, and the accuracy of the analysis can be effectively analyzed for a complex problem. Can be written.

Claims (7)

제1 단자를 구비한 제1 브리지 모니터링용 패턴; 제2단자를 구비한 제2 브리지 모니터링용 패턴; 상기 제1 브리지 모니터링용 패턴과 제2 브리지 모니터링용 패턴을 상하로 이격 시키고 상기 패턴간의 전기적 절연을 위해 형성되는 절연막; 상기 제1 브리지 모니터링용 패턴과 제2브리지 모니터링용 패턴 간 및 상기 제1단자와 프루빙 패드간의 전기 전도를 위해 상기 절연막에 형성되는 비아; 및 상기 프루빙 패드를 포함하는 것을 특징으로 하는 반도체 소자의 모니터링용 패턴.A first bridge monitoring pattern having a first terminal; A second bridge monitoring pattern having a second terminal; An insulating layer spaced apart from the upper and lower portions of the first bridge monitoring pattern and the second bridge monitoring pattern and electrically isolated between the patterns; A via formed in the insulating layer for electrical conduction between the first bridge monitoring pattern and the second bridge monitoring pattern and between the first terminal and the probe pad; And the probing pad. 제1항에 있어서, 상기 브리지 모니터링용 패턴은 상기 단자와 각각 연결된 직선의 배선 라인 및 상기 직선의 배선 라인에 수직한 방향을 가지며 일정 간격으로 연결된 다수의 수직 방향 배선 라인을 구비한 패턴을 구비하고, 상기 패턴간에는 상기 수직 방향 배선 라인의 측면 간에 일정 간격이 유지되도록 배열된 것을 특징으로 하는 반도체 소자의 모니터링용 패턴. The method of claim 1, wherein the bridge monitoring pattern has a pattern having a plurality of vertical wiring lines connected at regular intervals and having a direction perpendicular to the wiring lines of straight lines connected to the terminals and the wiring lines of the straight lines, respectively; And a pattern for monitoring the semiconductor device, wherein the pattern is arranged to maintain a predetermined distance between the side surfaces of the vertical wiring line. 제2항에 있어서, 상기 제2브리지 모니터링용 패턴의 수직 방향 배선 라인은 상기 비아와 연결되면서 상기 제1브리지 모니터링용 패턴의 수직 방향 배선 라인과 일치되도록 배열되는 것을 특징으로 하는 반도체 소자의 모니터링 패턴.The monitoring pattern of claim 2, wherein the vertical wiring line of the second bridge monitoring pattern is connected to the via to be aligned with the vertical wiring line of the first bridge monitoring pattern. . 제2항 또는 제3항에 있어서, 상기 비아는 상기 브리지 모니터링용 패턴의 수직 방향 배선 라인 위에 복수 개로 형성된 것을 특징으로 하는 반도체 소자의 모니터링용 패턴.The monitoring pattern of claim 2, wherein a plurality of vias are formed on vertical wiring lines of the bridge monitoring pattern. (a) 제1 금속을 도포한 후 노광 공정 및 식각 공정을 통해 제1단자를 구비한 제1 브리지 모니터링용 패턴을 형성하는 단계; (a) forming a first bridge monitoring pattern having a first terminal through an exposure process and an etching process after applying the first metal; (b) 절연막을 도포하는 단계; (b) applying an insulating film; (c) 상기 제1 브리지 모니터링용 패턴과 제2 브리지 모니터링용 패턴 및 상기 제1단자와 프루빙 패드를 연결하는 비아홀을 형성하는 단계; 및(c) forming a via hole connecting the first bridge monitoring pattern, the second bridge monitoring pattern, and the first terminal and the proving pad; And (d) 제2금속을 도포한 후 노광 공정 및 식각 공정을 통해 제2 단자를 구비한 제2 브리지 모니터링용 패턴 및 상기 프루빙 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 모니터링용 패턴 형성 방법.and (d) forming a second bridge monitoring pattern having the second terminal and the probing pad through the exposure process and the etching process after applying the second metal. Pattern formation method. 제5항에 있어서, 상기 (c)단계의 비아홀은 복수개로 형성하는 것을 특징으로 하는 반도체 소자의 모니터링용 패턴 형성 방법. The method for forming a pattern for monitoring a semiconductor device according to claim 5, wherein a plurality of via holes in the step (c) is formed. 제5항에 있어서, 상기 (d) 단계 전에 The method of claim 5, wherein before step (d) (d-1) 비아홀 매립을 위한 금속을 도포하는 단계;(d-1) applying a metal for via hole filling; (d-2) CMP로 상기 비아홀에 매립된 금속을 제외하고 모두 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 모니터링용 패턴 형성 방법. (d-2) The method for forming a pattern for monitoring a semiconductor device, further comprising removing all of the metal except the buried via hole with CMP.
KR1020060136979A 2006-12-28 2006-12-28 Monitoring pattern and method of forming the monitoring pattern in semiconductor device KR100871756B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060136979A KR100871756B1 (en) 2006-12-28 2006-12-28 Monitoring pattern and method of forming the monitoring pattern in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060136979A KR100871756B1 (en) 2006-12-28 2006-12-28 Monitoring pattern and method of forming the monitoring pattern in semiconductor device

Publications (2)

Publication Number Publication Date
KR20080061838A true KR20080061838A (en) 2008-07-03
KR100871756B1 KR100871756B1 (en) 2008-12-05

Family

ID=39814041

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060136979A KR100871756B1 (en) 2006-12-28 2006-12-28 Monitoring pattern and method of forming the monitoring pattern in semiconductor device

Country Status (1)

Country Link
KR (1) KR100871756B1 (en)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050056336A (en) * 2003-12-10 2005-06-16 매그나칩 반도체 유한회사 Test pattern of semiconductor device

Also Published As

Publication number Publication date
KR100871756B1 (en) 2008-12-05

Similar Documents

Publication Publication Date Title
JP4038170B2 (en) IC chip and apparatus having a barrier structure
US20070210306A1 (en) Test pattern for measuring contact short at first metal level
CN109585384A (en) Semiconductor structure
US9875964B2 (en) Semiconductor device components and methods
JP2718380B2 (en) Semiconductor device electrical characteristics inspection pattern and inspection method
US7614147B2 (en) Method of creating contour structures to highlight inspection region
JP2007027685A (en) Semiconductor device and method for manufacturing the same
US8102053B2 (en) Displacement detection pattern for detecting displacement between wiring and via plug, displacement detection method, and semiconductor device
EP2385551A1 (en) Silicon substrate wafer and test method
KR100871756B1 (en) Monitoring pattern and method of forming the monitoring pattern in semiconductor device
KR100570070B1 (en) For test pattern for reliability measurement of copper interconnect line having moisture window and method of manufacturing the same
KR100787745B1 (en) Pcm test pattern for menufacturing semiconductor device
US8330190B2 (en) Semiconductor device
US7514278B2 (en) Test-key for checking interconnect and corresponding checking method
KR100774623B1 (en) Test pattern of process change monitor for metal line continuity
KR100971214B1 (en) Test pattern for semiconductor device, method for manufacturing the pattern, and method for testing the device using the test pattern
JP2005223227A (en) Semiconductor device and evaluating method therefor
KR100529453B1 (en) Needle for probe card and method for fabricating the same
KR20090068662A (en) Test pattern of semicondictor device and method of manufacturing thereof
KR20000043042A (en) Method for forming test pattern and method for detecting gap of insulating film using test pattern
KR20100050807A (en) Pcm test pattern of metalization using damascene process and manufacturing method thereof
JP2013038271A (en) Semiconductor device and semiconductor device manufacturing method
KR20030002247A (en) A method for forming a test pattern of semiconductor device
CN115132602A (en) Semiconductor testing device and preparation method thereof
JP2003051521A (en) Connection hole monitor and semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee