KR20080059973A - 통신시스템에서 에프피지에이 또는 디에스피 구성/부팅데이터 로딩 장치 및 방법 - Google Patents

통신시스템에서 에프피지에이 또는 디에스피 구성/부팅데이터 로딩 장치 및 방법 Download PDF

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Abstract

본 발명은 통신시스템에서 FPGA 또는 DSP 구성/부팅 데이터 로딩 장치 및 방법에 관한 것으로. 저장매체 및 서버로부터 타임슬롯 단위로 구성/부팅 데이터를 순환 순서 방식(round robin)으로 독출하여 외부 버스(External Bus)를 통해 상기 데이터를 전송하는 프로세서와, 상기 전송된 데이터를 해당 FPGA와 DSP로 데이터 주소를 참조하여 병렬 전송하는 EPLD부를 포함하여, 로딩 시간을 단축하여 시스템 초기화/업데이트 시간을 절약할 수 있으며 전체 시스템에 대한 안정성을 확보할 수 있는 이점이 있다.
FPGA(Field-Programmable Gate Array), DSP(Digital Signal Processor), 부팅 이미지, 구성데이터, 원격 다운로드. EPLD(Erasable Programmable Logic Device)

Description

통신시스템에서 에프피지에이 또는 디에스피 구성/부팅 데이터 로딩 장치 및 방법{APPARATUS AND METHOD FOR CONFIGURATION/BOOTING DATA OF FPGA OR DSP IN COMMUNICATION SYSTEM}
도 1은 종래 기술에 따른 통신시스템에서 FPGA 또는 DSP 구성/부팅 데이터 로딩 장치 블록도,
도 2는 본 발명의 실시 예에 따른 통신시스템에서 FPGA 또는 DSP 구성/부팅 데이터 로딩 장치 블록도,
도 3은 본 발명의 다른 구체적 실시 예에 따른 통신시스템에서 FPGA 또는 DSP 구성/부팅 데이터 로딩 블록도 및,
도 4는 본 발명의 실시 예에 따른 통신시스템에서 FPGA 또는 DSP 구성/부팅 데이터 로딩 흐름도.
본 발명은 통신시스템에서 FPGA(Field-Programmable Gate Array) 또는 DSP(Digital Signal Processor) 구성/부팅 데이터 로딩 장치 및 방법에 관한 것으로, 특히 상기 통신시스템에서 직·병렬 변환을 수행하는 소거형 프로그램 가능 논리 장치(Erasable Programmable Logic Device:이하 "EPLD"라 칭함)를 사용하는 FPGA 또는 DSP 구성/부팅 데이터 로딩 장치 및 방법에 관한 것이다.
통신시스템은 각각의 기능을 제공하는 여러 보드로 구성되어 있다. 예를 들면 이동통신 시스템에 있어서 기지국의 디지털 보드 구성은 그 특성에 따라 클럭 보드, 프로세서 보드, 링크 보드, 모뎀 블록 보드, 알람 보드 등으로 구성된다. 이런 상기 보드들은 FPGA나 DSP로 구현되어 기능을 제공하도록 설계되어 있다. 이하 설명에서는 FPGA 또는 DSP를 디바이스로 통칭하여 사용하기로 한다.
상기 통신시스템이 초기화될 때 또는 업데이트 시에, 상기 보드들은 부팅 이미지(booting image) 또는 구성데이터(configuration data)를 다운로드받아 상기 각 보드내 디바이스로 제공한다. 상기 구성데이터는 FPGA를 구동하기 위한 데이터이고, 상기 부팅 이미지는 DSP를 구동하기 위한 데이터이다.
현재 상기 시스템 내의 대부분 보드에서는 원격 다운로드(remote download) 방식으로 부팅이미지 또는 구성데이터를 다운로드하고 있다. 상기 이 방식은 소프트웨어와 하드웨어의 부팅 이미지(booting image) 또는 구성데이터를 다운로드 서버 또는 보드내의 플래시 메모리(flash memory)로부터 각 보드의 FPGA나 DSP 같은 디바이스에 필요한 부팅 이미지/구성데이터를 전송하는 방식을 말한다. 특히, 기지국과 같이 원거리와 지역적으로 광범위하게 설치되어 있는 하드웨어 업데이트를 해야하는 경우 상기 기지국을 구성하는 보드는 원격으로 데이터 업데이트가 가능하여 보다 신속하고 편리하게 적용할 수 있어 널리 사용되고 있다.
도 1은 종래 기술에 따른 통신시스템에서 FPGA 또는 DSP 구성/부팅 데이터 로딩 장치 블록도를 도시하고 있다.
상기 도 1을 참조하면, 다운로드 서버(100)와 보드내의 메모리(120)는 부팅 이미지 또는 구성 데이터를 저장하고 있다. 여기서, 상기 다운로드 서버(100)는 이더넷 통신을 이용한 원격 제어를 지원한다.
프로세서(110)는 이더넷 통신을 이용한 원격 제어를 통해 상기 다운로드 서버(100)로부터 부팅 이미지 또는 구성데이터를 다운로딩하여 FPGA(140~145)와 DSP(146,147)로 순차적으로 전송한다(①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨). 예를 들면, 상기 프로세서(110)는 상기 FPGA(140)의 구성데이터를 다운로드하여 상기 FPGA(140)로 전송하고 다음 상기 FPGA(141)의 구성데이터를 다운로드하여 상기 FPGA(141)로 전송한다. 마찬가지로, 상기 FPGA(142-143), DSP(146,147)도 순차적으로 구성데이터 또는 부팅이미지를 전송받는다.
상기 FPGA(140~145)와 DSP(146,147)는 상기 프로세서(110)로부터 순차적으로 부팅이미지 또는 구성데이터를 제공받아 순차적으로 초기화되거나 업데이트되어 기능을 수행한다.
여기서, 상기 프로세서(110)에서 상기 디바이스(140~147)로 데이터 전송 인터페이스는 JTAG(Joint Test Action Group) 규격을 따르고 있다. 상기 JTAG 포트는 TDI(Test Data Input), TDO(Test Data Output), TCK(Test CLock), TMS(Test Mode Selection), TRS등으로 구성된다. 상기 JTAG를 통한 데이터 속도는 평균 다운로드 속도는 2~3Mbps에 불과하기 때문에 모든 디바이스를 초기화하기 위해서는 최소한 수분에서 수십분이 소요된다.
버퍼(130)는 팬 아웃 버퍼로써, 상기 프로세서(110)에서 각 디바이스(140~147)으로 전송되는 구성/부팅 데이터의 신호를 안정화시킨다. 예를 들어, 상기 프로세서(110)는 각 디바이스(140~147) 순차적으로 데이터를 전송하다보면 마지막에 데이터를 전송받는 디바이스(147)는 감쇄된 신호를 수신할 수밖에 없다. 이에 따라 출력단에서 1[V] 신호로 전송하면 마지막 디바이스(147)단에서 수신되는 0.5[V], 0.7[V]로 감쇄되는 신호는 상기 버퍼(130)에 의해 1[V]에 가깝게 안정화된다.
종래 기술의 경우 디바이스(140~147) 구동에 필요한 구성/부팅 데이터를 순차적으로 내려받기 때문에 상기 모든 디바이스(140~147)의 구성/부팅 데이터를 다운로드 하기 위해서는 상당한 시간이 요구된다. 이러한 시간 지연은 시스템의 가용 효율을 저하하는 요인이 된다.
따라서, 디바이스(FPGA, DSP) 구동을 위한 부팅 이미지/구성 데이터를 빠르게 다운로드하는 장치 및 방법이 필요하다.
따라서, 본 발명의 목적은 통신 시스템에서 디바이스 구성/부팅 데이터 로딩 장치 및 방법을 제공함에 있다.
본 발명의 다른 목적은 통신 시스템에서 EPLD를 사용하여 디바이스 구성/부팅 데이터를 로딩하는 장치 및 방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 제 1 견지에 따르면, 통신시스템에서 FPGA(Field-Programmable Gate Array) 또는 DSP(Digital Signal Processor)를 구동하기 위한 구성/부팅 데이터 로딩 장치에 있어서, 저장매체 및 서버로부터 타임슬롯 단위로 구성/부팅 데이터를 순환 순서 방식(round robin)으로 독출하여 외부 버스(External Bus)를 통해 상기 데이터를 전송하는 프로세서와, 상기 전송된 데이터를 해당 FPGA와 DSP로 데이터 주소를 참조하여 병렬 전송하는 EPLD부를 포함하는 것을 특징으로 한다.
상기한 목적들을 달성하기 위한 본 발명의 제 2 견지에 따르면, 통신시스템에서 FPGA(Field-Programmable Gate Array) 또는 DSP(Digital Signal Processor)를 구동하기 위한 구성/부팅 데이터 로딩 방법에 있어서, 저장매체 및 서버로부터 타임슬롯 단위로 구성/부팅 데이터를 순환 순서 방식(round robin)으로 독출하여 외부 버스(External Bus)를 통해 상기 데이터를 전송하는 과정과, 상기 전송된 데이터를 해당 FPGA와 DSP로 데이터 주소를 참조하여 병렬전송하는 과정을 포함하는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시 예를 첨부된 도면의 참조와 함께 상세히 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구 체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.
이하, 본 발명은 통신시스템에서 직·병렬 변환을 수행하고 각각의 FPGA 또는 DSP의 해당주소로 참조하여 동시에 FPGA 또는 DSP을 위한 구성/부팅 데이터를 전송하여 설치하는 장치 및 방법에 관한 것이다.
도 2는 본 발명의 실시 예에 따른 통신시스템에서 FPGA 또는 DSP 구성/부팅 데이터 로딩 장치 블록도를 나타내고 있다.
상기 도 2를 참조하면, 다운로드 서버(200)와 보드내의 메모리(215)는 부팅 이미지 또는 구성 데이터를 저장하고 있다. 여기서, 상기 다운로드 서버(200)는 이더넷 통신을 이용한 원격 제어를 지원한다.
프로세서(210)는 이더넷 통신을 이용한 원격 제어를 통해 상기 다운로드 서버(200) 또는 메모리(215)로부터 부팅 이미지 또는 구성데이터를 순환 순서 방식(round robin)으로 다운로딩하여 외부 버스 인터페이스(External Bus Interface)를 통해 EPLD부(220)로 전송한다.
상기 프로세서(210)와 EPLD(220) 사이는 상기 프로세서(210)의 외부 버스(External BUS)는 상기 프로세서(210)에 따라 최소 수백 Mbps에서 수 Gbps까지 전송을 제공한다. 따라서, 상기 프로세서(210)는 각 FPGA(230~235)와 DSP(236,237)에 필요한 데이터를 최소 수십 Mbps의 속도로 전송할 수 있다. 상기 FPGA(230~235)와 DSP(236,237)에 제공되는 전송속도는 최대 외부버스(External BUS)의 속도를 상 기 FPGA(230~235)와 DSP(236,237) 수로 나눈 값이며 최소 수십 Mbps의 속도를 제공할 수 있다. 이는 기존 방법에 비해 병렬로 동시에 전송되기 때문에 전체적으로 수백 배 이상의 성능을 제공하여 단 2~3초에 모든 과정을 실행할 수 있다. 또한, 상기 EPLD부(220)와 상기 FPGA(230~235)와 DSP(236,237)의 경로는 기존의 프로세서(110)와 FPGA(140~145) 또는 DSP(146,147)사이의 인터페이스(interface)를 확장한 것으로 추가적인 부품이 필요하지 않다.
상기 EPLD부(220)는 상기 프로세서(210)로부터 순환 순서 방식으로 제공받은 구성/부팅 데이터들을 병렬로 변환한 후, 해당 데이터 주소(data address)를 참조하여 각 FPGA(230~235)와 DSP(236,237)와 연결된 독립된 경로로 상기 데이터를 동시에 전송한다.
도 3은 본 발명의 다른 구체적 실시 예에 따른 통신시스템에서 FPGA 또는 DSP 구성/부팅 데이터 로딩 장치도를 도시하고 있다.
상기 도 3을 참조하면, 상기 도 2의 다운로드 방식에 의해 프로세서(305)는 이더넷 통신을 이용한 원격 제어를 통해 상기 다운로드 서버(301) 또는 메모리(303)로부터 부팅 이미지 또는 구성데이터를 순환 순서 방식(round robin)으로 주기적으로 다운로딩한다.
다음, 상기 순환 순서 방식으로 다운로드된 구성/부팅 데이터는 상기 프로세서(309)내에서 타임슬롯으로 구분된다. 예들 들면, 만약 N개의 디바이스(FPGA, DSP)(307)구동시켜야 한다면, 상기 프로세서(305)는 N개 타임슬롯에 각각의 FPGA, DSP같은 디바이스의 구동 데이터를 다운로드하여 할당한다.
상기 프로세서(305)는 N개 타임슬롯(307)에 할당되어 있는 상기 구성/부팅 데이터를 외부 버스 인터페이스(311)를 통해 EPLD부(320))로 전송한다.
상기 EPLD부(320)의 직/병렬 변환 블록(330)은 상기 프로세서(210)로부터 순환 순서 방식으로 제공받은 구성/부팅 데이터들을 병렬로 변환한 후, 주소 연결부(341)로 병렬 출력한다.
상기 주소 연결부(340)는 상기 병렬 출력되는 데이터들의 각각 해당 디바이스의 연결 데이터 주소로 동시에 상기 데이터들을 전송한다. 상기 연결 데이터 주소는 각 디바이스(350~357)의 데이터 주소를 말한다. 여기서, 상기 주소 연결부(340)의 CS(341)는 각 디바이스(350~357)의 주소 정보들이고, OXFF(342)는 병렬 출력되는 데이터들이다.
도 4는 본 발명의 실시 예에 따른 통신시스템에서 FPGA 또는 DSP 구성/부팅 데이터 로딩 흐름도를 나타내고 있다.
상기 도 4를 참조하면, FPGA 또는 DSP 구성/부팅 데이터 로딩을 위해, 400 단계에서 프로세서(305)는 다운로드 서버(301)나 메모리(303)에 저장되어 있는 각 디바이스(350~357)의 구성/부팅 이미지를 타임슬롯에 할당되도록 주기적으로 읽는다.
이후 402 단계에서, 프로세서(305)는 상기 다운로드 서버(301)나 상기 메모리(303)에 저장된 디바이스(350~357)의 구성/부팅 이미지를 순환 순서 방식(round robin)으로 읽어 들여 직렬 데이터로 배열한다.
이후, 404 단계로 진행하여, 상기 프로세서(305)는 외부버스를 통해 통하여 EPLD부(320)로 전송한다.
이후, 406 단계로 진행하여 상기 EPLD부(320)는 전송된 데이터를 각각의 해당되는 디바이스로 상기 데이터를 병렬로 전송할 수 있도록 분류하여 각 디바이스 블록의 버퍼에 전송한다.
이후, 406 단계로 진행하여 상기 EPLD부(320)는 각 다비이스와 병렬로 연결되어 있기 때문에 기설정된 속도에 맞게 디바이스에 맞는 구성/부팅 데이터를 전송한다. 모든 이미지의 전송은 독립적으로 이루어진다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이, 통신시스템에서 FPGA 또는 DSP 구동을 위한 구성/부팅 데이터를 원격 다운로드하여 상기 FPGA 또는 DSP 같은 디바이스로 상기 데이터를 병렬로 처리함으로써 다운로드 시간을 단축하여 시스템 초기화/업데이트 시간을 절약할 수 있으며 전체 시스템에 대한 안정성을 확보할 수 있는 이점이 있다.
세부적으로 시스템 운용 측면에서 보면, 원격 다운로드 방식의 시스템 시험 시 잦은 리셋(reset)과 로딩(loading) 과정이 반복될 경우 정상동작까지 상당한 대기 시간을 요구하는 부담을 줄여 신속하게 시스템을 기동할 수 있다.
세부적으로 시스템 효율 측면에서 보면, 로딩 시간을 최소화하여 시스템 전체 효율을 증대시킬 수 있다.

Claims (10)

  1. 통신시스템에서 FPGA(Field-Programmable Gate Array) 또는 DSP(Digital Signal Processor)를 구동하기 위한 구성/부팅 데이터 로딩 장치에 있어서,
    저장매체 및 서버로부터 타임슬롯 단위로 구성/부팅 데이터를 순환 순서 방식(round robin)으로 독출하여 외부 버스(External Bus)를 통해 상기 데이터를 전송하는 프로세서와,
    상기 전송된 데이터를 해당 FPGA와 DSP로 데이터 주소를 참조하여 병렬 전송하는 EPLD부를 포함하는 것을 특징으로 하는 장치.
  2. 제 1항에 있어서,
    상기 EPLD부는,
    직렬 구성/데이터를 병렬 데이터로 변환하는 직/병렬 변환부,
    상기 병렬 구성/부팅 데이터를 해당 FPGA와 DSP의 데이터 주소(data address)로 전송하는 주소 연결부를 포함하는 것을 특징으로 하는 장치.
  3. 제 1항에 있어서,
    상기 EPLD부는 FPGA 또는 DSP와 스타(star) 방식으로 연결되는 것을 특징으 로 하는 장치.
  4. 제 1항에 있어서,
    상기 서버는 이더넷을 이용한 원격 제어로 다운로딩되는 것을 특징으로 하는 장치.
  5. 제 1항에 있어서,
    상기 타임슬롯 개수는 FPGA와 DSP의 개수에 의해 결정되는 것을 특징으로 하는 장치.
  6. 통신시스템에서 FPGA(Field-Programmable Gate Array) 또는 DSP(Digital Signal Processor)를 구동하기 위한 구성/부팅 데이터 로딩 방법에 있어서,
    저장매체 및 서버로부터 타임슬롯 단위로 구성/부팅 데이터를 순환 순서 방식(round robin)으로 독출하여 외부 버스(External Bus)를 통해 상기 데이터를 전송하는 과정과,
    상기 전송된 데이터를 해당 FPGA와 DSP로 데이터 주소를 참조하여 병렬전송하는 과정을 포함하는 것을 특징으로 하는 방법.
  7. 제 6항에 있어서,
    상기 전송된 데이터를 해당 FPGA와 DSP로 데이터 주소를 참조하여 병렬전송하는 과정은,
    직렬 구성/데이터를 병렬 데이터로 변환하는 과정과,
    상기 병렬 구성/부팅 데이터를 해당 FPGA와 DSP의 데이터 주소(data address)로 전송하는 과정을 포함하는 것을 특징으로 하는 방법.
  8. 제 6항에 있어서,
    상기 EPLD부는 FPGA 또는 DSP와 스타(star) 방식으로 연결되는 것을 특징으로 하는 방법.
  9. 제 6항에 있어서,
    상기 서버는 이더넷을 이용한 원격 제어로 다운로딩되는 것을 특징으로 하는 방법.
  10. 제 6항에 있어서,
    상기 타임슬롯 개수는 FPGA와 DSP의 개수에 의해 결정되는 것을 특징으로 방법.
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