KR20080051589A - Plasma display panel - Google Patents

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KR20080051589A
KR20080051589A KR1020060123004A KR20060123004A KR20080051589A KR 20080051589 A KR20080051589 A KR 20080051589A KR 1020060123004 A KR1020060123004 A KR 1020060123004A KR 20060123004 A KR20060123004 A KR 20060123004A KR 20080051589 A KR20080051589 A KR 20080051589A
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sustain electrode
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plasma display
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이붕주
이범주
이경화
정재상
최윤영
이병준
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엘지전자 주식회사
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Abstract

A plasma display panel is provided to minimize the damage of scan and sustain electrodes by decreasing discharge intensity per unit area of the scan and sustain electrodes. A plasma display panel includes an upper substrate(51), sustain electrode pairs(Y1,Z1), an upper dielectric layer(56), a protective layer(57), an address electrode(X1), a lower dielectric layer(54), a barrier rib(53), and a fluorescent layer(55). The sustain electrode pairs are periodically formed on the upper substrate. The upper dielectric layer and the protective layer are formed on the sustain electrode pair. The address electrodes are periodically formed on a lower substrate(52). The lower dielectric layer is formed on the address electrode. The barrier rib and the fluorescent layer are formed on the lower dielectric layer.

Description

플라즈마 디스플레이 패널{PLASMA DISPLAY PANEL}Plasma Display Panel {PLASMA DISPLAY PANEL}

도 1은 종래의 플라즈마 디스플레이 패널을 나타낸 사시도이다.1 is a perspective view showing a conventional plasma display panel.

도 2는 도 1에 도시된 플라즈마 디스플레이 패널을 나타낸 단면도이다.FIG. 2 is a cross-sectional view illustrating the plasma display panel shown in FIG. 1.

도 3은 도 1에 도시된 플라즈마 디스플레이 패널의 전극 배치를 나타낸 평면도이다.3 is a plan view illustrating an electrode arrangement of the plasma display panel illustrated in FIG. 1.

도 4는 도 1에 도시된 플라즈마 디스플레이 패널의 서스테인 방전을 나타내는 평면도이다.FIG. 4 is a plan view illustrating sustain discharge of the plasma display panel illustrated in FIG. 1.

도 5는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 전극구조를 나타낸 단면도이다.5 is a cross-sectional view illustrating an electrode structure of a plasma display panel according to an exemplary embodiment of the present invention.

도 6은 본 발명의 실시예에 따른 전극구조를 가지는 플라즈마 디스플레이 패널을 개략적으로 나타낸 평면도이다.6 is a plan view schematically illustrating a plasma display panel having an electrode structure according to an exemplary embodiment of the present invention.

도 7은 본 발명의 실시예에 따른 전극구조를 가지는 플라즈마 디스플레이 패널을 개략적으로 나타낸 평면도이다.7 is a plan view schematically showing a plasma display panel having an electrode structure according to an embodiment of the present invention.

도 8은 일반적인 전극구조를 가지는 플라즈마 디스플레이 패널을 개략적으로 나타낸 평면도이다.8 is a plan view schematically illustrating a plasma display panel having a general electrode structure.

도 9는 본 발명의 실시예에 따른 전극구조를 가지는 플라즈마 디스플레이 패널을 개략적으로 나타낸 평면도이다.9 is a plan view schematically showing a plasma display panel having an electrode structure according to an embodiment of the present invention.

도 10은 본 발명의 실시예에 따른 전극구조를 가지는 플라즈마 디스플레이 패널을 개략적으로 나타낸 평면도이다.10 is a plan view schematically showing a plasma display panel having an electrode structure according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

51 : 상부기판 52 : 하부기판51: upper substrate 52: lower substrate

59, 60 : 서스테인 전극쌍 71 : 어드레스 전극59, 60: sustain electrode pair 71: address electrode

53 : 격벽 53: bulkhead

본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 플라즈마 디스플레이 패널의 시변에 따른 오방전을 방지할 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma display panel, and more particularly, to a plasma display panel capable of preventing mis-discharge due to time-varying plasma display panel.

플라즈마 디스플레이 패널(플라즈마 디스플레이 패널 : Plasma Display Panel)은 통상 He+Xe, Ne+Xe, He+Ne+Xe 등의 가스 방전 시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게된다. 이러한 플라즈마 디스플레이 패널은 박막화와 대형화가 용이하여 대면적 평판 디스플레이로서 주목받고 있을 뿐만 아니라 최근 업체들의 상업적인 생산이 개시되어 시장을 넓혀 가고 있다.Plasma Display Panels (Plasma Display Panels) typically emit images containing characters or graphics by emitting phosphors by ultraviolet rays of 147 nm generated during gas discharge of He + Xe, Ne + Xe, He + Ne + Xe, etc. Will be displayed. Such a plasma display panel is not only attracting attention as a large area flat panel display due to its easy thin-film and large-scaled display, but also recently, commercial production of companies has begun to expand the market.

도 1 및 도 2를 참조하면, 통상적으로 많이 사용되는 3전극 교류(AC) 방식의 플라즈마 디스플레이 패널의 구조가 도시되어 있다.Referring to FIGS. 1 and 2, a structure of a plasma display panel of a three-electrode alternating current (AC) type which is commonly used is shown.

도 1 및 도 2에 도시된 바와 같이, 플라즈마 디스플레이 패널은 상부기판(10) 상에 주기적으로 형성된 서스테인 전극쌍(14, 16)과, 서스테인 전극쌍(14, 16) 상에 형성되는 상부 유전체층(18) 및 보호층(20)과, 하부기판(12) 상에 주기적으로 형성된 어드레스 전극(22)과, 어드레스 전극(22) 상에 형성되는 하부 유전체층(24)과, 하부 유전체층(24) 상에 형성된 격벽(26) 및 형광체층(28)을 구비한다.1 and 2, the plasma display panel includes sustain electrode pairs 14 and 16 periodically formed on the upper substrate 10 and upper dielectric layers formed on the sustain electrode pairs 14 and 16. 18) and the protective layer 20, the address electrode 22 periodically formed on the lower substrate 12, the lower dielectric layer 24 formed on the address electrode 22, and the lower dielectric layer 24. The partition 26 and the phosphor layer 28 formed are provided.

상부기판(10)과 하부기판(12)은 격벽(26)에 의해 평행하게 이격된다. 격벽(26)은 어드레스 전극(22)과 나란하게 형성되어 방전에 의해 생성된 자외선이 인접한 셀에 누설되는 것을 방지한다. 형광체층(28)은 하부 유전체층(24) 및 격벽(26)의 표면에 도포되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 그리고, 격벽(26) 및 상/하부기판(10/12)에 의해 형성된 방전공간에는 플라즈마 방전을 위한 불활성 가스가 주입된다.The upper substrate 10 and the lower substrate 12 are spaced in parallel by the partition wall 26. The partition wall 26 is formed in parallel with the address electrode 22 to prevent ultraviolet rays generated by the discharge from leaking to adjacent cells. The phosphor layer 28 is applied to the surfaces of the lower dielectric layer 24 and the partition wall 26 to generate visible light of any one of red, green, and blue. An inert gas for plasma discharge is injected into the discharge space formed by the partition wall 26 and the upper and lower substrates 10/12.

서스테인 전극쌍(14, 16) 각각은 광투과율이 90% 이상인 투명전극물질(ITO)로 이루어진 투명전극(14A, 16A)과, 투명전극(14A, 16A)보다 상대적으로 좁은 폭을 가지는 금속전극(14B, 16B)으로 이루어진다. 여기서, 투명전극물질(ITO)은 저항값이 크므로 전력을 효율적으로 전달하지 못한다. 따라서, 투명전극(14A, 16A) 상에 도전성이 좋은 물질, 예를 들면 은(Ag)나 구리(Cu)로 이루어진 금속전극(14B, 16B)을 형성함으로써 서스테인 전극쌍(14, 16)의 전체적인 도전율을 높이게 된다. 이러한 서스테인 전극쌍(14, 16)은 스캔/서스테인 전극 및 서스테인 전극으로 구성된다. 스캔/서스테인 전극(14)에는 패널 주사를 위한 스캔 신호와 방전유지를 위한 서스테인 신호가 주로 공급되고, 서스테인 전극(16)에는 서스테인 신호가 주로 공 급된다.Each of the sustain electrode pairs 14 and 16 has a transparent electrode 14A and 16A made of transparent electrode material (ITO) having a light transmittance of 90% or more, and a metal electrode having a relatively narrower width than the transparent electrodes 14A and 16A. 14B, 16B). Here, the transparent electrode material (ITO) has a large resistance value and thus does not transmit power efficiently. Therefore, the entirety of the sustain electrode pairs 14 and 16 is formed on the transparent electrodes 14A and 16A by forming metal electrodes 14B and 16B made of a highly conductive material, for example, silver (Ag) or copper (Cu). It will increase the conductivity. These sustain electrode pairs 14, 16 consist of a scan / sustain electrode and a sustain electrode. The scan signal for panel scanning and the sustain signal for sustaining discharge are mainly supplied to the scan / sustain electrode 14, and the sustain signal is mainly supplied to the sustain electrode 16.

상부 유전체층(18)과 하부 유전체층(24)은 방전시 서스테인 전극쌍(14, 16)과 어드레스 전극(22)에서 방전된 전하를 축적하게 된다. 보호층(20)은 하전입자의 스퍼터링에 의한 상부 유전체층(18)의 손상을 방지하는 역할을 한다. 이에 의해 플라즈마 디스플레이 패널의 수명이 연장되며 2차 전자의 방출 효율을 높이게 된다. 보호층(20)으로는 통상 산화마그네슘(MgO)이 이용된다.The upper dielectric layer 18 and the lower dielectric layer 24 accumulate electric charges discharged from the sustain electrode pairs 14 and 16 and the address electrode 22 during discharge. The protective layer 20 serves to prevent damage to the upper dielectric layer 18 by sputtering of charged particles. As a result, the lifetime of the plasma display panel is extended and the emission efficiency of the secondary electrons is increased. As the protective layer 20, magnesium oxide (MgO) is usually used.

어드레스 전극(22)은 상기 서스테인 전극쌍(14, 16)과 교차하도록 형성된다. 어드레스 전극(22)에는 디스플레이될 셀들을 선택하기 위한 데이터신호가 공급된다.The address electrode 22 is formed to intersect with the sustain electrode pairs 14 and 16. The address electrode 22 is supplied with a data signal for selecting cells to be displayed.

이러한 플라즈마 디스플레이 패널은 어드레스 전극(22)과 스캔/서스테인 전극(14) 사이의 대향방전에 의해 방전셀이 선택된 후 서스테인 전극쌍(14, 16) 사이의 면방전에 의해 방전을 유지하게 된다. 플라즈마 디스플레이 패널의 방전셀에서는 서스테인 방전시 발생되는 자외선에 의해 형광체(28)가 발광함으로써 가시광이 셀 외부로 방출되게 된다. 그 결과, 플라즈마 디스플레이 패널은 방전셀이 이루는 화소단위로 화상을 표시하게 된다.The plasma display panel maintains the discharge by surface discharge between the pair of sustain electrodes 14 and 16 after the discharge cell is selected by the opposite discharge between the address electrode 22 and the scan / sustain electrode 14. In the discharge cells of the plasma display panel, the phosphor 28 emits light by ultraviolet rays generated during the sustain discharge, so that visible light is emitted outside the cell. As a result, the plasma display panel displays an image in pixel units of discharge cells.

이러한 플라즈마 디스플레이 패널에 있어서, 셀면적에 대한 전극면적의 비율이 작을수록 플라즈마 디스플레이 패널의 효율은 향상된다. 이를 상세히 설명하면, 전극면적의 비율이 작아지게 되면 전극 간의 정전 용량의 충전에 소비되는 무효 전력이 작아지게 된다. 따라서, 전극면적의 비율이 작은 전극을 채용한 플라즈마 디스플레이 패널은 소비전력을 적게 소모하게 되어 효율특성이 향상된다.In such a plasma display panel, the smaller the ratio of the electrode area to the cell area, the higher the efficiency of the plasma display panel. In detail, the smaller the ratio of the electrode area, the smaller the reactive power consumed for charging the capacitance between the electrodes. Therefore, the plasma display panel employing the electrode having a small proportion of the electrode area consumes less power and improves efficiency characteristics.

그리고, 대향하는 전극의 면적이 크고 전극 사이의 거리가 가까울 수록 낮은 인가전압하에서도 쉽게 방전을 일으키게 되어 방전효율이 향상된다.In addition, the larger the area of the opposite electrode and the shorter the distance between the electrodes, the more easily the discharge occurs even under a low applied voltage, thereby improving the discharge efficiency.

또한, 셀 면적에 대한 전극면적의 비율이 작을수록 전극의 방전전류는 감소된다. 즉, 전극의 방전전류가 감소되면 셀 내에 충진된 혼합가스가 진공 자외선을 흡수해버리는 자기흡수(Self-Absorption)가 감소되어 그만큼 많은 양의 진공 자외선이 형광체를 여기시키게 된다. 따라서, 전극 면적의 비율이 작은 전극을 채용한 플라즈마 디스플레이 패널은 발광효율이 향상된다.In addition, the smaller the ratio of the electrode area to the cell area is, the smaller the discharge current of the electrode is. That is, when the discharge current of the electrode is reduced, the self-absorption that the mixed gas filled in the cell absorbs the vacuum ultraviolet rays is reduced, so that a large amount of vacuum ultraviolet rays excite the phosphor. Therefore, the luminous efficiency of the plasma display panel employing the electrode having a small proportion of the electrode area is improved.

이와 같은 플라즈마 디스플레이 패널의 셀들(1)은 도 3에 도시된 바와 같이 패널(30) 상에 매트릭스 형태로 배치된다. 셀들(1) 각각에는 주사/서스테인 전극라인(S1 내지 Sm), 공통 서스테인 전극라인(C1 내지 Cm) 및 어드레스 전극라인(D1 내지 Dn)이 교차된다. 주사/서스테인 전극라인(S1 내지 Sm)과 공통 서스테인 전극라인(C1 내지 Cm)은 도 1에서 서스테인 전극쌍(14, 16)으로 이루어진다. 그리고 어드레스 전극라인(D1 내지 Dn)은 어드레스 전극(22)으로 이루어진다.The cells 1 of the plasma display panel are arranged in a matrix form on the panel 30 as shown in FIG. 3. Each of the cells 1 intersects the scan / sustain electrode lines S1 to Sm, the common sustain electrode lines C1 to Cm, and the address electrode lines D1 to Dn. The scan / sustain electrode lines S1 to Sm and the common sustain electrode lines C1 to Cm are made up of the sustain electrode pairs 14 and 16 in FIG. The address electrode lines D1 to Dn are formed of the address electrodes 22.

이러한 플라즈마 디스플레이 패널은 한 프레임이 다수의 서브필드로 구성되어 서브필드의 조합에 의해 계조가 실현된다. 예를 들어, 256 계조를 실현하고자 하는 경우에 한 프레임 기간은 8개의 서브필드들로 시분할된다. 아울러, 8개의 서브 필드들 각각은 리셋기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어지게 된다. 리셋기간에는 전화면이 초기화된다. 어드레스 기간에는 데이터가 표시될 셀들이 라이팅 방전에 의해 선택되어진다. 선택된 셀들은 서스테인 기간에 방전이 서스테인된다. 서스테인 기간은 서브필드들 각각의 가중치에 따라 2n 에 해당하는 기 간씩 길어지게 된다. 다시 말하여, 제1 내지 제8 서브필드들 각각에 포함되어진 서스테인 기간은 20, 21, 22, 23, 24, 25, 26, 27 의 비율로 길어지게 된다. 이를 위하여, 서스테인 기간에 발생되는 서스테인 펄스의 수도 서브필드들에 따라 20, 21, 22, 23, 24, 25, 26, 27 로 증가된다.In such a plasma display panel, one frame is composed of a plurality of subfields, and gradation is realized by a combination of subfields. For example, in the case where 256 gray levels are to be realized, one frame period is time-divided into eight subfields. In addition, each of the eight subfields is divided into a reset period, an address period, and a sustain period. The full screen is initialized during the reset period. In the address period, cells in which data is to be displayed are selected by writing discharge. The selected cells are sustained in the discharge period. The sustain period is lengthened by 2n depending on the weight of each of the subfields. In other words, the sustain period included in each of the first to eighth subfields is lengthened at a ratio of 20, 21, 22, 23, 24, 25, 26, 27. To this end, the number of sustain pulses generated in the sustain period is increased to 20, 21, 22, 23, 24, 25, 26, 27 according to the subfields.

이들 서브필드들의 조합에 따라 표시영상의 휘도 및 색도가 결정되게 된다.The combination of these subfields determines the luminance and chromaticity of the display image.

플라즈마 디스플레이 패널의 발광과정을 상세히 설명하면 다음과 같다. 먼저, 리셋기간에 일어나는 리셋방전에 의해 전화면의 셀 내에는 벽전하가 균일하게 축적된다. 어드레스기간에는 주사/서스테인 전극라인(S1 내지 Sm)과 어드레스 전극라인(D1 내지 Dn)에 공급되는 어드레스 방전 전압에 의해 선택된 셀들에 라이팅 방전이 일어난다. 이어서, 주사/서스테인 전극라인(S1 내지 Sm)과 공통 서스테인 전극라인(C1 내지 Cm)에 교번적으로 서스테인펄스가 공급되면 어드레스기간에 선택된 셀들의 방전이 서스테인된다.The light emitting process of the plasma display panel will be described in detail as follows. First, wall charges are uniformly accumulated in the cell on the full screen by the reset discharge occurring in the reset period. In the address period, writing discharge occurs in cells selected by the address discharge voltages supplied to the scan / sustain electrode lines S1 to Sm and the address electrode lines D1 to Dn. Subsequently, when sustain pulses are alternately supplied to the scan / sustain electrode lines S1 to Sm and the common sustain electrode lines C1 to Cm, the discharges of the selected cells are sustained in the address period.

셀 내에서 플라즈마 방전이 일어나면, 셀 내의 방전가스들 중의 미량 전자들이 가속되기 시작하고 중성입자와 연속적으로 충돌한다. 이러한 에벌런치(Avalanche) 효과에 의해 셀 내의 방전가스들은 빠른 속도로 전자와 이온으로 전리되어 플라즈마 상태로 되는 동시에 진공 자외선(Vacuum Ultraviolet)이 발생된다. 이 진공자외선은 형광체를 여기시켜 형광체로 하여금 가시광을 발생하게 한다.When plasma discharge occurs in the cell, trace electrons in the discharge gases in the cell begin to accelerate and continuously collide with the neutral particles. Due to the avalanche effect, the discharge gases in the cell are rapidly ionized into electrons and ions to become plasma and at the same time, vacuum ultraviolet is generated. This vacuum ultraviolet light excites the phosphors and causes the phosphors to generate visible light.

그러나 종래 플라즈마 디스플레이 패널은 그 방전구조상 오방전에 의한 보호층 손상이 유발될 수 있다. 이를 상세히 하면, 플라즈마 디스플레이 패널의 서스테인 방전시에는 도 4와 같이 주사/서스테인 전극라인(S1 내지 Sm)과 공통 서스테인 전극라인(C1 내지 Cm) 사이의 대향된 한 면에서 시작되어 점차 셀 전체로 확산된다. 이러한 방전구조는 방전이 주사/서스테인 전극라인(S1 내지 Sm)과 공통 서스테인 전극라인(C1 내지 Cm) 사이의 한 면에서만 집중적으로 일어나기 때문에 제어되지 않는 오방전으로 이어지기가 쉽다는 문제점이 있었다.However, the conventional plasma display panel may cause damage to the protective layer due to mis-discharge due to its discharge structure. In detail, during the sustain discharge of the plasma display panel, as shown in FIG. 4, the plasma display panel starts from the opposite side between the scan / sustain electrode lines S1 to Sm and the common sustain electrode lines C1 to Cm and gradually spreads to the entire cell. do. This discharge structure has a problem in that it is easy to lead to uncontrolled misdischarge because the discharge occurs intensively on only one surface between the scan / sustain electrode lines S1 to Sm and the common sustain electrode lines C1 to Cm.

또한, 종래 플라즈마 디스플레이 패널은 서스테인 방전을 위한 대향 방전시 서스테인 펄스의 방전 딜레이(Jitter) 및 임피던스 변화에 따른 댐핑(damping) 현상이 발생하여 방전 전압과 효율 감소를 초래한다는 문제점이 있었다.In addition, the conventional plasma display panel has a problem in that a damping phenomenon occurs due to a discharge delay and a change in impedance of a sustain pulse during counter discharge for sustain discharge, resulting in a decrease in discharge voltage and efficiency.

따라서, 본 발명은 상기한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 오방전을 방지하여 전체적인 신뢰성을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a plasma display panel capable of improving overall reliability by preventing erroneous discharge.

본 발명의 다른 목적은 서스테인 방전을 위한 대향 방전시 서스테인 펄스의 방전 딜레이(Jitter) 및 임피던스 변화에 따른 댐핑(damping) 현상을 감소시켜 방전 전압 및 효율을 증대시킬 수 있도록 한 플라즈마 디스플레이 패널을 제공하는 데 있다.Another object of the present invention is to provide a plasma display panel which can increase the discharge voltage and efficiency by reducing the damping phenomenon caused by the change of the discharge delay and impedance of the sustain pulse during the counter discharge for the sustain discharge. There is.

상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 플라즈마 디스플레이 패널은, 스캔/서스테인 전극(Y)과 서스테인 전극(Z)으로 구성되는 서스테인 전극쌍과 어드레스 전극(X)을 포함하는 플라즈마 디스플레이 패널에 있어서, 상기 스캔/서스테인 전극(Y)과 상기 서스테인 전극(Z)이 서로 다른 면적을 가지도록 패 터닝된 것을 특징으로 한다.A plasma display panel according to an embodiment of the present invention for achieving the above object, a plasma display including a sustain electrode pair and an address electrode (X) consisting of a scan / sustain electrode (Y) and the sustain electrode (Z) In the panel, the scan / sustain electrode Y and the sustain electrode Z are patterned to have different areas.

여기서, 상기 서스테인 전극쌍은 상기 스캔/서스테인 전극(Y)의 투명전극의 면적과 상기 서스테인 전극(Z)의 투명전극의 면적을 서로 다르게 하고, 이때, 상기 스캔/서스테인 전극(Y)의 투명전극의 면적을 상기 서스테인 전극(Z)의 투명전극의 면적보다 크게 할 수 있다.Here, the sustain electrode pair is different from the area of the transparent electrode of the scan / sustain electrode (Y) and the area of the transparent electrode of the sustain electrode (Z), wherein, the transparent electrode of the scan / sustain electrode (Y) The area of? May be larger than that of the transparent electrode of the sustain electrode Z.

이를 위해, 상기 서스테인 전극(Z)의 투명전극은 격벽의 상부와 교차되는 부위가 패터닝에 의해 제거되며, 상기 패터닝은 상기 격벽의 상부와 상기 서스테인 전극(Z)의 투명전극이 교차되는 부위를 타원형, 원형, 정사각형, 직사각형 중 적어도 어느 하나의 형태로 패터닝된다. To this end, the transparent electrode of the sustain electrode (Z) is removed by patterning a portion crossing the upper portion of the partition wall, the patterning is the elliptical portion of the upper portion of the partition and the transparent electrode of the sustain electrode (Z) cross Patterned in at least one of a circle, a square, and a rectangle.

또한, 상기 서스테인 전극쌍은 상기 서스테인 전극(Z)의 투명전극의 면적을 상기 스캔/서스테인 전극(Y)의 투명전극의 면적보다 크게 한다. 이때, 상기 스캔/서스테인 전극(Y)의 투명전극은 상기 어드레스 전극(X)과 교차되는 부위의 중심부가 패터닝에 의해 제거된다.In addition, the sustain electrode pair makes the area of the transparent electrode of the sustain electrode Z larger than the area of the transparent electrode of the scan / sustain electrode Y. In this case, in the transparent electrode of the scan / sustain electrode Y, the center portion of the portion crossing the address electrode X is removed by patterning.

여기서, 상기 어드레스 전극(X)은 상기 서스테인 전극쌍의 길이 방향으로 돌출된다. 이를 위해, 상기 스캔/서스테인 전극(Y)과 교차되는 부위에서 돌출되거나, 상기 서스테인 전극(Z)과 교차되는 부위에서 돌출되거나 또는, 상기 스캔/서스테인 전극(Y) 및 상기 서스테인 전극(Z)과 교차되지 않은 부위에서 돌출될 수 있다.Here, the address electrode X protrudes in the longitudinal direction of the sustain electrode pair. To this end, it protrudes at a site intersecting with the scan / sustain electrode Y, protrudes at a site intersecting with the sustain electrode Z, or with the scan / sustain electrode Y and the sustain electrode Z. It may protrude in areas that do not cross.

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 플라즈마 디스플레이 패널은, 스캔/서스테인 전극(Y)과 서스테인 전극(Z)으로 구성되는 서스테인 전극쌍과 어드레스 전극(X)을 포함하는 플라즈마 디스플레이 패널에 있어서, 비대칭의 서스테인 펄스 폭(sustain pulse width)을 갖는 서스테인 전극쌍을 포함하는 것을 특징으로 한다.In addition, the plasma display panel according to the embodiment of the present invention for achieving the above object, includes a sustain electrode pair consisting of a scan / sustain electrode (Y) and the sustain electrode (Z) and the address electrode (X) A plasma display panel is characterized by including a pair of sustain electrodes having an asymmetrical sustain pulse width.

여기서, 상기 서스테인 전극쌍은 상기 스캔/서스테인 전극(Y)의 투명전극의 면적이 서스테인 전극(Z)의 투명전극의 면적보다 작은 비대칭 구조이고, 이때, 상기 스캔/서스테인 전극(Y)의 투명전극과 상기 서스테인 전극(Z)의 투명전극 사이의 갭이 소정 거리로 유지되는 비대칭 구조이다.Here, the sustain electrode pair has an asymmetric structure in which the area of the transparent electrode of the scan / sustain electrode Y is smaller than the area of the transparent electrode of the sustain electrode Z. In this case, the transparent electrode of the scan / sustain electrode Y And the gap between the transparent electrode of the sustain electrode Z is maintained at a predetermined distance.

본 발명에 따른 플라즈마 디스플레이 패널은 서스테인 방전시, 상기 스캔/서스테인 전극(Y)의 단위면적당 방전강도를 저하시켜, 열화현상을 감소시킬 뿐만 아니라. 상기 스캔/서스테인 전극(Y) 상에 벽전하(wall charge)를 국한(confine)시켜 방전 딜레이를 줄일 수 있고, 비대칭 펄스 폭을 형성하여 댐핑(Damping)에 의한 손실을 줄여 안정된 방전을 형성할 수 있다.The plasma display panel according to the present invention not only reduces the deterioration phenomenon by lowering the discharge intensity per unit area of the scan / sustain electrode (Y) during sustain discharge. The discharge delay may be reduced by confining wall charge on the scan / sustain electrode Y, and the asymmetric pulse width may be formed to reduce the loss due to damping, thereby forming stable discharge. have.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴보도록 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 전극구조를 나타낸 단면도이다.5 is a cross-sectional view illustrating an electrode structure of a plasma display panel according to an exemplary embodiment of the present invention.

도 5를 참조하면, 본 발명의 실시예에 따른 전극구조를 가지는 플라즈마 디스플레이 패널은 상부기판(51) 상에 주기적으로 형성된 서스테인 전극쌍(Y1, Z1)과, 서스테인 전극쌍(Y1, Z1) 상에 형성되는 상부 유전체층(56) 및 보호층(57)과, 하부기판(52) 상에 주기적으로 형성된 어드레스 전극(X1)과, 어드레스 전극(X1) 상에 형성되는 하부 유전체층(54)과, 하부 유전체층(54) 상에 형성된 격벽(53) 및 형광체층(55)을 구비한다.Referring to FIG. 5, a plasma display panel having an electrode structure according to an exemplary embodiment of the present invention includes sustain electrode pairs Y1 and Z1 periodically formed on the upper substrate 51, and sustain electrode pairs Y1 and Z1. An upper dielectric layer 56 and a protective layer 57 formed on the lower substrate, an address electrode X1 periodically formed on the lower substrate 52, a lower dielectric layer 54 formed on the address electrode X1, and a lower portion The partition 53 and the phosphor layer 55 formed on the dielectric layer 54 are provided.

상부기판(51)과 하부기판(52)은 격벽(53)에 의해 평행하게 이격된다. 격벽(53)은 어드레스 전극(X1)과 나란하게 형성되어 방전에 의해 생성된 자외선이 인접한 셀에 누설되는 것을 방지한다. 형광체층(55)은 하부 유전체층(54) 및 격벽(53)의 표면에 도포되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 그리고, 격벽(53) 및 상/하부기판(51, 52)에 의해 형성된 방전공간에는 플라즈마 방전을 위한 불활성 가스가 주입된다.The upper substrate 51 and the lower substrate 52 are spaced apart in parallel by the partition wall 53. The partition wall 53 is formed in parallel with the address electrode X1 to prevent ultraviolet rays generated by the discharge from leaking to adjacent cells. The phosphor layer 55 is applied to the surfaces of the lower dielectric layer 54 and the partition wall 53 to generate visible light of any one of red, green, and blue. An inert gas for plasma discharge is injected into the discharge space formed by the partition wall 53 and the upper and lower substrates 51 and 52.

서스테인 전극쌍(Y1, Z1) 각각은 광투과율이 90% 이상인 투명전극물질(ITO)로 이루어진 투명전극(59a, 60a)과, 투명전극(59a, 60a)보다 상대적으로 좁은 폭을 가지는 금속전극(59b, 60b)으로 이루어진다. 여기서, 투명전극물질(ITO)은 저항값이 크므로 전력을 효율적으로 전달하지 못한다. 따라서, 투명전극(59a, 60a) 상에 도전성이 좋은 물질, 예를 들면 은(Ag)나 구리(Cu)로 이루어진 금속전극(59b, 60b)을 형성함으로써 서스테인 전극쌍(Y1, Z1)의 전체적인 도전율을 높이게 된다. 이러한 서스테인 전극쌍(Y1, Z1)은 스캔/서스테인 전극(60) 및 서스테인 전극(59)으로 구성된다. 스캔/서스테인 전극(60)에는 패널 주사를 위한 스캔 신호와 방전유지를 위한 서스테인 신호가 주로 공급되고, 서스테인 전극(59)에는 서스테인 신호가 주로 공급된다.Each of the sustain electrode pairs Y1 and Z1 has a transparent electrode 59a, 60a made of transparent electrode material ITO having a light transmittance of 90% or more, and a metal electrode having a relatively narrower width than the transparent electrode 59a, 60a. 59b, 60b). Here, the transparent electrode material (ITO) has a large resistance value and thus does not transmit power efficiently. Accordingly, the entirety of the sustain electrode pairs Y1 and Z1 is formed on the transparent electrodes 59a and 60a by forming metal electrodes 59b and 60b made of a highly conductive material such as silver (Ag) or copper (Cu). It will increase the conductivity. These sustain electrode pairs Y1 and Z1 are composed of a scan / sustain electrode 60 and a sustain electrode 59. The scan signal for panel scanning and the sustain signal for sustaining discharge are mainly supplied to the scan / sustain electrode 60, and the sustain signal is mainly supplied to the sustain electrode 59.

상부 유전체층(56)과 하부 유전체층(54)은 방전시 서스테인 전극쌍(Y1, Z1)과 어드레스 전극(X1)에서 방전된 전하를 축적하게 된다. 보호층(57)은 하전입자의 스퍼터링에 의한 상부 유전체층(56)의 손상을 방지하는 역할을 한다. 이에 의해 플라즈마 디스플레이 패널의 수명이 연장되며 2차 전자의 방출 효율을 높이게 된다. 보호층(57)으로는 통상 산화마그네슘(MgO)이 이용된다.The upper dielectric layer 56 and the lower dielectric layer 54 accumulate electric charges discharged from the sustain electrode pairs Y1 and Z1 and the address electrode X1 during discharge. The protective layer 57 serves to prevent damage to the upper dielectric layer 56 by sputtering of charged particles. As a result, the lifetime of the plasma display panel is extended and the emission efficiency of the secondary electrons is increased. As the protective layer 57, magnesium oxide (MgO) is usually used.

어드레스 전극(X1)은 상기 서스테인 전극쌍(Y1, Z1)과 교차하도록 형성된다. 어드레스 전극(X1)에는 디스플레이될 셀들을 선택하기 위한 데이터신호가 공급된다.The address electrode X1 is formed to cross the sustain electrode pairs Y1 and Z1. The address electrode X1 is supplied with a data signal for selecting cells to be displayed.

이러한 플라즈마 디스플레이 패널은 어드레스 전극(X1)과 스캔/서스테인 전극(Y1) 사이의 대향방전에 의해 방전셀이 선택된 후 서스테인 전극쌍(Y1, Z1) 사이의 면방전에 의해 방전을 유지하게 된다. 플라즈마 디스플레이 패널의 방전셀에서는 서스테인 방전시 발생되는 자외선에 의해 형광체(65)가 발광함으로써 가시광이 셀 외부로 방출되게 된다. 그 결과, 플라즈마 디스플레이 패널은 방전셀이 이루는 화소단위로 화상을 표시하게 된다.The plasma display panel maintains the discharge by surface discharge between the pair of sustain electrodes Y1 and Z1 after the discharge cell is selected by the opposite discharge between the address electrode X1 and the scan / sustain electrode Y1. In the discharge cells of the plasma display panel, the phosphor 65 emits light by ultraviolet rays generated during the sustain discharge, so that visible light is emitted outside the cell. As a result, the plasma display panel displays an image in pixel units of discharge cells.

상술한 바에 의해, 본 발명에 따른 전극구조를 가지는 플라즈마 디스플레이 패널은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널과 적층구조에 있어서 동일함을 알 수 있다.As described above, it can be seen that the plasma display panel having the electrode structure according to the present invention is the same in the laminated structure as the conventional three-electrode AC surface discharge type plasma display panel.

실제로, 본 발명에 따른 서로 다른 면적의 스캔/서스테인 전극(Y1)과 서스테인 전극(Z1) 구조를 포함하는 플라즈마 디스플레이 패널은, 추가공정 없이 서스테인 전극쌍 및 어드레스 전극 제조용 마스크의 패턴을 수정하면 종래의 제작공정을 따라 상기 스캔/서스테인 전극(Y1)과 상기 서스테인 전극(Z1)이 서로 다른 면적을 가지도록 패터닝할 수 있다.In fact, the plasma display panel including the scan / sustain electrode Y1 and the sustain electrode Z1 structures having different areas according to the present invention can be modified by modifying the patterns of the sustain electrode pair and the address electrode manufacturing mask without further processing. According to the fabrication process, the scan / sustain electrode Y1 and the sustain electrode Z1 may be patterned to have different areas.

또한, 이를 위해, 상기 스캔/서스테인 전극(60)의 투명전극(60a)과 상기 서스테인 전극(59)의 투명전극(59a)은 상기 서스테인 전극쌍(59, 60)의 길이 방향으 로 서로 다른 크기를 가지도록 패터닝함으로써, 상기 스캔/서스테인 전극(Y1)과 상기 서스테인 전극(Z1)이 서로 다른 면적을 가지게 된다.Also, for this purpose, the transparent electrode 60a of the scan / sustain electrode 60 and the transparent electrode 59a of the sustain electrode 59 have different sizes in the length direction of the sustain electrode pairs 59 and 60. By patterning to have the scan / sustain electrode Y1 and the sustain electrode Z1 have different areas.

더욱이, 본 발명에 따른 플라즈마 디스플레이 패널은 서로 다른 면적을 가지도록 패터닝된 상기 서스테인 전극쌍(Y1, Z1)을 포함할 뿐만 아니라, 상기 서스테인 전극쌍(Y1, Z1)의 길이 방향으로 돌출된 어드레스 전극(X1)도 포함한다.Furthermore, the plasma display panel according to the present invention includes not only the sustain electrode pairs Y1 and Z1 patterned to have different areas, but also address electrodes protruding in the longitudinal direction of the sustain electrode pairs Y1 and Z1. Also includes (X1).

또한, 본 발명에 따른 플라즈마 디스플레이 패널은, 비대칭의 서스테인 펄스 폭(sustain pulse width)을 갖는 서스테인 전극쌍(Y1, Z1)을 포함한다.In addition, the plasma display panel according to the present invention includes sustain electrode pairs Y1 and Z1 having an asymmetrical sustain pulse width.

이하, 도 6 내지 도 10은 전술한 전극들(X1, Y1, Z1)을 포함하는 플라즈마 디스플레이 패널의 다양한 실시예로서, 이들 실시예는 하나의 예에 한정되지 않고, 단독 혹은 다양한 조합에 의해 실시될 수 있다.6 to 10 are various embodiments of the plasma display panel including the electrodes X1, Y1, and Z1 described above, and the embodiments are not limited to one example, and may be implemented by a single or various combination. Can be.

도 6은 본 발명의 실시예에 따른 전극구조를 가지는 플라즈마 디스플레이 패널의 서스테인 전극쌍을 개략적으로 나타낸 평면도이다.6 is a plan view schematically illustrating a sustain electrode pair of a plasma display panel having an electrode structure according to an exemplary embodiment of the present invention.

도 6a에 도시된 본 발명의 실시예에 따른 전극구조를 가지는 플라즈마 디스플레이 패널은 서스테인 전극쌍(59, 60) 각각이 투명전극(59a, 60a)과 금속전극(59b, 60b)을 구비한다. 여기서, 서스테인 전극쌍(59, 60)은 스캔/서스테인 전극(Y, 60)과 서스테인 전극(Z, 59)으로 이루어진다.In the plasma display panel having the electrode structure according to the exemplary embodiment of the present invention illustrated in FIG. 6A, each of the sustain electrode pairs 59 and 60 includes transparent electrodes 59a and 60a and metal electrodes 59b and 60b. Here, the sustain electrode pairs 59 and 60 are made up of the scan / sustain electrodes Y and 60 and the sustain electrodes Z and 59.

서스테인 전극쌍(59, 60)의 금속전극(59b, 60b)은 도전성이 좋은 금속물질, 예를 들면 은(Ag)이나 구리(Cu)로 형성된다.The metal electrodes 59b and 60b of the sustain electrode pairs 59 and 60 are formed of a highly conductive metal material, for example, silver (Ag) or copper (Cu).

여기서, 상기 스캔/서스테인 전극(Y, 60)은 상기 어드레스 전극(X)이 교차되는 부위의 면적을 상기 서스테인 전극(Z, 59)의 면적보다 크게 한다. 이는 상기 스 캔/서스테인 전극(Y, 60)의 면적이 상기 서스테인 전극(Z, 59)의 면적보다 크게 되면 단위면적당 방전강도가 저하되기 때문에 방전에 의한 스캔/서스테인 전극(Y, 60)측 보호막에 열화현상을 감소시킬 수 있다. In this case, the scan / sustain electrodes Y and 60 make the area of the region where the address electrode X intersect larger than that of the sustain electrodes Z and 59. This is because when the area of the scan / sustain electrodes Y and 60 becomes larger than the area of the sustain electrodes Z and 59, the discharge intensity per unit area decreases, so that the protective film on the scan / sustain electrode Y and 60 sides due to discharge is reduced. Deterioration can be reduced.

따라서, 본 발명에 따른 플라즈마 디스플레이 패널은 패널 설계적 측면에서 방전 효율이 상승될 수 있다. 또한, 방전셀의 면적에 대한 전극면적의 비율이 작아지게 되면 전극 간의 정전 용량의 충전에 소비되는 무효 전력이 작아지게 되므로 전극면적의 비율이 작은 전극을 채용한 플라즈마 디스플레이 패널은 소비전력을 적게 소모하게 된다.Therefore, the plasma display panel according to the present invention can increase the discharge efficiency in terms of panel design. In addition, when the ratio of the electrode area to the area of the discharge cell is reduced, the reactive power consumed for charging the capacitance between the electrodes is reduced, so that the plasma display panel employing the electrode having the small electrode area ratio consumes less power. Done.

상기 스캔/서스테인 전극(Y, 60)의 면적을 상기 서스테인 전극(Z, 59)의 면적보다 크게 하기 위해서는, 상기 서스테인 전극(Z, 59)의 방전에 기여하지 않는 격벽의 상부 부위를 이하의 형태로 패터닝하여 제거함으로써, 상기 스캔/서스테인 전극(Y, 60)의 면적을 상기 서스테인 전극(Z, 59)의 면적보다 크게 한다.In order to make the area of the scan / sustain electrodes Y and 60 larger than the areas of the sustain electrodes Z and 59, the upper portion of the partition wall which does not contribute to the discharge of the sustain electrodes Z and 59 is described below. The area of the scan / sustain electrodes Y and 60 is made larger than that of the sustain electrodes Z and 59 by patterning and removing.

상기 패터닝은 상기 격벽의 상부와 상기 서스테인 전극(Z, 59)의 투명전극(59a)과 교차하는 부위를 타원형, 원형, 정사각형, 직사각형 중 적어도 어느 하나의 형태로 패터닝하여 제거한다.The patterning may be performed by patterning at least one of an oval shape, a circular shape, a square shape, and a rectangular shape that cross the upper portion of the partition and the transparent electrode 59a of the sustain electrodes Z and 59.

도 6a는 상기 서스테인 전극(Z, 59)의 방전에 기여하지 않는 격벽의 상부 부위인 투명전극(59a)을 타원형으로 패터닝하여 제거한 평면도이고, 도 6b는 상기 투명전극(59a)을 원형으로 패터닝하여 제거한 평면도이며, 도 6c는 상기 투명전극(59a)을 직사각형으로 패터닝하여 제거한 평면도이고, 도 6d는 상기 투명전극(59a)을 정사각형으로 패터닝하여 제거한 평면도이며, 도 6e는 상기 투명전 극(59a)을 마름모형으로 패터닝하여 제거한 평면도이다.FIG. 6A is a plan view of the transparent electrode 59a, which is an upper portion of the partition wall not contributing to the discharge of the sustain electrodes Z and 59, removed by oval pattern, and FIG. 6B is a circular pattern of the transparent electrode 59a. 6C is a plan view removed by patterning the transparent electrode 59a in a rectangular shape, and FIG. 6D is a plan view removed by patterning the transparent electrode 59a in a square shape, and FIG. 6E is the transparent electrode 59a. Is a plan view removed by patterning a rhombus.

이때, 도 6에 도시되진 않았지만, 투명전극(59a, 60a)과 어드레스 전극(X1)이 종래와 같이 단순한 일자형 패턴으로 형성되면 어드레스 전극(X1)과 서스테인 전극쌍(59, 60)의 교차 면적이 작기 때문에 어드레스 방전시 방전 전압이 상승하거나 오방전(미스라이팅)이 발생한다. 그 결과 어드레스전압 이득이 감소될 수 있다. 이러한 문제는 투명전극(59a, 60a)과 어드레스 전극(X1)의 형상을 변형함으로써, 어드레스 전극(X1)과 서스테인 전극쌍(59, 60)의 교차면적을 증가시켜 해결할 수 있다.Although not shown in FIG. 6, when the transparent electrodes 59a and 60a and the address electrode X1 are formed in a simple straight pattern as in the related art, an area where the address electrode X1 and the sustain electrode pairs 59 and 60 cross each other is formed. Since it is small, the discharge voltage rises or misdischarge (miswriting) occurs during address discharge. As a result, the address voltage gain can be reduced. This problem can be solved by modifying the shapes of the transparent electrodes 59a and 60a and the address electrode X1 by increasing the cross-sectional area of the address electrode X1 and the sustain electrode pairs 59 and 60.

상기 투명전극(59a, 60a)과 어드레스 전극(X1)의 형상을 변형하는 실시예에 대하여 이하에 상세히 설명하도록 한다.An embodiment in which the shapes of the transparent electrodes 59a and 60a and the address electrode X1 are modified will be described in detail below.

도 7은 본 발명의 실시예에 따른 전극구조를 가지는 플라즈마 디스플레이 패널의 서스테인 전극쌍과 어드레스 전극을 개략적으로 나타낸 평면도이다.7 is a plan view schematically illustrating a sustain electrode pair and an address electrode of a plasma display panel having an electrode structure according to an exemplary embodiment of the present invention.

도 7a에 도시된 본 발명의 실시예에 따른 전극구조를 가지는 플라즈마 디스플레이 패널은 서스테인 전극쌍(59, 60) 각각이 투명전극(59a, 60a)과 금속전극(59b, 60b)을 구비한다. 여기서, 서스테인 전극쌍(59, 60)은 스캔/서스테인 전극(Y, 60)과 서스테인 전극(Z, 59)으로 이루어진다.In the plasma display panel having the electrode structure shown in FIG. 7A, each of the sustain electrode pairs 59 and 60 includes transparent electrodes 59a and 60a and metal electrodes 59b and 60b. Here, the sustain electrode pairs 59 and 60 are made up of the scan / sustain electrodes Y and 60 and the sustain electrodes Z and 59.

서스테인 전극쌍(59, 60)의 금속전극(59b, 60b)은 도전성이 좋은 금속물질, 예를 들면 은(Ag)이나 구리(Cu)로 형성된다.The metal electrodes 59b and 60b of the sustain electrode pairs 59 and 60 are formed of a highly conductive metal material, for example, silver (Ag) or copper (Cu).

투명전극(59a, 60a) 각각은 방전셀의 양측 가장자리에서 격벽(53)과 나란한 방향으로 금속전극(59b, 60b)에서 두 개씩 돌출된 형상을 하고 있다.Each of the transparent electrodes 59a and 60a protrudes from the metal electrodes 59b and 60b in a direction parallel to the partition wall 53 at both edges of the discharge cell.

플라즈마 디스플레이 패널의 구동시 상부기판에 형성된 투명전극(60a)의 형상을 종래와 같이 단순한 일자형 패턴으로 형성되면 하부기판의 어드레스 전극(71)과 상부기판의 스캔/서스테인 전극(Y, 60)의 투명전극(60a)과 교차되는 부분에서 기입방전이 발생한다. 이런 기입방전이 발생됨에 따라 상부기판, 즉, 하부기판의 어드레스 전극(71)과 교차되는 부분의 보호막(MgO)은 계속 손상(damage)을 받게 된다. 또한 이런 기입방전이 발생한 후 연속적으로 면방전에 의해 손상을 받게 된다. 물론, 전체적으로 상부기판의 보호막(MgO)에서 손상을 입게 되지만, 그 중에서도 상부기판의 스캔/서스테인 전극(Y, 60) 부분, 즉 투명전극(60a) 부분의 손상이 가장 커지게 된다. 또한, 면방전시 발생하는 플라즈마는 상기 투명전극(60a) 중심에 집중되기 때문에 투명전극(60a)의 중심 부분에서 손상이 가장 크다. 이렇게 지속적으로 손상을 받게 될 경우 오방전으로 이어지기 쉽다. 따라서 본 발명에서는 상부기판의 전극 즉, 투명 전극(60a)의 형상을 도 6a와 같이 최적화하여 손상을 최소화할 수 있었다.When the shape of the transparent electrode 60a formed on the upper substrate when the plasma display panel is driven is formed in a simple straight pattern as in the related art, the address electrode 71 of the lower substrate and the scan / sustain electrodes Y and 60 of the upper substrate are transparent. At the portion that intersects with the electrode 60a, a write discharge occurs. As the write discharge occurs, the passivation layer MgO of the upper substrate, that is, the portion intersecting with the address electrode 71 of the lower substrate, continues to be damaged. In addition, after such write discharge occurs, damage is continuously caused by surface discharge. Of course, the overall damage to the protective film (MgO) of the upper substrate, the damage of the scan / sustain electrode (Y, 60), that is, the transparent electrode (60a) portion of the upper substrate is the largest. In addition, since the plasma generated during the surface discharge is concentrated at the center of the transparent electrode 60a, the damage is the greatest at the center of the transparent electrode 60a. If this damage is sustained, it is easy to lead to misfire. Therefore, in the present invention, the shape of the electrode of the upper substrate, that is, the transparent electrode 60a may be optimized as shown in FIG. 6A to minimize damage.

따라서, 상기 투명전극(60a)에서 손상을 가장 많이 받는 중심 부분을 도시된 바와 같이, 패터닝에 의해 제거함으로써, 상부기판의 스캔/서스테인 전극(Y, 60)에 받는 손상을 최소화할 수 있다.Therefore, as shown in the drawing, the center portion that is most damaged by the transparent electrode 60a is removed by patterning, thereby minimizing damage to the scan / sustain electrodes Y and 60 of the upper substrate.

도 7b에 도시된 본 발명의 실시예에 따른 전극구조를 가지는 플라즈마 디스플레이 패널은 서스테인 전극쌍(59, 60) 각각이 투명전극(59a, 60a)과 금속전극(59b, 60b)을 구비한다. 여기서, 서스테인 전극쌍(59, 60)은 스캔/서스테인 전극(Y, 60)과 서스테인 전극(Z, 59)이 되고, 어드레스 전극(71)은 상기 서스테인 전 극쌍(Y1, Z1)과 교차하도록 형성된다. 어드레스전극(71)에는 디스플레이될 셀들을 선택하기 위한 데이터신호가 공급된다.In the plasma display panel having the electrode structure according to the exemplary embodiment of the present invention illustrated in FIG. 7B, each of the sustain electrode pairs 59 and 60 includes transparent electrodes 59a and 60a and metal electrodes 59b and 60b. Here, the sustain electrode pairs 59 and 60 become scan / sustain electrodes Y and 60 and the sustain electrodes Z and 59, and the address electrode 71 is formed to cross the sustain electrode pairs Y1 and Z1. do. The address electrode 71 is supplied with a data signal for selecting cells to be displayed.

도 7b에 도시된 어드레스전극(71)은 종래 어드레스전극과 같은 면적을 갖는 서스테인 전극쌍(59, 60) 중 플라즈마 디스플레이 패널의 구동시 상부기판에 형성된 투명전극(60a)과 교차하는 방향으로 돌출된 형상으로 형성된다.The address electrode 71 shown in FIG. 7B protrudes in a direction intersecting with the transparent electrode 60a formed on the upper substrate during the driving of the plasma display panel among the pair of sustain electrodes 59 and 60 having the same area as the conventional address electrode. It is formed into a shape.

이는 하부기판의 어드레스 전극(71)과 상부기판의 스캔/서스테인 전극(Y, 60)이 교차되는 부분에서 기입방전이 발생하고, 이런 기입방전이 발생됨에 따라 하부기판의 어드레스 전극(71)과 교차되는 부분의 보호막(MgO)은 계속 손상(damage)을 받게 된다. 또한, 이런 기입방전이 발생한 후 연속적으로 면방전에 의해 손상을 받게 된다. 물론, 전체적으로 상부기판의 보호막(MgO)에서 손상을 입게 되지만, 그 중에서도 상부기판의 스캔/서스테인 전극(Y, 60) 부분의 손상이 가장 커지게 된다. 이렇게 지속적으로 손상을 받게 될 경우 오방전으로 이어지기 쉽다.The write discharge occurs at a portion where the address electrode 71 of the lower substrate and the scan / sustain electrodes Y and 60 of the upper substrate cross each other, and as such a write discharge occurs, the write discharge intersects with the address electrode 71 of the lower substrate. The protective layer (MgO) of the portion to be continuously damaged. In addition, after such write discharge occurs, damage is continuously caused by surface discharge. Of course, the overall damage to the protective film (MgO) of the upper substrate, the damage of the scan / sustain electrode (Y, 60) portion of the upper substrate is the largest. If this damage is sustained, it is easy to lead to misfire.

따라서, 본 발명에서는 하부기판의 전극 즉, 어드레스 전극(71)의 형상을 상기 서스테인 전극쌍(59, 60)의 길이 방향으로 돌출시킬 수 있다. 이를 위해, 상기 스캔/서스테인 전극(60)과 교차되는 부위에서 돌출시키거나, 상기 서스테인 전극(59)과 교차되는 부위에서 돌출시키거나 또는, 상기 스캔/서스테인 전극(60) 및 상기 서스테인 전극(59)과 교차되지 않은 부위에서 상기 서스테인 전극쌍(59, 60)의 길이 방향으로 돌출시킬 수 있다.Therefore, in the present invention, the shape of the electrode of the lower substrate, that is, the address electrode 71 can protrude in the longitudinal direction of the sustain electrode pairs 59 and 60. To this end, it protrudes at a site intersecting with the scan / sustain electrode 60, protrudes at a site intersecting with the sustain electrode 59, or the scan / sustain electrode 60 and the sustain electrode 59. ) May protrude in the lengthwise direction of the sustain electrode pairs 59 and 60 at a portion that does not cross.

도 7b 내지 도 7d는 전술한 어드레스 전극(71)이 돌출된 형상을 나타낸 실시예로서, 이하에 상세히 설명하도록 한다.7B to 7D illustrate an example in which the above-described address electrode 71 protrudes, and will be described in detail below.

도 7b는 상부기판의 스캔/서스테인 전극(60)과 교차되는 부위에서 서스테인 전극쌍(59, 60)의 길이 방향으로 돌출시킨 어드레스 전극(71)의 형상을 나타낸 것이고, 도 7c는 상부기판의 스캔/서스테인 전극(60) 및 서스테인 전극(59)과 교차되는 부위에서 서스테인 전극쌍(59, 60)의 길이 방향으로 돌출시킨 어드레스 전극(71)의 형상을 나타낸 것이며, 도 7d는 상부기판의 스캔/서스테인 전극(60)과 교차되는 부위, 서스테인 전극(59)과 교차되는 부위 및 상기 스캔/서스테인 전극(60)과 서스테인 전극(59)과 교차되지 않는 부위에서 서스테인 전극쌍(59, 60)의 길이 방향으로 돌출시킨 어드레스 전극(71)의 형상을 나타낸 것이다.FIG. 7B illustrates the shape of the address electrode 71 protruding in the longitudinal direction of the pair of sustain electrodes 59 and 60 at a portion crossing the scan / sustain electrode 60 of the upper substrate, and FIG. 7C shows a scan of the upper substrate. Fig. 7D shows the shape of the address electrode 71 protruding in the longitudinal direction of the sustain electrode pairs 59 and 60 at the intersection with the sustain electrode 60 and the sustain electrode 59, and Fig. 7D shows the scan of the upper substrate. Lengths of the pairs of sustain electrodes 59 and 60 at portions intersecting with the sustain electrodes 60, portions intersecting with the sustain electrodes 59, and portions not intersecting with the scan / sustain electrodes 60 and the sustain electrodes 59. The shape of the address electrode 71 which protruded in the direction is shown.

이러한 어드레스 전극(71)의 형상은 상기 스캔/서스테인 전극쌍(59, 60)과 교차되는 면적이 넓어지고, 어드레스 전극(71)의 방전 면적이 넓어지게 되므로 기입방전의 타이밍이 상대적으로 빨라지게 된다. 그러므로, 플라즈마 디스플레이 패널의 전체적인 신뢰성이 향상될 수 있다.The shape of the address electrode 71 becomes larger as the area intersecting with the scan / sustain electrode pairs 59 and 60 and the area of discharge of the address electrode 71 becomes wider, resulting in a faster timing of writing discharge. . Therefore, the overall reliability of the plasma display panel can be improved.

도 8은 일반적인 전극구조를 가지는 플라즈마 디스플레이 패널을 개략적으로 나타낸 평면도이다.8 is a plan view schematically illustrating a plasma display panel having a general electrode structure.

도 8a에 도시된 일반적인 전극구조를 가지는 플라즈마 디스플레이 패널은 서스테인 전극쌍(59, 60) 각각이 투명전극(59a, 60a)과 금속전극(59b, 60b)을 구비한다. 여기서, 서스테인 전극쌍(59, 60)은 스캔/서스테인 전극(Y, 60)과 서스테인 전극(Z, 59)이 되고, 어드레스 전극(71)은 상기 서스테인 전극쌍(Y1, Z1)과 교차하도록 형성된다. 어드레스전극(71)에는 디스플레이될 셀들을 선택하기 위한 데이터신호가 공급된다.In the plasma display panel having the general electrode structure shown in FIG. 8A, each of the sustain electrode pairs 59 and 60 includes transparent electrodes 59a and 60a and metal electrodes 59b and 60b. Here, the sustain electrode pairs 59 and 60 become scan / sustain electrodes Y and 60 and the sustain electrodes Z and 59, and the address electrode 71 is formed to cross the sustain electrode pairs Y1 and Z1. do. The address electrode 71 is supplied with a data signal for selecting cells to be displayed.

도 8b는 일반적인 전극구조를 가지는 플라즈마 디스플레이 패널의 펄스 파형을 나타낸 파형도로서, 면방전시 스캔/서스테인 전극(Y, 60) 쪽에서 초기 서스테인 방전이 시작된다. 이때, 도 8b에 도시된 바와 같이, Y 펄스에는 오프 셀(off cell) 즉, 오프된 커패시턴스에서 방전이 발생되는 조건으로 큰 임피던스 변화를 겪게 되는데 부가적인 구동회로가 없을 경우 Y 펄스는 심한 댐핑(damping) 현상을 겪게 된다. 이 댐핑 현상은 커패시턴스의 충/방전이 불안정하게 되므로, 방전 이득이 좋지 않게 되어 방전 전압과 효율 감소를 초래하는 요소로 작용하게 된다.FIG. 8B is a waveform diagram showing a pulse waveform of a plasma display panel having a general electrode structure, wherein initial sustain discharge starts on the scan / sustain electrodes Y and 60 during surface discharge. In this case, as shown in FIG. 8B, the Y pulse undergoes a large impedance change in a condition that discharge occurs in an off cell, that is, an off capacitance. In the absence of an additional driving circuit, the Y pulse is severely damped ( damping). This damping phenomenon causes the charge / discharge of the capacitance to become unstable, so that the discharge gain becomes poor, which acts as a factor that causes the discharge voltage and the efficiency to decrease.

도 8c는 일반적인 전극구조를 가지는 플라즈마 디스플레이 패널의 벽전하 분포를 나타낸 분포도로서, 도시된 바와 같이, 벽전하는 투명전극(59a, 60a) 상에 동일한 양으로 분포되어 있지 않다. 스캔/서스테인 전극(60)의 투명전극(60a) 상에 분포된 벽전하 분포의 범위가 넓어지게 되면 초기 전압에서 방전 개시 전압까지 올라가는 데 시간이 필요하게 되어 이는 곧 방전 딜레이(jitter)를 유발하게 된다.FIG. 8C is a distribution diagram showing wall charge distribution of a plasma display panel having a general electrode structure. As shown in FIG. 8, wall charges are not distributed in the same amount on the transparent electrodes 59a and 60a. As the range of the wall charge distribution distributed on the transparent electrode 60a of the scan / sustain electrode 60 becomes wider, it takes time to rise from the initial voltage to the discharge start voltage, which causes a discharge jitter. do.

도 9 내지 도 10은 본 발명의 실시예에 따른 전극구조를 가지는 플라즈마 디스플레이 패널을 개략적으로 나타낸 평면도이다.9 to 10 are plan views schematically illustrating a plasma display panel having an electrode structure according to an exemplary embodiment of the present invention.

도 9는 본 발명의 실시예에 따른 비대칭의 서스테인 펄스 폭을 가지는 플라즈마 디스플레이 패널을 개략적으로 나타낸 평면도이다.9 is a plan view schematically illustrating a plasma display panel having an asymmetric sustain pulse width according to an embodiment of the present invention.

도 9a에 도시된 비대칭의 서스테인 펄스 폭을 가지는 플라즈마 디스플레이 패널은 서스테인 전극쌍(59, 60) 각각이 투명전극(59a, 60a)과 금속전극(59b, 60b)을 구비한다. 여기서, 서스테인 전극쌍(59, 60)은 스캔/서스테인 전극(Y, 60)과 서스테인 전극(Z, 59)이 되고, 어드레스 전극(71)은 상기 서스테인 전극쌍(Y1, Z1)과 교차하도록 형성된다. 어드레스전극(71)에는 디스플레이될 셀들을 선택하기 위한 데이터신호가 공급된다.In the plasma display panel having the asymmetrical sustain pulse width shown in FIG. 9A, each of the sustain electrode pairs 59 and 60 includes transparent electrodes 59a and 60a and metal electrodes 59b and 60b. Here, the sustain electrode pairs 59 and 60 become scan / sustain electrodes Y and 60 and the sustain electrodes Z and 59, and the address electrode 71 is formed to cross the sustain electrode pairs Y1 and Z1. do. The address electrode 71 is supplied with a data signal for selecting cells to be displayed.

본 발명은 비대칭의 서스테인 펄스 폭(sustain pulse width)을 갖는 서스테인 전극쌍(59, 60)을 포함하는 것으로, 비대칭의 서스테인 펄스 폭(sustain pulse width)을 갖기 위해, 상기 서스테인 전극쌍(59, 60)의 스캔/서스테인 전극(60)의 투명전극(60a)의 크기를 서스테인 전극(59)의 투명전극(59a)의 크기보다 더 작게 하고, 상기 투명전극(59a, 60a)간의 갭(Gap)이 소정 거리를 유지하기 위해 상기 투명전극(59a)의 크기를 작게 한 만큼 상기 투명전극(59a)의 크기를 크게 하여 소정의 갭을 유지한 비대칭 전극구조를 갖게 한다. 상기 갭은 제조업체마다 상이하지만 80㎛∼100㎛ 중 선택된 어느 하나의 수치를 정하여 사용하게 되고, 상기 스캔/서스테인 전극(60)의 투명전극(60a)의 크기는 구동 전압의 주파수에 따라 그 축소 크기를 제한할 수 있다.The present invention includes sustain electrode pairs (59, 60) having an asymmetrical sustain pulse width, and in order to have an asymmetric sustain pulse width, the sustain electrode pairs (59, 60) are provided. The size of the transparent electrode 60a of the scan / sustain electrode 60 is smaller than that of the transparent electrode 59a of the sustain electrode 59, and the gap between the transparent electrodes 59a and 60a is In order to maintain a predetermined distance, the size of the transparent electrode 59a is increased by reducing the size of the transparent electrode 59a to have an asymmetric electrode structure maintaining a predetermined gap. The gap is different depending on the manufacturer, but the predetermined value of any one selected from 80 μm to 100 μm is used, and the size of the transparent electrode 60a of the scan / sustain electrode 60 is reduced according to the frequency of the driving voltage. Can be limited.

이러한 비대칭의 펄스 폭과 전극구조는 플라즈마 디스플레이 패널에서 댐핑 현상 및 방전 딜레이를 감소시킬 수 있다. This asymmetric pulse width and electrode structure can reduce the damping phenomenon and the discharge delay in the plasma display panel.

도 9b는 비대칭의 서스테인 펄스 폭을 가지는 플라즈마 디스플레이 패널의 펄스 파형을 나타낸 파형도로서, 면방전시 스캔/서스테인 전극(Y, 60)의 투명전극(60a)의 크기를 서스테인 전극(59)의 투명전극(59a)의 크기보다 더 작게 하여 Y 펄스에서 발생되는 댐핑(damping) 현상을 줄일 수 있다. 이 댐핑 현상을 줄일 수록 커패시턴스의 충/방전이 안정하게 되므로, 방전 이득이 양호하게 되어 방전 전압과 효율 증대를 초래할 수 있다.FIG. 9B is a waveform diagram illustrating a pulse waveform of a plasma display panel having an asymmetrical sustain pulse width, and the size of the transparent electrode 60a of the scan / sustain electrodes Y and 60 during surface discharge is determined by the transparent electrode of the sustain electrode 59. The damping phenomenon generated in the Y pulse can be reduced by making it smaller than the size of 59a. As the damping phenomenon is reduced, the charge / discharge of the capacitance becomes more stable, so that the discharge gain becomes good, which can lead to an increase in discharge voltage and efficiency.

도 9c는 비대칭의 서스테인 펄스 폭을 가지는 플라즈마 디스플레이 패널의 벽전하 분포를 나타낸 분포도로서, 도시된 바와 같이, 벽전하는 투명전극(59a, 60a) 상에 동일한 양으로 분포되어 있지 않다. 스캔/서스테인 전극(60)의 투명전극(60a) 상에 분포된 벽전하 분포의 범위가 짧아지게 되면 초기 전압에서 방전 개시 전압까지 올라가는 데 시간이 짧아져 방전 딜레이(jitter)를 감소시키게 된다.FIG. 9C is a distribution chart showing wall charge distribution of a plasma display panel having an asymmetrical sustain pulse width. As shown, wall charges are not distributed in the same amount on the transparent electrodes 59a and 60a. If the range of the wall charge distribution distributed on the transparent electrode 60a of the scan / sustain electrode 60 is shortened, the time to rise from the initial voltage to the discharge start voltage is shortened, thereby reducing the discharge delay.

도 10은 본 발명의 실시예에 따른 비대칭의 서스테인 펄스 폭을 가지는 플라즈마 디스플레이 패널을 개략적으로 나타낸 평면도이다.10 is a plan view schematically illustrating a plasma display panel having an asymmetric sustain pulse width according to an embodiment of the present invention.

도 10a에 도시된 비대칭의 서스테인 펄스 폭을 가지는 플라즈마 디스플레이 패널은 서스테인 전극쌍(59, 60) 각각이 투명전극(59a, 60a)과 금속전극(59b, 60b)을 구비한다. 여기서, 서스테인 전극쌍(59, 60)은 스캔/서스테인 전극(Y, 60)과 서스테인 전극(Z, 59)이 되고, 어드레스 전극(71)은 상기 서스테인 전극쌍(Y1, Z1)과 교차하도록 형성된다. 어드레스전극(71)에는 디스플레이될 셀들을 선택하기 위한 데이터신호가 공급된다.In the plasma display panel having the asymmetrical sustain pulse width shown in FIG. 10A, each of the sustain electrode pairs 59 and 60 includes transparent electrodes 59a and 60a and metal electrodes 59b and 60b. Here, the sustain electrode pairs 59 and 60 become scan / sustain electrodes Y and 60 and the sustain electrodes Z and 59, and the address electrode 71 is formed to cross the sustain electrode pairs Y1 and Z1. do. The address electrode 71 is supplied with a data signal for selecting cells to be displayed.

비대칭의 서스테인 펄스 폭(sustain pulse width)을 갖기 위해, 서스테인 전극쌍(59, 60)의 스캔/서스테인 전극(60)의 투명전극(60a)의 크기를 서스테인 전극(59)의 투명전극(59a)의 크기보다 더 작게 하고, 상기 투명전극(59a, 60a)간의 갭(Gap)이 소정 거리를 유지하기 위해 상기 투명전극(59a)의 크기를 작게 한 만큼 상기 투명전극(59a)의 크기를 크게 하여 소정의 갭을 유지한 비대칭 전극구조를 갖게 하는 데 상기 서스테인 전극(59)의 투명전극(59a)의 형상을 돌출형으로 하여 Z 펄스에서 발생될 수 있는 댐핑 현상도 감소하게 하였다. 상기 갭은 전술한 바와 마 찬가지로, 제조업체마다 상이하지만 80㎛∼100㎛ 중 선택된 어느 하나의 수치를 정하여 사용하게 되고, 상기 스캔/서스테인 전극(60)의 투명전극(60a)의 크기는 구동 전압의 주파수에 따라 그 축소 크기를 제한할 수 있다.In order to have an asymmetrical sustain pulse width, the size of the transparent electrode 60a of the scan / sustain electrode 60 of the sustain electrode pairs 59 and 60 is set to the transparent electrode 59a of the sustain electrode 59. The size of the transparent electrode 59a is increased by reducing the size of the transparent electrode 59a so that the gap between the transparent electrodes 59a and 60a is smaller than the size of the transparent electrode 59a. In order to have an asymmetric electrode structure maintaining a predetermined gap, the shape of the transparent electrode 59a of the sustain electrode 59 is protruded to reduce the damping phenomenon that may occur in the Z pulse. Similar to the above, the gap is different for each manufacturer, but the predetermined value of any one selected from 80 μm to 100 μm is used, and the size of the transparent electrode 60a of the scan / sustain electrode 60 is determined by the driving voltage. Depending on the frequency, the reduction size can be limited.

이러한 비대칭의 펄스 폭과 전극구조는 플라즈마 디스플레이 패널에서 댐핑 현상 및 방전 딜레이를 감소시킬 수 있다. This asymmetric pulse width and electrode structure can reduce the damping phenomenon and the discharge delay in the plasma display panel.

도 10b는 비대칭의 서스테인 펄스 폭을 가지는 플라즈마 디스플레이 패널의 펄스 파형을 나타낸 파형도로서, 면방전시 스캔/서스테인 전극(Y, 60)의 투명전극(60a)의 크기를 서스테인 전극(59)의 투명전극(59a)의 크기보다 더 작게 하여 Y 펄스에서 발생되는 댐핑(damping) 현상을 줄일 수 있다. 이 댐핑 현상을 줄일 수록 커패시턴스의 충/방전이 안정하게 되므로, 방전 이득이 양호하게 되어 방전 전압과 효율 증대를 초래할 수 있고, 또한 Z 펄스에서도 발생될 수 있는 댐핑(damping) 현상을 줄일 수 있다FIG. 10B is a waveform diagram illustrating a pulse waveform of a plasma display panel having an asymmetrical sustain pulse width, wherein the size of the transparent electrode 60a of the scan / sustain electrodes Y and 60 during surface discharge is determined by the transparent electrode of the sustain electrode 59. The damping phenomenon generated in the Y pulse can be reduced by making it smaller than the size of 59a. As the damping phenomenon is reduced, the charging / discharging of the capacitance becomes more stable, so that the discharge gain becomes good, which leads to an increase in the discharge voltage and the efficiency, and also the damping phenomenon that may occur in the Z pulse.

도 10c는 비대칭의 서스테인 펄스 폭을 가지는 플라즈마 디스플레이 패널의 벽전하 분포를 나타낸 분포도로서, 도시된 바와 같이, 벽전하는 투명전극(59a, 60a) 상에 동일한 양으로 분포되어 있지 않다. 스캔/서스테인 전극(60)의 투명전극(60a) 상에 분포된 벽전하 분포의 범위가 짧아지게 되면 초기 전압에서 방전 개시 전압까지 올라가는 데 시간이 짧아져 방전 딜레이(jitter)를 감소시키게 된다.FIG. 10C is a distribution chart showing wall charge distribution of a plasma display panel having an asymmetrical sustain pulse width. As shown in the drawing, wall charges are not distributed in the same amount on the transparent electrodes 59a and 60a. If the range of the wall charge distribution distributed on the transparent electrode 60a of the scan / sustain electrode 60 is shortened, the time to rise from the initial voltage to the discharge start voltage is shortened, thereby reducing the discharge delay.

상기 실시예는 본 발명의 기술적 사상을 구체적으로 설명하기 위한 일례로서, 본 발명은 상기 실시예에 한정되지 않으며, 다양한 형태의 변형과 조합이 가능하고, 이러한 기술적 사상의 여러 실시 형태는 모두 본 발명의 보호범위에 속함은 당연하다.The above embodiment is an example for explaining the technical idea of the present invention in detail, and the present invention is not limited to the above embodiment, various modifications and combinations are possible, and various embodiments of the technical idea are all present invention Naturally, it belongs to the protection scope of.

이상에서 설명한 바와 같은 본 발명에 따른 플라즈마 디스플레이 패널은, 상부기판의 스캔/서스테인 전극(Y)에 받는 손상을 최소화할 수 있다.The plasma display panel according to the present invention as described above can minimize the damage to the scan / sustain electrode (Y) of the upper substrate.

또한, 상기 스캔/서스테인 전극(Y)의 단위면적당 방전강도를 저하시켜, 열화현상을 감소시킬 수 있을 뿐만 아니라, 상기 스캔/서스테인 전극(Y)의 투명전극과 교차되는 면적이 넓어지게 되므로 기입방전의 타이밍이 상대적으로 빨라지게 된다.In addition, since the intensity of discharge per unit area of the scan / sustain electrode Y is lowered to reduce the deterioration phenomenon, the area that intersects the transparent electrode of the scan / sustain electrode Y becomes wider, thereby causing write discharge. The timing of is relatively faster.

본 발명에 따른 플라즈마 디스플레이 패널은 서스테인 방전시, 상기 스캔/서스테인 전극(Y)의 단위면적당 방전강도를 저하시켜, 열화현상을 감소시킬 뿐만 아니라. 상기 스캔/서스테인 전극(Y) 상에 벽전하(wall charge)를 국한(confine)시켜 방전 딜레이를 줄일 수 있고, 비대칭 펄스 폭을 형성하여 댐핑(Damping)에 의한 손실을 줄여 안정된 방전을 형성할 수 있다.The plasma display panel according to the present invention not only reduces the deterioration phenomenon by lowering the discharge intensity per unit area of the scan / sustain electrode (Y) during sustain discharge. The discharge delay may be reduced by confining wall charge on the scan / sustain electrode Y, and the asymmetric pulse width may be formed to reduce the loss due to damping, thereby forming stable discharge. have.

그러므로, 플라즈마 디스플레이 패널의 전체적인 신뢰성을 향상시킬 수 있는 효과가 있다.Therefore, there is an effect that can improve the overall reliability of the plasma display panel.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의하여 정해져야 한다.Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.

Claims (14)

스캔/서스테인 전극(Y)과 서스테인 전극(Z)으로 구성되는 서스테인 전극쌍과 어드레스 전극(X)을 포함하는 플라즈마 디스플레이 패널에 있어서,In the plasma display panel comprising a sustain electrode pair and an address electrode (X) composed of a scan / sustain electrode (Y) and a sustain electrode (Z), 상기 스캔/서스테인 전극(Y)과 상기 서스테인 전극(Z)이 서로 다른 면적을 가지도록 패터닝된 것을 특징으로 하는 플라즈마 디스플레이 패널.And the scan / sustain electrode (Y) and the sustain electrode (Z) are patterned to have different areas. 제 1 항에 있어서, 상기 서스테인 전극쌍은,The method of claim 1, wherein the sustain electrode pair, 상기 스캔/서스테인 전극(Y)의 투명전극의 면적과 상기 서스테인 전극(Z)의 투명전극의 면적을 서로 다르게 한 것을 특징으로 하는 플라즈마 디스플레이 패널.And the area of the transparent electrode of the scan / sustain electrode (Y) and the area of the transparent electrode of the sustain electrode (Z) are different from each other. 제 1 항 또는 제 2 항에 있어서, 상기 서스테인 전극쌍은,The method according to claim 1 or 2, wherein the sustain electrode pair, 상기 스캔/서스테인 전극(Y)의 투명전극의 면적을 상기 서스테인 전극(Z)의 투명전극의 면적보다 크게 한 것을 특징으로 하는 플라즈마 디스플레이 패널.And the area of the transparent electrode of the scan / sustain electrode (Y) is larger than the area of the transparent electrode of the sustain electrode (Z). 제 1 항 또는 제 2 항에 있어서, 상기 서스테인 전극(Z)의 투명전극은,The method of claim 1 or 2, wherein the transparent electrode of the sustain electrode (Z), 격벽의 상부와 교차되는 부위가 패터닝에 의해 제거된 것을 특징으로 하는 플라즈마 디스플레이 패널.And an area intersecting the upper portion of the partition wall is removed by patterning. 제 4 항에 있어서, 상기 패터닝은,The method of claim 4, wherein the patterning, 상기 격벽의 상부와 상기 서스테인 전극(Z)의 투명전극이 교차되는 부위를 타원형, 원형, 정사각형, 직사각형 중 적어도 어느 하나의 형태로 패터닝하는 것을 특징으로 하는 플라즈마 디스플레이 패널.And patterning at least one of an oval shape, a circular shape, a square shape, and a rectangular shape at a portion where the upper portion of the partition and the transparent electrode of the sustain electrode Z cross each other. 제 1 또는 제 2 항에 있어서, 상기 서스테인 전극쌍은,The method of claim 1, wherein the sustain electrode pair, 상기 서스테인 전극(Z)의 투명전극의 면적을 상기 스캔/서스테인 전극(Y)의 투명전극의 면적보다 크게 한 것을 특징으로 하는 플라즈마 디스플레이 패널.The area of the transparent electrode of the sustain electrode (Z) is larger than the area of the transparent electrode of the scan / sustain electrode (Y). 제 6 항에 있어서, 상기 스캔/서스테인 전극(Y)의 투명전극은,The method of claim 6, wherein the transparent electrode of the scan / sustain electrode (Y), 상기 어드레스 전극(X)과 교차되는 부위의 중심부가 패터닝에 의해 제거된 것을 특징으로 하는 플라즈마 디스플레이 패널.And the center portion of the portion crossing the address electrode (X) is removed by patterning. 제 1 항에 있어서, 상기 어드레스 전극(X)은,The method of claim 1, wherein the address electrode (X), 상기 서스테인 전극쌍의 길이 방향으로 돌출된 것을 특징으로 하는 플라즈마 디스플레이 패널.And a protrusion protruding in the longitudinal direction of the sustain electrode pair. 제 8 항에 있어서, 상기 어드레스 전극(X)은,The method of claim 8, wherein the address electrode (X), 상기 스캔/서스테인 전극(Y)과 교차되는 부위에서 돌출된 것을 특징으로 하는 플라즈마 디스플레이 패널.And a protruded portion at the intersection with the scan / sustain electrode (Y). 제 8 항에 있어서, 상기 어드레스 전극(X)은,The method of claim 8, wherein the address electrode (X), 상기 서스테인 전극(Z)과 교차되는 부위에서 돌출된 것을 특징으로 하는 플라즈마 디스플레이 패널.And a protrusion protruding from the intersection with the sustain electrode (Z). 제 8 항에 있어서, 상기 어드레스 전극(X)은,The method of claim 8, wherein the address electrode (X), 상기 스캔/서스테인 전극(Y) 및 상기 서스테인 전극(Z)과 교차되지 않은 부위에서 돌출된 것을 특징으로 하는 플라즈마 디스플레이 패널.And a protrusion protruding from a portion not intersecting the scan / sustain electrode (Y) and the sustain electrode (Z). 스캔/서스테인 전극(Y)과 서스테인 전극(Z)으로 구성되는 서스테인 전극쌍과 어드레스 전극(X)을 포함하는 플라즈마 디스플레이 패널에 있어서,In the plasma display panel comprising a sustain electrode pair and an address electrode (X) composed of a scan / sustain electrode (Y) and a sustain electrode (Z), 비대칭의 서스테인 펄스 폭(sustain pulse width)을 갖는 서스테인 전극쌍을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널.A plasma display panel comprising a pair of sustain electrodes having an asymmetrical sustain pulse width. 제 12 항에 있어서, 상기 서스테인 전극쌍은,The method of claim 12, wherein the sustain electrode pair, 상기 스캔/서스테인 전극(Y)의 투명전극의 면적이 서스테인 전극(Z)의 투명전극의 면적보다 작은 비대칭 구조인 것을 특징으로 하는 플라즈마 디스플레이 패널.And the area of the transparent electrode of the scan / sustain electrode (Y) is smaller than the area of the transparent electrode of the sustain electrode (Z). 제 13 항에 있어서, 상기 서스테인 전극쌍의 비대칭 구조는,The method of claim 13, wherein the asymmetric structure of the sustain electrode pair, 상기 스캔/서스테인 전극(Y)의 투명전극과 상기 서스테인 전극(Z)의 투명전 극 사이의 갭이 소정 거리로 유지되는 비대칭 구조인 것을 특징으로 하는 플라즈마 디스플레이 패널.And asymmetrical structure in which a gap between the transparent electrode of the scan / sustain electrode (Y) and the transparent electrode of the sustain electrode (Z) is maintained at a predetermined distance.
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