KR20080049576A - Thin film transistor array substrate and method for fabricating the same - Google Patents

Thin film transistor array substrate and method for fabricating the same Download PDF

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Abstract

A thin film transistor array substrate and a manufacturing method thereof are provided to reduce a manufacturing cost by reducing a material cost and a tact time. A data line(120) is formed on a substrate. An organic insulating layer(200) is formed on an entire surface of the substrate including the data line. A gate line crosses the data line on the organic insulating layer in order to define a pixel region. The gate line is made of a first conductive layer having a transparent property and a second conductive layer having an opaque property. A thin film transistor is formed in the pixel region. A pixel electrode is connected to the thin film transistor. A storage electrode pattern(112) is overlapped with the pixel electrode. A connective electrode is overlapped with the data line in order to be connected with the storage electrode pattern of the adjacent pixel region.

Description

박막 트랜지스터 어레이 기판 및 그 제조 방법{Thin Film Transistor Array Substrate And Method for Fabricating The Same}Thin Film Transistor Array Substrate And Method for Fabricating The Same

도1은 종래기술에 의한 박막 트랜지스터 어레이 기판의 평면도.1 is a plan view of a thin film transistor array substrate according to the prior art.

도2는 상기 도1의 Ⅰ-Ⅰ'선상에서의 절단면도.FIG. 2 is a cross-sectional view taken along line II ′ of FIG. 1. FIG.

도3a 내지 도3d는 종래기술에 의한 박막 트랜지스터 어레이 기판의 공정 단면도.3A to 3D are cross-sectional views of a thin film transistor array substrate according to the prior art.

도4는 본 발명에 따른 박막 트랜지스터 어레이 기판의 평면도.4 is a plan view of a thin film transistor array substrate according to the present invention;

도5는 본 발명에 따른 박막 트랜지스터 어레이 기판의 단면도.5 is a cross-sectional view of a thin film transistor array substrate according to the present invention.

도6a 내지 도6f는 본 발명에 따른 박막 트랜지스터 어레이 기판의 공정 단면도.6A-6F are cross-sectional views of a thin film transistor array substrate in accordance with the present invention.

본 발명은 박막 트랜지스터 어레이 기판 및 그의 제조방법에 관한 것으로, 보다 자세히는 유기절연막층을 적용한 탑-게이트 구조의 박막 트랜지스터 어레이 기판을 제조하는 방법을 단순화한 것을 특징으로 한다.The present invention relates to a thin film transistor array substrate and a method of manufacturing the same, and more particularly, to simplify the method of manufacturing a top-gate structure thin film transistor array substrate to which an organic insulating layer is applied.

정보화 사회의 발전에 따라, 디스플레이 장치에 대한 요구가 다양해지면서 기존의 CRT(Cathode Ray Tube)를 대체하는 PDP(Plasma Display Panel), FED(Field Emission Display), OLED(Organic Light Emitting Diode)와 같은 여러 가지 평판표시장치들이 등장하였다. As the information society develops, various demands on display devices are diversified, such as plasma display panels (PDPs), field emission displays (FEDs), and organic light emitting diodes (OLEDs), which replace the conventional cathode ray tube (CRT). Branch flat panel displays have emerged.

위와 같은 여러 가지 평판표시장치들 가운데에서 휴대폰 화면에서부터 대형 TV화면에까지 다향하게 쓰이고 있는 LCD(Liquid Crystal Display divice, 이하 액정표시장치)는 가장 대표적인 평판표시장치라 할 것이다.Among the various flat panel display devices described above, liquid crystal display devices (LCDs), which are used in a variety of ways from mobile phone screens to large TV screens, will be referred to as the most representative flat panel display devices.

일반적으로 액정표시장치는 합착된 두 기판과 상기 두 기판 사이에 형성된 액정층을 구비하는 액정패널을 포함하여 구성되며, 통상 상기 두 기판은 박막 트랜지스터 어레이가 형성된 하부 기판과, 칼라필터 어레이 기판이 형성된 상부기판으로 구성된다.In general, a liquid crystal display device includes a liquid crystal panel including two bonded substrates and a liquid crystal layer formed between the two substrates. The two substrates generally include a lower substrate on which a thin film transistor array is formed and a color filter array substrate. It consists of an upper substrate.

상기 박막 트랜지스터 어레이는 복수의 게이트 신호배선과, 복수의 데이터 신호배선과, 상기 게이트 배선 및 데이터 배선이 교차하는 화소영역에 형성된 복수의 화소전극 및 상기 화소전극을 구동하기 위한 스위칭소자를 포함하여 구성된다.The thin film transistor array includes a plurality of gate signal wirings, a plurality of data signal wirings, a plurality of pixel electrodes formed in a pixel region where the gate wirings and the data wirings intersect, and a switching element for driving the pixel electrodes. do.

상기 칼라필터 어레이 기판은 빛이 투과되는 표시영역을 포함하여 형성되는 칼라필터층과, 빛이 투과되지 않는 비표시영역을 포함하여 형성되는 차광층을 포함하여 구성된다.The color filter array substrate may include a color filter layer including a display area through which light is transmitted and a light blocking layer including a non-display area through which light is not transmitted.

상기 박막 트랜지스터 어레이 기판은 그 구조에 따라 게이트와 소스가 동일한 평면상에 놓이는 코플래너(coplanar)형 구조와, 게이트와 소스가 다른 평면상에 놓이는 스태거드(staggered)형 구조로 나누어진다.The thin film transistor array substrate is divided into a coplanar structure in which the gate and the source are on the same plane, and a staggered structure in which the gate and the source are on different planes.

보통, 다결정 실리콘 박막 트랜지스터(Poly Silicon Thin Film Transistor) 는 코플래너 구조로 형성되고, 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor)는 스태거드 구조로 형성된다.In general, a polysilicon thin film transistor is formed in a coplanar structure, and an amorphous silicon thin film transistor is formed in a staggered structure.

상기 스태거드 구조는 또한 게이트가 소스와 드레인의 밑에 놓인 인버티드스태거드(inverted staggered)형과, 게이트가 소스와 드레인보다 위에 있는 노멀 스태거드(normal staggered)형으로 나누어지며, 상기 노멀 스태거드형은 탑 게이트(top gate)구조라고도 한다.The staggered structure is also divided into an inverted staggered type with the gate under the source and drain, and a normal staggered type with the gate above the source and drain. The staggered type is also called a top gate structure.

이 중에서 상기 인버티드 스태거드 구조의 박막 트랜지스터는 공정의 편리함 등의 이유로 널리 채택되고 있다.Among these, the inverted staggered thin film transistor is widely adopted for reasons of process convenience and the like.

위와 같은 박막 트랜지스터를 기판위에 형성하는 과정은 반도체 공정을 포함함과 아울러, 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하는 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정표시장치의 제조 단가의 상승 요인이 되고 있다. The process of forming the thin film transistor on the substrate includes a semiconductor process and a mask process including many processes such as a thin film deposition process, a cleaning process, a photolithography process, an etching process, a photoresist stripping process, and an inspection process. As necessary, the manufacturing process is complicated, which increases the manufacturing cost of the liquid crystal display device.

이를 해결하기 위하여, 박막 트랜지스터 어레이 기판의 제조 공정은 마스크 공정을 줄이는 방향으로 발전하고 있다.In order to solve this problem, the manufacturing process of the thin film transistor array substrate has been developed to reduce the mask process.

다음에서 첨부된 도면을 참조로 하여 종래 기술에 의한 박막 트랜지스터 어레이 기판 및 그의 제조 방법에 대하여 설명하기로 한다.Next, a thin film transistor array substrate and a method of manufacturing the same according to the related art will be described with reference to the accompanying drawings.

도1은 통상적으로 널리 쓰이고 있는 인버티드 스태거드 구조의 4마스크 공정으로 제조되는 박막 트랜지스터의 일부를 도시한 평면도이고, 도2는 상기 도1에 도시된 박막 트랜지스터 어레이의 일부를 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이 다.FIG. 1 is a plan view showing a part of a thin film transistor manufactured by a four mask process of an inverted staggered structure, which is widely used, and FIG. 2 is a part of the thin film transistor array shown in FIG. It is a cross-sectional view cut along the line.

도1과 도2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(80)위에 형성된 게이트 라인(10), 상기 게이트 라인(10)과 게이트 절연막(60)을 사이로 교차하여 화소영역을 정의하는 데이터 라인(20), 상기 화소영역에 형성되는 박막 트랜지스터(50), 상기 박막 트랜지스터(50)에 접속되어 상기 화소영역에 형성되는 화소전극(32), 상기 게이트 라인(10)과 나란하게 형성되며 상기 화소전극(32)과 중첩되는 공통배선(12)을 포함하여 구성된다.1 and 2, the thin film transistor array substrate includes a data line defining a pixel region by crossing a gate line 10 formed on a lower substrate 80, a gate line 10, and a gate insulating layer 60. 20, a thin film transistor 50 formed in the pixel region, a pixel electrode 32 connected to the thin film transistor 50 and formed in the pixel region, and formed in parallel with the gate line 10. It comprises a common wiring 12 overlapping with (32).

상기 게이트 라인은 게이트 드라이버(미도시)로부터 제1콘택홀(16)을 통해 게이트 신호를 전달받는 게이트 패드(14)를 구비한다.The gate line includes a gate pad 14 that receives a gate signal from a gate driver (not shown) through the first contact hole 16.

상기 데이터 라인은 데이터 드라이버(미도시)로부턱 제2콘택홀(24)을 통해 데이터 신호를 전달받는 데이터 패드(22)를 구비한다.The data line includes a data pad 22 that receives a data signal through a second contact hole 24 to a data driver (not shown).

상기 박막 트랜지스터(50)은 상기 게이트 라인(10)에 접속된 게이트 전극(18), 상기 데이터 라인(20)에 접속된 소스 전극(26) 및 상기 소스 전극으로부터 이격되어형성된 드레인 전극(28)을 구비하며, 상기 소스 전극(26) 및 드레인 전극(28)을 포함하는 영역 하부에 반도체층(40)이 형성된다.The thin film transistor 50 may include a gate electrode 18 connected to the gate line 10, a source electrode 26 connected to the data line 20, and a drain electrode 28 spaced apart from the source electrode. The semiconductor layer 40 is formed under the region including the source electrode 26 and the drain electrode 28.

상기 반도체층(40)은 박막 트랜지스터(50) 이외에 데이터 라인(20), 상기 데이터 라인(20)에 접속된 소스 전극(26) 및 드레인 전극(28) 하부에도 형성된다.In addition to the thin film transistor 50, the semiconductor layer 40 is also formed under the data line 20, the source electrode 26 and the drain electrode 28 connected to the data line 20.

상기 화소전극(32)은 투명전도층으로 형성되며, 상기 드레인 전극(28)과 제3콘택홀(30)을 통해 전기적으로 접속된다.The pixel electrode 32 is formed of a transparent conductive layer and is electrically connected to the drain electrode 28 through the third contact hole 30.

상기 공통배선(12)은 일반적으로 상기 게이트 라인(10)과 동시에 형성되며 외부로부터 공급되는 공통전압이 인가받아 상기 화소전극(32)와 중첩되어 캐패시턴스를 형성한다.The common line 12 is generally formed at the same time as the gate line 10, and receives a common voltage supplied from the outside to overlap the pixel electrode 32 to form a capacitance.

즉, 게이트 전극(18)에 공급되는 게이트 신호에 의해 상기 박막 트랜지스터(50)가 턴-온되면 상기 데이터 라인(20)에 공급되는 데이터 신호가 상기 소스 전극(26)과 드레인 전극(28)사이에 형성된 채널을 통해 상기 화소전극(32)에 충전된다. That is, when the thin film transistor 50 is turned on by the gate signal supplied to the gate electrode 18, the data signal supplied to the data line 20 is between the source electrode 26 and the drain electrode 28. The pixel electrode 32 is charged through a channel formed in the pixel electrode 32.

상기 화소전극(32)에 충전된 전압은 다음 게이트 신호에 의해 박막 트랜지스터(50)가 턴-온 될 때까지 충전되어야 하며, 상기 공통배선(12)과 상기 화소전극(32) 사이에 게이트 절연막(60)을 유전체로 하여 형성된 캐패시턴스에 의하여 안정적으로 화소전극(32)에 충전된 전압을 유지할 수 있다. The voltage charged in the pixel electrode 32 must be charged until the thin film transistor 50 is turned on by a next gate signal, and a gate insulating film is formed between the common wiring 12 and the pixel electrode 32. The voltage charged in the pixel electrode 32 can be stably maintained by the capacitance formed using the dielectric material 60.

다음에서 첨부된 도3a 내지 도3d를 참조로 하여 위와 같은 구성을 가지는 박막 트랜지스터 어레이 기판의 제조 방법을 설명하기로 한다.Next, a method of manufacturing a thin film transistor array substrate having the above configuration will be described with reference to FIGS. 3A to 3D.

위와 같은 구성을 가지는 박막 트랜지스터 어레이 기판의 제조 방법은 먼저, 도3a에 도시된 바와 같이, 제1마스크 공정을 이용하여 하부 기판(80)상에 게이트 라인(10), 게이트 전극(18), 게이트 패드 하부 전극(22), 공통라인(12)를 형성한다.In the method of manufacturing the thin film transistor array substrate having the above configuration, first, as shown in FIG. 3A, the gate line 10, the gate electrode 18, and the gate are formed on the lower substrate 80 using the first mask process. The pad lower electrode 22 and the common line 12 are formed.

보다 상세히 설명하면, 하부기판에 제1금속층을 적층한 후 제1마스크를 이용한 포토리소그래피 공정 즉, 상기 제1금속층 상부에 포토레지스트를 도포하고, 상기 포토레지스트를 노광 및 현상하여 포토레지스트 패턴을 형성한 다음 상기 포토레지스트 패턴을 마스크로 식각한 후에 상기 포토레지스트 패턴을 제거하는 일련의 과정을 통하여, 게이트 라인(10)과, 게이트 전극(18)과, 게이트 패드 하부 전극(22)과, 공통배선(12)을 형성한다.In more detail, after the first metal layer is laminated on the lower substrate, a photolithography process using a first mask, that is, a photoresist is applied on the first metal layer, and the photoresist is exposed and developed to form a photoresist pattern. After etching the photoresist pattern with a mask, the gate line 10, the gate electrode 18, the gate pad lower electrode 22, and the common wiring are removed through a series of processes of removing the photoresist pattern. (12) is formed.

상기 제1금속층으로는 Al, Mo, Cr 계 등의 금속이 단일층 또는 이중층 구조로 사용된다.As the first metal layer, a metal such as Al, Mo, Cr or the like is used in a single layer or a double layer structure.

다음으로 도3b를 참조하면, 제1마스크 공정을 마친 기판 상부에 게이트 절연막(60)과, 오믹콘택층(미도시)을 포함한 반도체층(40)을 연속 증착하고, 상기 반도체층 상부에 제2금속층을 형성한 다음, 상기 제2금속층을 제2마스크 공정을 이용하여 데이터 라인(20), 소스 전극(26) 및 드레인 전극(28), 데이터 패드 하부전극(22)을 형성한다.Next, referring to FIG. 3B, a gate insulating layer 60 and a semiconductor layer 40 including an ohmic contact layer (not shown) are continuously deposited on the substrate after the first mask process, and a second layer is formed on the semiconductor layer. After the metal layer is formed, the data line 20, the source electrode 26, the drain electrode 28, and the data pad lower electrode 22 are formed using the second metal layer using a second mask process.

보다 상세히 설명하면, 상기 제2금속층 상부에 포토레지스트를 도포하고, 상기 포토레지스트를 노광 및 현상하여 포토레지스트 패턴을 형성한 다음, 상기 포토레지스트 패턴을 마스크로 상기 제2금속층과 반도체층을 연속 식각한 후에 상기 포토레지스트를 제거하여, 데이터 라인(20), 소스 전극(26) 및 드레인 전극(28), 데이터 패드 하부전극(22)을 형성한다.In more detail, a photoresist is coated on the second metal layer, the photoresist is exposed and developed to form a photoresist pattern, and the second metal layer and the semiconductor layer are sequentially etched using the photoresist pattern as a mask. Afterwards, the photoresist is removed to form the data line 20, the source electrode 26, the drain electrode 28, and the data pad lower electrode 22.

이후에 상기 데이터 라인을 포함한 하부기판(80)전면에 보호막(70)을 증착한다. Thereafter, the passivation layer 70 is deposited on the entire surface of the lower substrate 80 including the data line.

다음으로 도3c를 참조로 하면, 상기 보호막(70)을 제3마스크 공정을 통해 일부분을 제거하여 콘택홀을 형성한다.Next, referring to FIG. 3C, a portion of the passivation layer 70 is removed through a third mask process to form a contact hole.

보다 상세히 설명하면, 상기 보호막(70) 상부에 포토레지스트를 도포하고, 상기 포토레지스트를 노광 및 현상하여 포토레지스트 패턴을 형성한 다음, 상기 포 토레지스트 패턴을 마스크로 상기 보호막(70)을 식각하여, 게이트 패드(14)의 제1콘택홀(16)과, 데이터 패드(22)의 제2콘택홀(24)과, 드레인 전극(28)과 화소전극(32)을 전기적으로 접속시키는 제3콘택홀(30)을 형성한다.In more detail, the photoresist is coated on the passivation layer 70, the photoresist is exposed and developed to form a photoresist pattern, and the passivation layer 70 is etched using the photoresist pattern as a mask. And a third contact electrically connecting the first contact hole 16 of the gate pad 14, the second contact hole 24 of the data pad 22, and the drain electrode 28 and the pixel electrode 32. The hole 30 is formed.

다음으로 도3d를 참조로 하면, 상기 보호막을 포함한 하부기판(80)전면에 투명금속층을 형성하고, 상기 투명금속층 상부에 제4마스크 공정을 통해 상기 제1 내지 제2콘택홀을 덮은 패드와, 상기 제3콘택홀을 덮으며 화소영역에 형성되는 화소전극(32)를 형성한다. Next, referring to FIG. 3D, a pad including a transparent metal layer formed on an entire surface of the lower substrate 80 including the passivation layer, and covering the first to second contact holes through a fourth mask process on the transparent metal layer; A pixel electrode 32 is formed in the pixel area to cover the third contact hole.

보다 상세히 설명하면, 상기 투명금속층 상부에 포토레지스트를 도포하고, 상기 포토레지스트를 노광 및 현상하여 포토레지스트 패턴을 형성한 다음, 상기 포토레지스트 패턴을 마스크로 상기 투명금속층을 식각하여, 상기 제1 내지 제2콘택홀을 덮은 패드와, 상기 제3콘택홀을 덮으며 화소영역에 형성되는 화소전극(32)를 형성한다. In more detail, a photoresist is coated on the transparent metal layer, the photoresist is exposed and developed to form a photoresist pattern, and then the transparent metal layer is etched using the photoresist pattern as a mask. A pad covering the second contact hole and a pixel electrode 32 covering the third contact hole are formed in the pixel area.

위와 같은 종래 기술에 의한 박막 트랜지스터를 구성하기 위해서는 기판에 형성된 증착막 상부에 포토레지스트를 도포하고, 상기 도포된 포토레지스트를 마스크를 사용하여 노광한 후 현상 및 식각하는 일련의 포토리소그래피 공정을 포함하는 마스크 공정이 반복되어 적용됨으로써, 제조 공정이 복잡해지고 액정표시장치의 생산 코스트가 증가하는 문제점이 있었다.In order to construct the thin film transistor according to the related art, a mask including a series of photolithography processes of applying a photoresist on a deposition layer formed on a substrate, exposing the coated photoresist using a mask, and then developing and etching the photoresist is performed. As the process is repeatedly applied, the manufacturing process is complicated and the production cost of the liquid crystal display device increases.

따라서, 액정표시장치의 생산 코스트를 절감하기 위해서 상기 마스크 공정의 횟수를 줄일 수 있는 구조를 가지는 박막 트랜지스터에 대한 필요가 증가하였다.Therefore, there is an increasing need for a thin film transistor having a structure capable of reducing the number of mask processes in order to reduce the production cost of a liquid crystal display.

본 발명은 이와 같은 필요를 달성하기 위해 안출된 것으로서, 포토 아크릴과 같은 유기절연막 재료를 사용한 탑 게이트 구조의 박막 트랜지스터를 이중 단차를 형성하는 노광방법을 사용하여 마스크 공정의 수를 줄일 수 있는 박막 트랜지스터의 구조 및 그의 제조방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to achieve such a need, and a thin film transistor capable of reducing the number of mask processes by using an exposure method of forming a double step of a top gate structured thin film transistor using an organic insulating film material such as photoacrylic An object of the present invention is to provide a structure and a method for producing the same.

상기 목적을 달성하기 위하여 본 발명에 따른 박막 트랜지스터 어레이 기판은 데이터 라인과, 상기 데이터 라인과 유기절연막층을 사이에 두고 교차하여 화소영역을 정의하는 게이트 라인과, 상기 화소영역에 형성되는 박막 트랜지스터와, 상기 박막 트랜지스터에 접속되는 화소전극과, 상기 화소전극에 중첩되어 상기 화소영역에 형성되는 스토리지 전극패턴과, 이웃한 화소영역에 형성되는 스토리지 전극패턴을 연결하는 연결패턴을 구비한 것을 특징으로 한다.In order to achieve the above object, a thin film transistor array substrate according to the present invention includes a data line, a gate line crossing the data line and an organic insulating layer therebetween to define a pixel region, a thin film transistor formed in the pixel region; And a connection pattern connecting a pixel electrode connected to the thin film transistor, a storage electrode pattern overlapping the pixel electrode and formed in the pixel region, and a storage electrode pattern formed in a neighboring pixel region. .

또한, 상기 목적을 달성하기 위해 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 제1마스크 공정을 이용하여 기판 상에 데이터 라인과 상기 데이터 라인에 접속되는 소스 전극 및 상기 소스 전극과 마주하도록 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 단계와, 상기 데이터 라인을 포함한 전면에 유기절연막층을 형성하는 단계와, 제2마스크 공정을 사용하여 상기 유기절연막층에 상기 드레인 전극이 노출되도록 콘택홀을 형성하는 단계와, 제3마스크를 사용하여 상기 데이터 라인과 교차하도록 상기 유기절연막층 상부에 게이트 라인과 화소전극을 형성하는 단계를 포함하여 구성되며, 상기 제1마스크 공정과 제3마스크 공정에서는 회절 노광 마스크(slit mask) 또는 하프톤 마스크(half-tone mask) 등을 이용 하여 이중 단차를 형성하는 노광을 적용하는 것을 특징으로 한다.In addition, in order to achieve the above object, a method of manufacturing a thin film transistor array substrate according to the present invention includes a source electrode connected to the data line and the data line on the substrate using a first mask process, and a drain electrode to face the source electrode. Forming a thin film transistor including a thin film transistor, forming an organic insulating layer on the entire surface including the data line, and forming a contact hole to expose the drain electrode to the organic insulating layer using a second mask process. And forming a gate line and a pixel electrode on the organic insulating layer to intersect the data line using a third mask, wherein the first mask process and the third mask process process diffraction exposure masks. a double step using a slit mask or a half-tone mask It is characterized by applying an exposure.

이하, 본 발명의 실시예에 대하여 을 참조하여 상세하게 설명하기로 한다. Hereinafter, with reference to the embodiment of the present invention will be described in detail.

도4는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 일부를 도시한 평면도이고, 도5는 도4에서 게이트 라인, 데이터 패드, 데이터 라인, 연결전극, 화소전극, 박막 트랜지스터가 형성된 부분을 절단하여 좌측부터 연속적으로 도시한 단면도이다.FIG. 4 is a plan view illustrating a portion of a thin film transistor array substrate according to an exemplary embodiment of the present invention, and FIG. 5 is a view illustrating a portion in which a gate line, a data pad, a data line, a connecting electrode, a pixel electrode, and a thin film transistor are formed in FIG. 4. It is sectional drawing shown continuously from the left side.

도5에서 상기 각각의 절단부는 편의상 한 기판에 연속하여 배치된 것과 같이 도시하였다.In FIG. 5 each cut is shown as being disposed on one substrate for convenience.

도4 및 도5에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(180) 위에 유기절연막층(200)을 사이로 서로 교차하여 화소영역을 정의하는 데이터 라인(120) 및 게이트 라인(110)과, 상기 데이터 라인(120)에 접속되는 소스 전극(126) 및 상기 소스 전극(126)에 마주보도록 형성된 드레인 전극(128)을 포함하는 박막 트랜지스터(150)와, 상기 데이터 라인(120)과 교차하는 방향으로 상기 화소영역에 형성된 스토리지 전극패턴(112)과, 상기 드레인 전극(128)에 접속되어 상기 화소영역에 형성된 화소전극(132)을 구비한다. 4 and 5, the thin film transistor array substrate includes a data line 120 and a gate line 110 defining a pixel region by crossing an organic insulating layer 200 therebetween on a lower substrate 180, and the data. A thin film transistor 150 including a source electrode 126 connected to the line 120 and a drain electrode 128 formed to face the source electrode 126, and in a direction crossing the data line 120. A storage electrode pattern 112 formed in the pixel region and a pixel electrode 132 connected to the drain electrode 128 are formed in the pixel region.

그리고, 박막 트랜지스터 어레이 기판은 상기 게이트 라인(110)에 접속된 게이트 패드(114)와, 상기 데이터 라인(120)에 접속된 데이터 패드(122)를 더 구비한다.The thin film transistor array substrate further includes a gate pad 114 connected to the gate line 110 and a data pad 122 connected to the data line 120.

또한, 상기 박막 트랜지스터 어레이 기판은 상기 데이터 라인(120)에 중첩되어 인접한 스토리지 전극패턴(112)을 연결하는 연결패턴(134)을 더 구비한다.In addition, the thin film transistor array substrate further includes a connection pattern 134 overlapping the data line 120 to connect adjacent storage electrode patterns 112.

상기 데이터 라인(120)은 데이터 드라이버(미도시)로부터의 데이터 신호를 상기 데이터 패드(122)를 통해 전달받아, 상기 박막 트랜지스터(150)를 통해 상기 화소 전극(132)에 상기 데이터 신호를 공급한다.The data line 120 receives a data signal from a data driver (not shown) through the data pad 122, and supplies the data signal to the pixel electrode 132 through the thin film transistor 150. .

데이터 라인은 보통 Cr, Mo, MoW, Al/Cr, Cu, Al(Nd), Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti 등의 금속 물질이 이용될 수 있다.Data lines are usually Cr, Mo, MoW, Al / Cr, Cu, Al (Nd), Al / Mo, Al (Nd) / Al, Al (Nd) / Cr, Mo / Al (Nd) / Mo, Cu / Metal materials such as Mo, Ti / Al (Nd) / Ti may be used.

상기 게이트 라인(110)은 게이트 드라이버(미도시)로부터의 게이트 신호를 통해 전달받아, 상기 박막 트랜지스터(150)를 턴-온 시키거나 턴-오프 시키는 게이트 신호를 상기 박막 트랜지스터에(150) 공급한다.The gate line 110 receives a gate signal from a gate driver (not shown), and supplies a gate signal 150 to turn on or off the thin film transistor 150 to the thin film transistor 150. .

상기 게이트 라인(110)은 투명한 제1도전층과, 불투명한 제2도전층이 적층된 이중 구조로 형성된다.The gate line 110 has a double structure in which a transparent first conductive layer and an opaque second conductive layer are stacked.

상기 투명한 제1도전층은 ITO(Indium-Tin-Oxide) 또는 IZO(Indium-Zinc-Oxide)와 같은 투명 금속층으로 형성되는 것이 바람직할 것이나, 도전성을 가지는 투명한 물질이면 어느 것이나 제1도전층으로 이용될 수 있을 것이다.The transparent first conductive layer may be formed of a transparent metal layer such as indium tin oxide (ITO) or indium zinc oxide (IZO), but any transparent transparent material may be used as the first conductive layer. Could be.

상기 불투명한 제2도전층은 게이트 라인은 Mo, Ti, Cu, Al(Nd)계 등의 금속 물질이 이용될 수 있다.In the opaque second conductive layer, a gate material may be formed of a metal material such as Mo, Ti, Cu, and Al (Nd).

상기 박막 트랜지스터(TFT : Thin Film Transistor)(150)는 상기 게이트 라인(110)의 게이트 신호에 응답하여 데이터 라인(120) 상의 데이터 신호가 상기 화소 전극(132)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(TFT)(150)는 게이트 라인(110)에 접속된 게이트 전극(118), 상기 데이터 라인(120)에 접속된 소스 전극(126) 및 상기 소스 전극(126)과 마주하도록 형성되며 상기 화소 전극(132)에 접속된 드레인 전극(128), 상기 소스 전극(126)과 드레인 전극(128) 사이에 채널을 형성하는 반도체층, 상기 소스 전극(126) 및 드레인 전극(128)과의 오믹 접촉을 위한 오믹콘택층(미도시)을 구비한다. The thin film transistor (TFT) 150 keeps the data signal on the data line 120 charged and maintained in the pixel electrode 132 in response to the gate signal of the gate line 110. To this end, the thin film transistor (TFT) 150 may face the gate electrode 118 connected to the gate line 110, the source electrode 126 connected to the data line 120, and the source electrode 126. A drain electrode 128 formed in the drain electrode 128 connected to the pixel electrode 132, a semiconductor layer forming a channel between the source electrode 126 and the drain electrode 128, the source electrode 126, and the drain electrode 128. An ohmic contact layer (not shown) for ohmic contact with the metal is provided.

반도체층(140) 및 오믹 컨택층은 데이터 라인(120) 및 데이터 패드(122)와도 중첩되도록 형성된다.The semiconductor layer 140 and the ohmic contact layer are formed to overlap the data line 120 and the data pad 122.

또한, 상기 박막 트랜지스터(150)와 데이터 라인(120) 및 데이터 패드(122) 하부에는 차광금속층(190) 패턴이 형성된다.In addition, a light blocking metal layer 190 pattern is formed under the thin film transistor 150, the data line 120, and the data pad 122.

상기 차광금속층(190)은 Cr계의 금속 등이 이용될 수 있다.The light shielding metal layer 190 may be formed of Cr-based metal or the like.

상기 스토리지 전극 패턴(112)은 상기 데이터 라인(120)과 동시에 형성되며, 상기 스토리지 전극패턴(112)과 상기 화소전극(132)은 유기절연막층(200)을 사이로 중첩되도록 형성된다.The storage electrode pattern 112 is formed simultaneously with the data line 120, and the storage electrode pattern 112 and the pixel electrode 132 are formed to overlap the organic insulating layer 200.

일반적으로 스토리지 전극 패턴(112)에는 액정 구동을 위한 기준 전압, 즉 공통 전압이 공급된다.In general, the storage electrode pattern 112 is supplied with a reference voltage for driving the liquid crystal, that is, a common voltage.

한 화소영역에 형성된 스토리지 전극패턴(112)과, 인접한 화소영역에 형성된 스토리지 전극패턴(120)은 연결전극(134)에 의하여 전기적으로 연결된다.The storage electrode pattern 112 formed in one pixel area and the storage electrode pattern 120 formed in an adjacent pixel area are electrically connected by the connection electrode 134.

상기 연결전극(134)은 상기 데이터 라인(120)과 중첩되며, 상기 스토리지 전극패턴(112) 상부에 형성된 콘택홀을 통하여 스토리지 전극패턴(112)과 전기적으로 연결된다.The connection electrode 134 overlaps the data line 120 and is electrically connected to the storage electrode pattern 112 through a contact hole formed on the storage electrode pattern 112.

상기 연결전극(134)은 상기 게이트 라인(110)과 동시에 형성하는 것도 가능 하며, 이중 단차를 형성하는 포토리소그래피 공정을 이용하여 게이트 라인(110)의 투명한 제1전도층으로 형성하는 것이 바람직할 것이다.The connection electrode 134 may be formed at the same time as the gate line 110, and it may be preferable to form the transparent first conductive layer of the gate line 110 using a photolithography process for forming a double step. .

상기 화소전극(132)은 박막 트랜지스터(TFT)의 드레인 전극(128)과 접속되며, 상기 박막 트랜지스터(TFT)(150)가 상기 게이트 라인(110)으로 공급되는 게이트 신호에 의해 턴-온되면, 상기 데이터 라인(120)에 공급되는 데이터 신호가 상기 화소전극(132)에 충전된다.The pixel electrode 132 is connected to the drain electrode 128 of the thin film transistor TFT, and when the thin film transistor TFT 150 is turned on by a gate signal supplied to the gate line 110, The data signal supplied to the data line 120 is charged in the pixel electrode 132.

상기 박막 트랜지스터(150)가 상기 게이트 신호에 의해 턴-오프되면, 상기 화소전극(132)에 충전된 전압은 상기 스토리지 전극패턴(112)과 상기 화소전극(132) 사이에 형성된 캐패시턴스에 의하여, 상기 화소전극(132)에 충전된 전압을 다음 데이터 신호에 의한 전압이 충전될 때까지 유지하게 된다.When the thin film transistor 150 is turned off by the gate signal, the voltage charged in the pixel electrode 132 is formed by the capacitance formed between the storage electrode pattern 112 and the pixel electrode 132. The voltage charged in the pixel electrode 132 is maintained until the voltage according to the next data signal is charged.

상기 화소전극(132)은 상기 화소영역에 게이트 라인(110)과 동시에 형성되며, 이중 단차를 형성하는 포토리소그래피 공정을 이용하여 게이트 라인(110)의 투명한 제1전도층으로 형성한다.The pixel electrode 132 is formed at the same time as the gate line 110 in the pixel region, and is formed as a transparent first conductive layer of the gate line 110 by using a photolithography process of forming a double step.

상기 이중 단차를 형성하는 포토리소그래피 공정은 회절 노광 마스크나 하프톤 마스크(Half tone mask)등을 사용해서 이중 단차를 가지는 포토레지스트 패턴을 형성함으로써, 한 번의 노광으로 이중 단차를 가지는 패턴을 형성한다.In the photolithography process for forming the double step, a photoresist pattern having a double step is formed by using a diffraction exposure mask, a half tone mask, or the like, thereby forming a pattern having a double step in one exposure.

마스크는 보통 투명한 석영(Quartz) 기판에 불투명한 Cr 또는 CrOx계의 금속이 증착되어 차광부를 형성한다. 즉, 상기 차광부는 빛이 투과될 수 없고 차광부가 형성되지 않은 나머지 영역은 투명하므로 빛이 투과되어 하나의 단차를 가지는 포토레지스트 패턴을 형성한다.The mask is usually opaque Cr or CrOx-based metal is deposited on a transparent quartz (Quartz) substrate to form a light shield. That is, since the light blocking part cannot transmit light and the remaining area where the light blocking part is not formed is transparent, light is transmitted to form a photoresist pattern having one step.

상기 회절 노광 마스크는 차광부와 슬릿영역부를 가짐으로서, 상기 슬릿 영역부를 통과한 빛의 회절현상을 이용하여 이중 단차를 가지는 포토레지스트 패턴을 형성할 수 있다.Since the diffraction exposure mask has a light blocking portion and a slit region portion, a photoresist pattern having a double step may be formed using a diffraction phenomenon of light passing through the slit region portion.

상기 하프톤 마스크는 차광부와 부분투과부를 가짐으로서, 상기 부분투과부와 투명한 석영을 통과한 빛의 에너지의 차이를 이용하여 이중 단차를 가지는 포토레지스트 패턴을 형성한다.The halftone mask has a light blocking portion and a partial transmission portion, thereby forming a photoresist pattern having a double step by using a difference in energy of light passing through the partial transmission portion and transparent quartz.

상기 유기절연막층(200)은 일반적으로 아크릴(Acryl)계열과 같은 물질을 사용하여 형성한다.The organic insulating layer 200 is generally formed using a material such as acryl series.

또한, 상기 유기절연막층(200) 하부에 제2절연막층(170)을 별도로 형성하는 것이 가능할 것이다.In addition, it may be possible to separately form the second insulating layer 170 below the organic insulating layer 200.

상기 제2절연막층(170)은 산화 실리콘계의 물질이나, 질화 실리콘계의 물질 등이 이용가능할 것이다.The second insulating layer 170 may be formed of silicon oxide, silicon nitride, or the like.

다음으로, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법에 대하여 설명하기로 한다.Next, a method of manufacturing a thin film transistor array substrate according to an embodiment of the present invention will be described.

본 발명의 실시예에 의한 박막 트랜지스터 어레이 기판의 제조방법은 기판상에 형성된 절연막 패턴을 형성하는 단계와, 상기 절연막 패턴 상부에 형성되는 데이터 라인과, 상기 데이터 라인과 동일한 층으로 이루어진 스토리지 전극패턴과, 상기 데이터 라인에 접속된 소스 전극 및 상기 소스 전극으로부터 이격되어드레인 전극을 형성하는 단계와, 상기 데이터 라인을 포함한 전면에 유기절연막층을 형성하는 단계와, 상기 유기절연막층을 사이로 상기 데이터 라인과 교차하여 화소영역 을 정의하며 투명한 제1도전층과 불투명한 제2도전층을 구비한 게이트 라인과, 상기 드레인 전극에 접속되도록 상기 화소영역에 형성되는 화소전극 및 인접한 화소영역간의 스토리지 전극패턴을 접속시키는 연결전극을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a thin film transistor array substrate according to an embodiment of the present invention includes forming an insulating film pattern formed on the substrate, a data line formed on the insulating film pattern, and a storage electrode pattern formed of the same layer as the data line; Forming a drain electrode spaced apart from the source electrode and the source electrode connected to the data line, forming an organic insulating layer on the entire surface including the data line, and interposing the data line with the organic insulating layer. A gate line having a transparent first conductive layer and an opaque second conductive layer intersecting the pixel region, a pixel electrode formed in the pixel region to be connected to the drain electrode, and a storage electrode pattern between adjacent pixel regions. To form a connecting electrode to .

다음에서 첨부된 도6a 내지 도6f를 참조로 본 발명의 실시예에 의한 박막 트랜지스터 어레이 기판의 제조방법에 대하여 설명하기로 한다.Next, a method of manufacturing a thin film transistor array substrate according to an embodiment of the present invention will be described with reference to FIGS. 6A to 6F.

먼저, 하부기판에 차광금속층(190), 제1절연막(160), 오믹콘택층(미도시)을 포함한 반도체층(140), 제1금속층(120)을 차례로 적층한 후에 제1마스크 공정을 이용하여 도6a에 도시된 바와 같이 포토레지스트 패턴(130)을 형성한다.First, the light shielding metal layer 190, the first insulating layer 160, the semiconductor layer 140 including the ohmic contact layer (not shown), and the first metal layer 120 are sequentially stacked on the lower substrate, and then the first mask process is used. 6A, a photoresist pattern 130 is formed.

보다 자세하게는, 상기 제1금속층(120)을 적층한 후 제1마스크를 이용한 포토리소그래피 공정 즉, 상기 제1금속층(120) 상부에 포토레지스트를 도포하고, 상기 포토레지스트를 노광 및 현상하여 제1포토레지스트 패턴(130)을 형성한다.More specifically, after the first metal layer 120 is stacked, a photolithography process using a first mask, that is, a photoresist is applied on the first metal layer 120, and the photoresist is exposed and developed to form a first photoresist. The photoresist pattern 130 is formed.

이 때, 상기 노광 과정은 회절 노광 마스크(slit mask)나 하프톤 마스크(half-tone mask)를 이용하여 상기 제1포토레지스트 패턴(130)이 이중 단차를 가지도록 형성한다.At this time, the exposure process is formed such that the first photoresist pattern 130 has a double step by using a diffraction exposure mask (slit mask) or a half-tone mask.

다음으로, 상기 제1포토레지스트 패턴(130)을 마스크로 하여, 도6b와 같이, 상기 제1금속층(120), 오믹콘택층(미도시)을 포함한 반도체층(140), 제1절연막(160), 차광금속층(190)을 한 번에 식각하여 데이터 라인(120), 소스 전극(126), 드레인 전극(128), 스토리지 전극 패턴(112)을 형성한후, 스트리퍼를 사용하여 상기 제1포토레지스트 패턴(130)을 제거한다.Next, using the first photoresist pattern 130 as a mask, as shown in FIG. 6B, the semiconductor layer 140 including the first metal layer 120, the ohmic contact layer (not shown), and the first insulating layer 160 are formed. ), The light blocking metal layer 190 is etched at once to form the data line 120, the source electrode 126, the drain electrode 128, and the storage electrode pattern 112, and then use the stripper to form the first photo. The resist pattern 130 is removed.

보다 자세히는, 이중 단차를 가지는 제1포토레지스트 패턴(130)이 형성된 상태에서 식각하여 제1포토레지스트 패턴(130)이 형성되지 않은 영역에서 제1금속층(120), 오믹콘택층(미도시)을 포함한 반도체층(140), 제1절연막(160), 차광금속층(190)을 제거한 다음, 제1포토레지스트 패턴(130)의 낮은 단차를 가지는 부분의 포토레지스트를 에싱공정 등을 이용하여 제거한다.In more detail, the first metal layer 120 and the ohmic contact layer (not shown) are etched in a state where the first photoresist pattern 130 having a double step is formed and is not etched. The semiconductor layer 140, the first insulating layer 160, and the light blocking metal layer 190 are removed, and then the photoresist of the portion having the low level of the first photoresist pattern 130 is removed using an ashing process or the like. .

이 때, 제1포토레지스트 패턴(130)에서 높은 단차를 가지는 부분에서도 포토레지스트가 낮은 단차 부분과 동일한 비율로 제거되나, 에싱공정 이후에도 여전히 포토레지스트 잔막이 형성되어 있다.At this time, the photoresist is removed at the same ratio as the low stepped portion even in the portion having the high step in the first photoresist pattern 130, but the remaining photoresist film is still formed after the ashing process.

이후에, 상기 포토레지스트 잔막을 마스크로 상기 반도체층(140)이 노출되도록 상기 제1금속층(120)과 상기 반도체층(140)의 일부를 식각하여, 박막 트랜지스터의 채널부를 형성한다. Subsequently, a portion of the first metal layer 120 and the semiconductor layer 140 is etched to expose the semiconductor layer 140 using the photoresist residual film as a mask to form a channel portion of the thin film transistor.

다음으로, 도6c와 같이, 상기 데이터 라인(120)등을 포함한 기판(180)전면에 제2절연막층(170)을 형성하고, 상기 제2절연막층(170) 상부에 유기절연막층(200)을 형성한다.Next, as shown in FIG. 6C, a second insulating layer 170 is formed on the entire surface of the substrate 180 including the data line 120 and the like, and the organic insulating layer 200 is formed on the second insulating layer 170. To form.

상기 제2절연막층(170)은 보통 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법 등으로 증착하여 형성한다.The second insulating layer 170 is usually formed by depositing a plasma enhanced chemical vapor deposition (PECVD) method.

다음으로, 도6d와 같이, 상기 유기절연막층(200)을 제2마스크 공정으로 유기절연막층 패턴을 형성한다. Next, as shown in FIG. 6D, the organic insulating layer 200 is formed by using a second mask process.

즉, 상기 유기절연막층(200)로 포토레지스트로 작용하는 물질을 사용하여 포토리소그래피 공정으로 패터닝하는 것이 가능할 것이다.That is, the organic insulating layer 200 may be patterned by a photolithography process using a material that acts as a photoresist.

상기 유기절연막층 패턴은 데이터 패드(122)의 제1콘택홀(124), 연결전극(134)의 제2콘택홀(136), 화소전극(132)과 드레인 전극(128)의 제3콘택홀(130)을 형성할 수 있도록 패터닝한다.The organic insulating layer pattern includes a first contact hole 124 of the data pad 122, a second contact hole 136 of the connection electrode 134, and a third contact hole of the pixel electrode 132 and the drain electrode 128. Patterned to form 130.

다음으로, 도6e와 같이, 상기 유기절연막층(200)을 포함한 기판(180) 상부에 투명한 제1도전층(210)과 불투명한 제2도전층(220)을 차례로 적층하고 제3마스크 공정으로 제2 포토레지스트 패턴(320)을 형성한다.Next, as illustrated in FIG. 6E, the transparent first conductive layer 210 and the opaque second conductive layer 220 are sequentially stacked on the substrate 180 including the organic insulating layer 200, and then subjected to a third mask process. The second photoresist pattern 320 is formed.

자세하게는, 상기 유기절연막층(200)상부에 ITO(Indium-Tin-Oxide) 또는 IZO(Indium-Zinc-Oxide)와 같은 투명 금속과 같은 물질을 이용하여 제1전도층(210)을 형성하고, Mo, Ti, Cu, Al(Nd)계 등의 금속 물질을 이용하여 제2전도층(220)을 연속적으로 형성한다.In detail, the first conductive layer 210 is formed on the organic insulating layer 200 using a material such as a transparent metal such as indium-tin-oxide (ITO) or indium-zinc-oxide (IZO), The second conductive layer 220 is continuously formed using a metal material such as Mo, Ti, Cu, and Al (Nd).

이후에, 제2 마스크를 이용한 포토리소그래피 공정 즉, 상기 제2전도층을 포함한 기판(180) 전면에 포토레지스트를 도포하고, 상기 포토레지스트를 노광 및 현상하여 제2포토레지스트 패턴(320)을 형성한다.Subsequently, a photoresist using a second mask, that is, a photoresist is applied to the entire surface of the substrate 180 including the second conductive layer, and the photoresist is exposed and developed to form a second photoresist pattern 320. do.

상기 노광 과정은 회절 노광 마스크(slit mask)나 하프톤 마스크(half-tone mask)를 이용하여 상기 제2포토레지스트 패턴(320)이 이중 단차를 가지도록 형성한다.In the exposure process, the second photoresist pattern 320 is formed to have a double step by using a diffraction exposure mask or a half-tone mask.

다음으로, 도6f와 같이, 상기 제2포토레지스트 패턴(320)을 마스크로 상기 제1전도층(210), 제2전도층(220)을 식각하여, 게이트 라인(110) 및 게이트 패드(114), 화소전극(132) 및 연결전극(134)과, 상기 제1 내지 제3 콘택홀을 덮는 제1전도층 패턴을 형성한다.Next, as shown in FIG. 6F, the first conductive layer 210 and the second conductive layer 220 are etched using the second photoresist pattern 320 as a mask to form a gate line 110 and a gate pad 114. ), A pixel electrode 132 and a connection electrode 134, and a first conductive layer pattern covering the first to third contact holes.

보다 자세히는, 상기 제2포토레지스트 패턴(320)을 마스크로 하여 제2포토레지스트 패턴(320)이 형성되지 않은 영역을 식각하여 제2전도층(220)이 노출되는 게이트 라인(110) 및 게이트 패드(114)를 형성한다.In more detail, the gate line 110 and the gate through which the second conductive layer 220 is exposed by etching the region where the second photoresist pattern 320 is not formed by using the second photoresist pattern 320 as a mask. Pad 114 is formed.

이후에 상기 제2포토레지스트 패턴(320)에서 낮은 단차를 가지는 부분의 포토레지스트를 에싱 공정 등을 통해 제거한다.Thereafter, the photoresist of the portion having the low step in the second photoresist pattern 320 is removed through an ashing process.

이 때, 제2포토레지스트 패턴(320)에서 높은 단차를 가지는 부분에서도 포토레지스트가 낮은 단차 부분과 동일한 비율로 제거되나, 에싱공정 이후에도 여전히 포토레지스트 잔막이 형성되어 있다.At this time, the photoresist is removed in the portion having the high step in the second photoresist pattern 320 at the same ratio as the low step, but the residual photoresist film is still formed after the ashing process.

이후에, 상기 포토레지스트 잔막을 마스크로 투명한 제1전도층(210)이 드러나도록 불투명한 제2전도층을 식각하여, 화소전극(132) 및 연결전극(134)과, 상기 제1 내지 제3 콘택홀을 덮는 제1전도층 패턴을 형성한다.Subsequently, the opaque second conductive layer is etched to expose the transparent first conductive layer 210 using the photoresist residual film as a mask, and the pixel electrode 132 and the connection electrode 134 and the first to third electrodes are etched. A first conductive layer pattern covering the contact hole is formed.

상기 연결전극(134)은 제2콘택홀(136)을 통해 인접한 화소간의 스토리지 전극 패턴(112)을 전기적으로 연결하며, 상기 스토리지 전극 패턴에는 공통전압이 공급되어 화소전극과 유기절연막을 사이로 스토리지 캐패시턴스를 형성한다.The connection electrode 134 electrically connects the storage electrode pattern 112 between adjacent pixels through the second contact hole 136, and a common voltage is supplied to the storage electrode pattern so that the storage capacitance is between the pixel electrode and the organic insulating layer. To form.

위에서 기술한 본 발명에 따른 박막 트랜지스터는 다음과 같은 효과를 가진다.The thin film transistor according to the present invention described above has the following effects.

첫째, 마스크 공정의 횟수를 줄임으로써 공정을 간단히 하여 공정에 드는 재료비 및 생산 택-타임을 단축하여 생산 코스트를 절감하는 효과를 가진다.First, the process is simplified by reducing the number of mask processes, thereby reducing the production cost by reducing the material cost and production tag-time required for the process.

둘째, 마스크 공정의 횟수를 줄임으로써 불량이 발생할 수 있는 기 회(opportunity)를 줄임으로써, 공정수율을 높일 수 있다.Second, by reducing the number of times of the mask process to reduce the opportunity (opportunity) that can occur, the process yield can be increased.

셋째, 유기절연막을 적용하여 화소전극과 데이터 라인의 캐패시턴스에 의한 화질 저하를 방지하는 효과를 가진다.Third, the organic insulating film is applied to prevent deterioration of image quality due to capacitance between the pixel electrode and the data line.

Claims (26)

기판상에 형성되는 데이터 라인;A data line formed on the substrate; 상기 데이터 라인을 포함한 전면에 형성된 유기절연막층;An organic insulating layer formed on the entire surface including the data line; 상기 유기절연막층 상부에 상기 데이터 라인과 교차하여 화소영역을 정의하며, 투명한 제1도전층과 불투명한 제2도전층으로 형성되는 게이트 라인;A gate line intersecting with the data line to define a pixel area on the organic insulating layer, wherein the gate line is formed of a transparent first conductive layer and an opaque second conductive layer; 상기 화소영역에 형성되는 박막 트랜지스터;A thin film transistor formed in the pixel region; 상기 박막 트랜지스터에 접속되는 화소전극;A pixel electrode connected to the thin film transistor; 상기 화소전극과 중첩되는 스토리지 전극패턴; 및A storage electrode pattern overlapping the pixel electrode; And 상기 데이터 라인과 중첩되어 인접한 화소영역의 스토리지 전극패턴을 접속시키는 연결전극을 포함하여 구성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판. And a connection electrode overlapping the data line to connect a storage electrode pattern of an adjacent pixel region. 제1항에 있어서,The method of claim 1, 상기 스토리지 전극패턴 상에 인접한 화소영역의 스토리지 전극패턴을 연결시키기 위한 콘택홀을 더 포함하여 구성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판. And a contact hole for connecting a storage electrode pattern of an adjacent pixel region on the storage electrode pattern. 제2항에 있어서,The method of claim 2, 상기 연결전극은 상기 콘택홀을 통해 상기 인접한 스토리지 전극패턴을 전기 적으로 접속시키는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.The connection electrode is a thin film transistor array substrate, characterized in that for electrically connecting the adjacent storage electrode pattern through the contact hole. 제1항에 있어서,The method of claim 1, 상기 스토리지 전극패턴은 상기 데이터 라인과 동시에 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.And the storage electrode pattern is formed simultaneously with the data line. 제1항에 있어서, The method of claim 1, 상기 연결전극은 상기 게이트 라인과 동시에 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.And the connection electrode is formed at the same time as the gate line. 제5항에 있어서,The method of claim 5, 상기 연결전극은 상기 게이트 라인의 투명한 제1도전층만으로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.The connection electrode is a thin film transistor array substrate, characterized in that formed by only the transparent first conductive layer of the gate line. 제1항에 있어서,The method of claim 1, 상기 화소전극은 상기 게이트 라인과 동시에 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.And the pixel electrode is formed at the same time as the gate line. 제7항에 있어서,The method of claim 7, wherein 상기 화소전극은 상기 게이트 라인의 투명한 제1도전층만으로 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.And the pixel electrode is formed of only the transparent first conductive layer of the gate line. 제1항에 있어서,The method of claim 1, 상기 박막 트랜지스터 하부에 차광금속층을 추가로 더 구비한 것을 특징으로 하는 박막 트랜지스터 어레이 기판.The thin film transistor array substrate further comprising a light shielding metal layer under the thin film transistor. 제9항에 있어서,The method of claim 9, 상기 박막 트랜지스터와 상기 차광금속층 사이에 절연막 패턴이 더 구비되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.The thin film transistor array substrate, wherein the insulating film pattern is further provided between the thin film transistor and the light blocking metal layer. 제1항에 있어서,The method of claim 1, 상기 유기절연막층은 아크릴(Acryl)계 화합물로 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.The organic insulating layer is a thin film transistor array substrate, characterized in that formed of an acryl-based compound. 제1항에 있어서,The method of claim 1, 상기 화소전극은 상기 스토리지 전극패턴과 사이에 상기 유기절연막층을 가지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.The pixel electrode has the organic insulation layer between the storage electrode pattern and the thin film transistor array substrate. 제12항에 있어서,The method of claim 12, 상기 화소전극과 상기 스토리지 전극패턴 사이에 무기절연막층이 더 형성되 는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.A thin film transistor array substrate, wherein an inorganic insulating layer is further formed between the pixel electrode and the storage electrode pattern. 제1항에 있어서,The method of claim 1, 상기 스토리지 전극 패턴은 상기 게이트 라인과 평행하게 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.And the storage electrode pattern is formed in parallel with the gate line. 기판상에 데이터 라인과, 상기 데이터 라인과 동일한 층으로 이루어진 스토리지 전극패턴과, 상기 데이터 라인에 접속된 소스 전극 및 상기 소스 전극으로부터 이격되어 있는 드레인 전극을 형성하는 단계;Forming a data line on the substrate, a storage electrode pattern formed of the same layer as the data line, a source electrode connected to the data line, and a drain electrode spaced apart from the source electrode; 상기 데이터 라인을 포함한 전면에 유기절연막층을 형성하는 단계; Forming an organic insulating layer on an entire surface including the data line; 상기 데이터 라인과 교차하여 화소영역을 정의하며 투명한 도전층과 불투명한 도전층으로 구성되는 게이트 라인을 형성하는 단계와, 상기 드레인 전극에 접속되는 화소전극을 형성하는 단계;Forming a gate line crossing the data line and defining a pixel region, the gate line including a transparent conductive layer and an opaque conductive layer, and forming a pixel electrode connected to the drain electrode; 상기 인접한 화소영역의 스토리지 전극패턴을 전기적으로 연결하는 연결전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.And forming a connection electrode for electrically connecting the storage electrode patterns of the adjacent pixel regions. 제15항에 있어서,The method of claim 15, 상기 연결전극을 형성하는 단계 이전에, 상기 스토리지 전극패턴이 노출되는 콘택홀을 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.Before forming the connection electrode, forming a contact hole through which the storage electrode pattern is exposed. 제16항에 있어서,The method of claim 16, 상기 연결전극이 상기 콘택홀을 통해 인접한 화소영역의 스토리지 전극패턴을 전기적으로 접속시키는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.And the connection electrode electrically connects the storage electrode pattern of the adjacent pixel region through the contact hole. 제15항에 있어서,The method of claim 15, 상기 연결전극과 상기 게이트 라인을 동시에 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.And forming the connection electrode and the gate line at the same time. 제18항에 있어서,The method of claim 18, 상기 연결전극은 상기 게이트 라인의 투명한 제1도전층으로 이루어지도록 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.And the connection electrode is formed to be a transparent first conductive layer of the gate line. 제15항에 있어서,The method of claim 15, 상기 기판 상에 데이터 라인을 형성하는 단계 이전에, 기판 상에 차광금속층 패턴을 형성하는 단계와, 상기 차광금속층 패턴 상에 절연막 패턴을 형성하는 단계를 더 포함함을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.Before forming the data line on the substrate, further comprising forming a light shielding metal layer pattern on the substrate, and forming an insulating film pattern on the light shielding metal layer pattern of the thin film transistor array substrate Manufacturing method. 제15항에 있어서,The method of claim 15, 상기 유기절연막층은 아크릴 계 화합물로 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.The organic insulating layer is a method of manufacturing a thin film transistor array substrate, characterized in that formed with an acrylic compound. 제15항에 있어서,The method of claim 15, 상기 유기절연막층을 형성하기 이전에, 하부에 무기절연막층을 더 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.Before forming the organic insulating layer, an inorganic insulating layer is further formed under the thin film transistor array substrate. 제15항에 있어서,The method of claim 15, 상기 스토리지 전극패턴은 상기 화소영역에서 상기 화소전극과 중첩되도록 형성하는 것을 특징으로 하는 박막 트래지스터 기판의 제조방법.And the storage electrode pattern is formed to overlap the pixel electrode in the pixel region. 제15항에 있어서,The method of claim 15, 상기 화소전극과 상기 스토리지 전극패턴 사이에 상기 유기절연막층이 개재되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.And the organic insulating layer is interposed between the pixel electrode and the storage electrode pattern. 제14항에 있어서,The method of claim 14, 상기 데이터 라인을 형성하는 단계 및 상기 게이트 라인을 형성하는 단계에서, 이중 단차를 형성하는 포토리소그래피 공정을 적용하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.Forming a data line and forming a gate line, wherein a photolithography process for forming a double step is applied. 제24항에 있어서,The method of claim 24, 상기 이중 단차를 형성하는 포토리소그래피 공정은 회절 노광 마스크 또는 하프톤 마스크(Half Tone Mask)를 이용하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.The photolithography process for forming the double step is a method of manufacturing a thin film transistor array substrate, characterized in that using a diffraction exposure mask or a half-tone mask (Half Tone Mask).
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