KR20080036872A - Apparatus for driving discharge display panel wherein ram is effeciently used - Google Patents
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Abstract
Description
도 1은 본 발명의 구동 장치의 구동 대상인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다.1 is an internal perspective view showing the structure of a plasma display panel of a three-electrode surface discharge method that is a driving target of the driving apparatus of the present invention.
도 2는 도 1의 패널의 단위 디스플레이-셀의 구성을 보여주는 단면도이다.FIG. 2 is a cross-sectional view illustrating a configuration of a unit display cell of the panel of FIG. 1.
도 3은 도 1의 플라즈마 디스플레이 패널의 Y 전극-라인들에 대한 어드레스-디스플레이 분리(Address-Display Separation) 구동 방식을 보여주는 타이밍도이다.3 is a timing diagram illustrating an address-display separation driving method for Y electrode-lines of the plasma display panel of FIG. 1.
도 4는 본 발명에 따른 플라즈마 디스플레이 패널의 구동 장치를 보여주는 블록도이다.4 is a block diagram illustrating an apparatus for driving a plasma display panel according to the present invention.
도 5는 도 4의 구동 장치에 의하여 도 3의 단위 서브-필드에서 도 1의 패널에 인가되는 구동 신호들을 보여주는 타이밍도이다.5 is a timing diagram illustrating driving signals applied to the panel of FIG. 1 in the unit sub-field of FIG. 3 by the driving apparatus of FIG. 4.
도 6은 도 5의 t2 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여주는 단면도이다.6 is a cross-sectional view illustrating a wall charge distribution of one display cell at time t2 of FIG. 5.
도 7은 도 5의 t3 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여주는 단면도이다.FIG. 7 is a cross-sectional view illustrating a wall charge distribution of one display cell at time t3 of FIG. 5.
도 8은 도 4의 구동 장치에서 논리 제어부의 내부 구성을 보여주는 블록도이다.8 is a block diagram illustrating an internal configuration of a logic controller in the driving device of FIG. 4.
도 9는 도 8의 서브필드 행렬부에 입력되는 프레임 데이터를 간략히 보여주는 도면이다.FIG. 9 is a diagram schematically illustrating frame data input to a subfield matrix unit of FIG. 8.
도 10은 도 8의 서브필드 행렬부로부터 출력되는 프레임 데이터를 간략히 보여주는 도면이다.FIG. 10 is a diagram schematically illustrating frame data output from the subfield matrix unit of FIG. 8.
도 11은 도 8의 행렬 버퍼부의 내부 구성을 보여주는 블록도이다.FIG. 11 is a block diagram illustrating an internal configuration of a matrix buffer unit of FIG. 8.
도 12는 도 8의 램(RAM)의 저장 구조를 보여주는 블록도이다.FIG. 12 is a block diagram illustrating a storage structure of a RAM of FIG. 8.
도 13은 도 4의 구동 장치에서 어드레스 구동부의 내부 구성을 보여주는 블록도이다. FIG. 13 is a block diagram illustrating an internal configuration of an address driver in the driving apparatus of FIG. 4.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
1...플라즈마 디스플레이 패널, 10...앞쪽 글라스 기판,1 ... plasma display panel, 10 ... front glass substrate,
11, 15...유전체층, 12...보호층,11, 15 dielectric layer, 12 protective layer,
13...뒤쪽 글라스 기판, 14...방전 공간,13 ... back glass substrate, 14 ... discharge space,
16...형광체, 17...격벽,16 phosphors, 17 bulkheads,
X1, ..., Xn...X 전극-라인, Y1, ..., Yn...Y 전극-라인,X 1 , ..., X n ... X electrode-line, Y 1 , ..., Y n ... Y electrode-line,
AR1, ..., ABm...어드레스 전극-라인, Xna, Yna...투명 전극-라인,A R1 , ..., A Bm ... address electrode-line, X na , Y na ... transparent electrode-line,
Xnb, Ynb...금속 전극-라인, X nb , Y nb ... metal electrode-line,
SF1, ...SF8, SF1, ...SF8...서브-필드,SF1, ... SF8, SF 1 , ... SF 8 ... sub-field,
42...논리 제어부, 43...어드레스 구동부, 42 logic controller, 43 address drive,
44...X 구동부, 45...Y 구동부, 44 ... X drive, 45 ... Y drive,
41...영상 처리부, 89...램(RAM).41 ... image processing unit, 89 ... RAM.
본 발명은, 방전 디스플레이 패널의 구동 장치에 관한 것으로서, 보다 상세하게는, 읽기 동작과 쓰기 동작을 위하여 적어도 2 개의 프레임들의 데이터를 저장하는 램(Random Access Memory)을 가진 방전 디스플레이 패널의 구동 장치에 관한 것이다.The present invention relates to a driving device of a discharge display panel, and more particularly, to a driving device of a discharge display panel having a random access memory (RAM) for storing data of at least two frames for read and write operations. It is about.
통상적인 방전 디스플레이 장치 예를 들어, 미국 특허 제5,541,618호의 플라즈마 디스플레이 장치에서는, 단위 프레임이 시분할 계조 디스플레이를 위한 복수의 서브필드들로 구분되고, 서브필드들 각각이 리셋 주기, 어드레싱 주기, 및 유지 주기를 포함한다. 서브필드들 각각은 고유한 계조 가중값을 가지며, 이 계조 가중값에 비례하여 유지 주기가 설정된다.In a typical discharge display device, for example, the plasma display device of US Pat. No. 5,541,618, a unit frame is divided into a plurality of subfields for time division gray scale display, and each of the subfields is a reset period, an addressing period, and a sustain period. It includes. Each of the subfields has a unique gray scale weight value, and a maintenance period is set in proportion to the gray scale weight value.
상기와 같은 방전 디스플레이 장치에 있어서, 읽기 동작과 쓰기 동작을 위하여 적어도 2 개의 프레임들의 데이터를 저장하는 램(Random Access Memory)이 필요하다. 하지만, 한 개의 프레임의 데이터는 다수의 서브필드 데이터를 포함하므로 매우 많다. 따라서, 램(RAM)의 개수를 줄이기 위하여 2 개의 프레임들의 데이터만을 저장하더라도 2 개의 램(RAM)들이 필요하다.In the above discharge display apparatus, a random access memory (RAM) for storing data of at least two frames is required for a read operation and a write operation. However, since one frame of data includes a plurality of subfield data, it is very large. Therefore, even if only two frames of data are stored to reduce the number of RAMs, two RAMs are required.
본 발명의 목적은, 효율적으로 램(RAM)을 사용함에 따라 램(RAM)의 개수를 줄일 수 있는 방전 디스플레이 패널의 구동 장치를 제공하는 것이다.An object of the present invention is to provide a driving device of a discharge display panel which can reduce the number of RAM by using RAM efficiently.
상기 목적을 이루기 위한 본 발명의 방전 디스플레이 패널의 구동 장치는, 읽기 동작과 쓰기 동작을 위하여 적어도 2 개의 프레임들의 서브필드 데이터를 저장하는 램(Random Access Memory)을 가진 방전 디스플레이 패널의 구동 장치이다. 상기 램(RAM)의 어느 한 행(Row) 어드레스와 어느 한 열(Column) 어드레스에 상응하는 영역에서 복수의 비트들의 서브필드 데이터가 저장된다. 상기 방전 디스플레이 패널의 제i(i는 1부터 n까지의 자연수, n은 주사 전극-라인들의 개수) 주사 전극-라인의 각 디스플레이 셀들에 상응하는 서브필드 데이터가 상기 램(RAM)의 복수의 행(Row)들의 영역에 저장된다. 여기에서, 서로 인접하는 홀수번째 주사 전극-라인과 짝수번째 주사 전극-라인의 쌍들 각각에 대하여, 상기 램(RAM)의 어느 한 행(Row)의 영역에서 상기 홀수번째 주사 전극-라인과 짝수번째 주사 전극-라인 각각의 서브필드 데이터가 함께 저장된다.The driving device of the discharge display panel of the present invention for achieving the above object is a driving device of the discharge display panel having a RAM (Random Access Memory) for storing the sub-field data of at least two frames for the read operation and the write operation. A plurality of bits of subfield data are stored in an area corresponding to one row address and one column address of the RAM. The i th (i is a natural number from 1 to n, n is the number of scan electrode lines) of the discharge display panel, and the subfield data corresponding to each display cell of the scan electrode line is arranged in a plurality of rows of the RAM. Stored in the area of Rows. Here, for each of the pairs of odd-numbered scan electrode-lines and even-numbered scan electrode-lines adjacent to each other, the odd-numbered scan electrode-lines and the even-numbered scan electrodes in an area of any row of the RAM. Subfield data of each scan electrode-line is stored together.
본 발명의 상기 방전 디스플레이 패널의 구동 장치에 의하면, 상기 램(RAM)의 어느 한 행(Row)의 영역에서 상기 홀수번째 주사 전극-라인의 서브필드 데이터만 저장되는 데에 그치지 않고 짝수번째 주사 전극-라인의 서브필드 데이터도 함께 저장된다. 이에 따라, 상기 램(RAM)에 필요한 행(Row)의 개수를 효율적으로 줄일 수 있으므로, 필요한 램(RAM)의 개수를 줄일 수 있다.According to the driving device of the discharge display panel of the present invention, in the region of any one row of the RAM, only the subfield data of the odd-numbered scan electrode-line is stored, not only the even-numbered scan electrode. The subfield data of the line is also stored. Accordingly, since the number of rows required for the RAM can be efficiently reduced, the number of RAMs required can be reduced.
이하, 본 발명에 따른 바람직한 실시예가 상세히 설명된다. Hereinafter, preferred embodiments according to the present invention will be described in detail.
도 1은 본 발명의 구동 장치의 구동 대상인 3-전극 면방전 방식의 플라즈마 디스플레이 패널(1)의 구조를 보여준다. 도 2는 도 1의 패널(1)의 단위 디스플레이-셀의 구성을 보여준다. 도 1 및 2를 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극-라인들(AR1, ..., ABm), 유전체층(11, 15), 주사 전극-라인들로서의 Y 전극-라인들(Y1, ..., Yn), 유지 전극-라인들로서의 X 전극-라인들(X1, ..., Xn), 형광체(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다. 1 shows the structure of a
어드레스 전극-라인들(AR1, ..., ABm)은 뒤쪽 글라스 기판(13)의 앞쪽에 일정한 패턴으로 형성된다. 하부 유전체층(15)은 어드레스 전극-라인들(AR1, ..., ABm)의 앞쪽에서 전면(全面) 도포된다. 하부 유전체층(15)의 앞쪽에는 격벽(17)들이 어드레스 전극-라인들(AR1, ..., ABm)과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 셀의 방전 영역을 구획하고 각 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광체(16)는, 격벽(17)들 사이에 도포된다. The address electrode lines A R1 ,..., A Bm are formed in a predetermined pattern on the front side of the
X 전극-라인들(X1, ..., Xn)과 Y 전극-라인들(Y1, ..., Yn)은 어드레스 전극-라인들(AR1, ..., ABm)과 직교되도록 앞쪽 글라스 기판(10)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 셀을 설정한다. 각 X 전극-라인(X1, ..., Xn) 과 각 Y 전극-라인(Y1, ..., Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극-라인(도 2의 Xna, Yna)과 전도도를 높이기 위한 금속 전극-라인(도 2의 Xnb, Ynb)이 결합되어 형성된다. 앞쪽 유전체층(11)은 X 전극-라인들(X1, ..., Xn)과 Y 전극-라인들(Y1, ..., Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(12) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전체층(11)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.The X electrode-lines X 1 , ..., X n and the Y electrode-lines Y 1 , ..., Y n are address electrode-lines A R1 , ..., A Bm It is formed in a predetermined pattern on the back of the
도 3은 도 1의 플라즈마 디스플레이 패널의 Y 전극-라인들에 대한 어드레스-디스플레이 분리(Address-Display Separation) 구동 방식을 보여준다. 도 3을 참조하면, 모든 단위 프레임들 각각은 시분할 계조 디스플레이를 실현하기 위하여 8 개의 서브필드들(SF1, ..., SF8)로 분할된다. 또한, 각 서브필드(SF1, ..., SF8)는 리셋 주기(I1, ..., I8), 어드레스 주기(A1, ..., A8), 및 유지 주기(S1, ..., S8)로 분할된다. FIG. 3 illustrates an address-display separation driving method for Y electrode-lines of the plasma display panel of FIG. 1. Referring to FIG. 3, each of the unit frames is divided into eight subfields SF1,..., SF8 to realize time division gray scale display. In addition, each subfield SF1, ..., SF8 has reset periods I1, ..., I8, address periods A1, ..., A8, and sustain periods S1, ..., S8. Is divided into
모든 디스플레이 셀들의 방전 조건들은 각 리셋 주기(I1, ..., I8)에서 균일해진다. The discharge conditions of all the display cells become uniform in each reset period I1, ..., I8.
각 어드레스 주기(A1, ..., A8)에서는, 어드레스 전극-라인들(도 1의 AR1, ..., ABm)에 디스플레이 데이터 신호가 인가됨과 동시에 각 Y 전극-라인(Y1, ..., Yn)에 상응하는 주사 펄스가 순차적으로 인가된다. 이에 따라 주사 펄스가 인가되 는 동안에 높은 레벨의 디스플레이 데이터 신호가 인가되면 상응하는 디스플레이 셀에서 어드레스 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 디스플레이 셀에서는 벽전하들이 형성되지 않는다. Each of the address periods (A1, ..., A8) in the address electrode lines (Fig. 1 A R1, ..., A Bm) as soon applied to the display data signals at the same time, the Y electrode in-line (Y 1, ..., Y n ), the scanning pulses are sequentially applied. Accordingly, when a high level display data signal is applied while the scan pulse is applied, wall charges are formed by address discharge in the corresponding display cell, and wall charges are not formed in the other display cell.
각 유지 주기(S1, ..., S8)에서는, 모든 Y 전극-라인들(Y1, ..., Yn)과 모든 X 전극-라인들(X1, ..., Xn)에 유지용 펄스가 교호하게 인가되어, 상응하는 어드레스 주기(A1, ..., A8)에서 벽전하들이 형성된 디스플레이 셀들에서 디스플레이 방전을 일으킨다. 따라서 플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 유지 주기(S1, ..., S8)의 길이에 비례한다. 단위 프레임에서 차지하는 유지 주기(S1, ..., S8)의 길이는 255T(T는 단위 시간)이다. 따라서 단위 프레임에서 한 번도 디스플레이되지 않은 경우를 포함하여 256 계조로써 디스플레이할 수 있다.In each sustain period S1, ..., S8, all Y electrode-lines Y 1 , ..., Y n and all X electrode-lines X 1 , ..., X n The holding pulses are alternately applied, causing display discharge in display cells in which wall charges are formed in corresponding address periods A1, ..., A8. Therefore, the luminance of the plasma display panel is proportional to the length of the sustain periods S1, ..., S8 occupied in the unit frame. The lengths of the sustain periods S1, ..., S8 occupy a unit frame are 255T (T is unit time). Therefore, it can be displayed in 256 gray levels, including the case where it is not displayed once in a unit frame.
여기에서, 제1 서브필드(SF1)의 유지 주기(S1)에는 20에 상응하는 시간(1T)이, 제2 서브필드(SF2)의 유지 주기(S2)에는 21에 상응하는 시간(2T)이, 제3 서브필드(SF3)의 유지 주기(S3)에는 22에 상응하는 시간(4T)이, 제4 서브필드(SF4)의 유지 주기(S4)에는 23에 상응하는 시간(8T)이, 제5 서브필드(SF5)의 유지 주기(S5)에는 24에 상응하는 시간(16T)이, 제6 서브필드(SF6)의 유지 주기(S6)에는 25에 상응하는 시간(32T)이, 제7 서브필드(SF7)의 유지 주기(S7)에는 26에 상응하는 시간(64T)이, 그리고 제8 서브필드(SF8)의 유지 주기(S8)에는 27에 상응하는 시간(128T)이 각각 설정된다.Here, the
이에 따라, 8 개의 서브필드들중에서 디스플레이될 서브필드를 적절히 선택하면, 어느 서브필드에서도 디스플레이되지 않는 0(영) 계조를 포함하여 모두 256 계조의 디스플레이가 수행될 수 있다. Accordingly, if the subfield to be displayed among the eight subfields is appropriately selected, the display of 256 gray levels can be performed including all zero (zero) gray levels that are not displayed in any of the subfields.
도 4를 참조하면, 본 발명에 따른 플라즈마 디스플레이 패널(1)의 구동 장치는 영상 처리부(41), 논리 제어부(42), 어드레스 구동부(43), X 구동부(44), 및 Y 구동부(45)를 포함한다. 영상 처리부(41)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 논리 제어부(42)는 영상 처리부(41)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 어드레스 구동부(43)는, 논리 제어부(42)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호들(SA)에 따라 디스플레이 데이터 신호들을 발생시키고, 발생된 디스플레이 데이터 신호들을 어드레스 전극-라인들(도 1의 AR1, ..., ABm)에 인가한다. X 구동부(44)는 논리 제어부(42)로부터의 구동 제어 신호들(SA, SY, SX) 중에서 X 구동 제어 신호들(SX)에 따라 X 전극-라인들(도 1의 X1, ..., Xn)을 구동한다. Y 구동부(45)는 논리 제어부(42)로부터의 구동 제어 신 호들(SA, SY, SX) 중에서 Y 구동 제어 신호들(SY)에 따라 Y 전극-라인들(도 1의 Y1, ..., Yn)을 구동한다. Referring to FIG. 4, the driving apparatus of the
도 5는 도 4의 구동 장치에 의하여 단위 서브-필드(SF)에서 도 1의 패널(1)에 인가되는 구동 신호들을 보여준다. 도 5에서 참조부호 SAR1 .. ABm은 각 어드레스 전극-라인(도 1의 AR1, AG1, ..., AGm, ABm)에 인가되는 구동 신호를, SX1 .. Xn은 X 전극-라인들(도 1의 X1, ...Xn)에 인가되는 구동 신호를, 그리고 SY1, ..., SYn은 각 Y 전극-라인(도 1의 Y1, ...Yn)에 인가되는 구동 신호를 가리킨다. 도 6은 도 5의 리셋 주기(I)에서 Y 전극-라인들(Y1, ...Yn)에 점진적인 상승 전위가 인가된 직후 시점인 t2 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여준다. 도 7은 도 5의 리셋 주기(I)의 종료 시점인 t3 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여준다. 도 6 및 7에서 도 2와 동일한 참조 부호는 동일한 기능의 대상을 가리킨다. FIG. 5 shows driving signals applied to the
도 5를 참조하면, 단위 서브-필드(SF)의 리셋 주기(I)에서의 상승 주기(t1 ~ t2)에서는, Y 전극-라인들(Y1, ..., Yn)에 인가되는 전위가 제2 전위(VS) 예를 들어, 155 볼트(V)부터 제2 전위(VS)보다 제3 전위(VSET)만큼 더 높은 제1 전위(VSET+VS) 예를 들어, 355 볼트(V)까지 지속적으로 상승된다. 여기에서, X 전극-라인들(X1, ..., Xn)과 어드레스 전극-라인들(AR1, ..., ABm)에는 접지 전위(VG)가 인 가된다. 이에 따라, Y 전극-라인들(Y1, ..., Yn)과 X 전극-라인들(X1, ..., Xn) 사이에 지속적인 방전이 일어나는 한편, Y 전극-라인들(Y1, ..., Yn)과 어드레스 전극-라인들(AR1, ..., ABm) 사이에도 지속적인 방전이 일어난다. 이에 따라, Y 전극-라인들(Y1, ..., Yn) 주위에는 부극성 벽전하들이 형성되고, X 전극-라인들(X1, ..., Xn) 주위에는 정극성의 벽전하들이 형성되며, 어드레스 전극-라인들(AR1, ..., ABm) 주위에는 정극성의 벽전하들이 형성된다(도 6 참조). Referring to FIG. 5, in the rising period t1 to t2 in the reset period I of the unit sub-field SF, the potential applied to the Y electrode lines Y 1 ,..., Y n . is, for a second potential (V S), for example, the third potential (V SET) as the higher the first potential (V SET + V S) than the second electrical potential (V S) from 155 volt (V) for example, Continuously rising to 355 volts (V). Here, the ground potential V G is applied to the X electrode lines X 1 ,..., X n and the address electrode lines A R1 , ..., A Bm . Accordingly, continuous discharge occurs between the Y electrode lines (Y 1 , ..., Y n ) and the X electrode lines (X 1 , ..., X n ), while the Y electrode lines ( Y 1 ,..., Y n ) and a continuous discharge also occur between the address electrode-lines A R1 , ..., A Bm . Accordingly, Y electrode lines (Y 1, ..., Y n ) is surrounded portion is formed to the polarity of wall charges, X electrode lines (X 1, ..., X n ) is surrounded by positive wall Charges are formed, and positive wall charges are formed around the address electrode lines A R1 , ..., A Bm (see FIG. 6).
다음에, 리셋 주기(I)에서의 하강 주기(t2 ~ t3)에서는, X 전극-라인들(X1, ..., Xn)에 인가되는 전위가 제2 전위(VS)보다 낮은 제4 전위(VE)로 유지된 상태에서, Y 전극-라인들(Y1, ..., Yn)에 인가되는 전위가 제2 전위(VS)로부터 접지 전위(VG)까지 지속적으로 하강된다. 여기에서, 어드레스 전극-라인들(AR1, ..., ABm)에는 접지 전위(VG)가 인가된다. 이에 따라, X 전극-라인들(X1, ..., Xn)과 Y 전극-라인들(Y1, ..., Yn) 사이의 점진적인 방전으로 인하여, Y 전극-라인들(Y1, ..., Yn) 주위의 부극성의 벽전하들의 일부가 X 전극-라인들(X1, ..., Xn) 주위로 이동한다(도 7 참조). 또한, 어드레스 전극-라인들(AR1, ..., ABm) 주위에는 정극성의 벽전하들이 유지된다(도 7 참조). Next, in the falling period t2 to t3 in the reset period I, the potential applied to the X electrode-lines X 1 ,..., X n is lower than the second potential V S. In the state held at 4 potential V E , the potential applied to the Y electrode-lines Y 1 ,..., Y n is continuously maintained from the second potential V S to the ground potential V G. Descends. Here, the ground potential V G is applied to the address electrode lines A R1 , ..., A Bm . Accordingly, due to the gradual discharge between the X electrode-lines (X 1 ,..., X n ) and the Y electrode-lines (Y 1 , ..., Y n ), the Y electrode-lines (Y) Some of the negative wall charges around 1 , ..., Y n move around the X electrode-lines X 1 , ..., X n (see FIG. 7). Also, positive wall charges are maintained around the address electrode lines A R1 , ..., A Bm (see FIG. 7).
이에 따라, 이어지는 어드레싱 주기(A)에서, 어드레스 전극-라인들(AR1, ..., ABm)에 디스플레이 데이터 신호가 인가되고, 제2 전위(VS)보다 낮은 제5 전위(VSCAN)로 바이어싱된 Y 전극-라인들(Y1, ..., Yn)에 접지 전위(VG)의 주사 신호가 순차적으로 인가됨에 따라, 원활한 어드레싱이 수행될 수 있다. 각 어드레스 전극-라인(AR1, ..., ABm)에 인가되는 디스플레이 데이터 신호는 디스플레이 셀을 선택할 경우에 정극성 어드레스 전위(VA)가, 그렇지 않을 경우에 접지 전위(VG)가 인가된다. 이에 따라 접지 전위(VG)의 주사 펄스가 인가되는 동안에 정극성 어드레스 전위(VA)의 디스플레이 데이터 신호가 인가되면 상응하는 디스플레이 셀에서 어드레스 방전에 의하여 유지 방전을 위한 벽전하들이 형성되며, 그렇지 않은 디스플레이 셀에서는 유지 방전을 위한 벽전하들이 형성되지 않는다. 여기에서, 보다 정확하고 효율적인 어드레스 방전을 위하여, X 전극-라인들(X1, ...Xn)에 제4 전위(VE)가 인가된다.Accordingly, in a subsequent addressing period A, the display data signal is applied to the address electrode lines A R1 ,..., A Bm , and the fifth potential V SCAN lower than the second potential V S. As a scan signal of the ground potential V G is sequentially applied to the Y electrode-lines Y 1 ,..., Y n biased by), smooth addressing may be performed. The display data signal applied to each address electrode line A R1 , ..., A Bm has a positive address potential V A when the display cell is selected, and a ground potential V G when the display cell is not selected. Is approved. Accordingly, when the display data signal of the positive address potential V A is applied while the scan pulse of the ground potential V G is applied, wall charges for sustain discharge are formed by the address discharge in the corresponding display cell. In the other display cells, wall charges for sustain discharge are not formed. Here, for a more accurate and efficient address discharge, the fourth potential V E is applied to the X electrode lines X 1 , ... X n .
이어지는 유지 주기(S)에서는, 모든 Y 전극-라인들(Y1, ...Yn)과 X 전극-라인들(X1, ...Xn)에 제2 전위(VS)의 유지 펄스가 교호하게 인가되어, 상응하는 어드레스 주기(A)에서 유지 방전을 위한 벽전하들이 형성되었던 디스플레이 셀들에서 유지 방전을 일으킨다. In the following sustaining period S, the maintenance of the second potential V S at all the Y electrode-lines Y 1 , ... Y n and the X electrode-lines X 1 , ... X n . The pulses are alternately applied, causing sustain discharge in the display cells in which wall charges for sustain discharge were formed in the corresponding address period A. FIG.
도 8을 참조하면, 도 4의 구동 장치에서의 논리 제어부(42)는 클럭 버퍼(85), 동기 조정부(826), 감마 정정부(81), 오차 확산부(812), 선입선출(First- In First-Out) 메모리(811), 서브필드 발생부(821), 서브필드 행렬부(822), 행렬 버퍼부(823), 메모리 제어부(824), 램(Random Access Memory, 89), 재배열부(825), 평균신호레벨 검출부(83a), 전력 제어부(83), 이.이.피.롬(E.E.P.R.O.M, 84a), I2C 직렬통신 인터페이스(84b), 타이밍-신호 발생기(84c), 및 XY 제어부(84)를 포함한다. Referring to FIG. 8, the
클럭 버퍼(85)는 영상 처리부(도 5의 41)로부터의 26 메가-헬쯔(MHz)의 클럭 신호(CLK26)를 40 메가-헬쯔(MHz)의 클럭 신호(CLK40)로 변환시켜 출력한다. 동기 조정부(826)에는, 클럭 버퍼(85)로부터의 40 메가-헬쯔(MHz)의 클럭 신호(CLK40), 외부로부터의 초기화 신호(RS), 영상 처리부(도 4의 41)로부터의 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC)가 입력된다. 이 동기 조정부(826)는, 입력된 수평 동기 신호(HSYNC)가 소정의 클럭 개수만큼 각각 지연된 수평 동기 신호들(HSYNC1, HSYNC2, HSYNC3)을 출력하는 한편, 입력된 수직 동기 신호(VSYNC)가 소정의 클럭 개수만큼 각각 지연된 수직 동기 신호들(VSYNC2, VSYNC3)을 출력한다. The
감마 정정부(81)에 입력되는 영상 데이터(R, G, B)는 음극선관의 비선형 입출력 특성을 보정하기 위하여 역방향 비선형 입출력 특성을 가지고 있다. 따라서 감마 정정부(81)는 이러한 역방향 비선형 입출력 특성의 영상 데이터(R, G, B)가 선형 입출력 특성을 갖도록 처리한다. 오차 확산부(812)는 선입선출 메모리(811)를 이용하여 12 비트 형식의 영상 데이터(R, G, B)의 경계 비트인 최대값 비 트(Most Significant bit)의 위치를 옮기면서 8 비트 형식의 영상 데이터(R, G, B)를 발생시킨다. The image data R, G, and B input to the
서브필드 발생부(821)는 각각 8 비트의 영상 데이터(R, G, B)를 서브필드 개수에 상응하는 비트 수의 영상 데이터(R, G, B)로 변환시킨다. 예를 들어, 단위 프레임에 14 개의 서브필드들로써 계조 구동을 하는 경우, 각각 8 비트의 영상 데이터(R, G, B)를 각각 14 비트의 영상 데이터(R, G, B)로써 변환한 후, 데이터 전송 오차를 줄이기 위하여 최대값 비트(MSB) 및 최소값 비트(Least Significant Bit)의 무효 데이터 '0'을 추가하여 16 비트의 영상 데이터(R, G, B)를 출력한다.The
서브필드 행렬부(822)는, 서로 다른 서브필드의 데이터가 동시에 입력되는 16 비트의 영상 데이터(R, G, B)를 재배열하여, 서로 같은 서브필드의 데이터가 동시에 출력되게 한다. 행렬 버퍼부(823)는 서브필드 행렬부(822)로부터의 16 비트의 영상 데이터(R, G, B)를 처리하여 32 비트의 영상 데이터(R, G, B)로서 출력한다. The
메모리 제어부(824)는 읽기 동작과 쓰기 동작을 위하여 적어도 2 개의 프레임들의 서브필드 데이터를 램(RAM, 89)에 저장한다. 이 램(RAM, 89)의 효율적인 저장 구조는 도 12를 참조하여 상세히 설명될 것이다.The
도 8에서 참조 부호 EN은 메모리 제어부(824)의 데이터 출력을 제어하기 위하여 XY 제어부(64)로부터 생성되어 메모리 제어부(824)에 입력되는 인에이블(enable) 신호를 가리킨다. 또한, 참조부호 SSYNC는 메모리 제어부(824) 및 재배 열부(825)에서의 32 비트 슬롯(slot) 단위의 데이터 입출력을 제어하기 위하여 XY 제어부(84)로부터 생성되어 메모리 제어부(824) 및 재배열부(825)에 입력되는 슬롯 동기 신호를 가리킨다. 재배열부(825)는 메모리 제어부(824)로부터의 32 비트의 영상 데이터(R, G, B)를 어드레스 구동부(도 5의 53)의 입력 형식(도 13 참조)에 따라 재배열하여 출력한다. In FIG. 8, the reference sign EN indicates an enable signal generated from the XY control unit 64 and input to the
한편, 평균 계조 검출부(83a)는 오차 확산부(812)로부터의 각각 8 비트의 영상 데이터(R, G, B)로부터 프레임 단위로 평균 계조(ASL)을 검출하여 전력 제어부(83)에 입력시킨다. 전력 제어부(83)는, 각각의 서브필드에 할당된 계조 가중값에 비례하면서 각각의 프레임의 평균 계조(ASL)에 반비례하도록 유지 주기들 각각의 유지 펄스 수들을 설정한다. Meanwhile, the average
이.이.피.롬(E.E.P.R.O.M, 84a)에는 X 전극 라인들(도 1의 X1 내지 Xn)과 Y 전극 라인들(도 1의 Y1 내지 Yn)의 구동 시퀀스에 따른 타이밍 제어 데이터가 저장되어 있다. E. P. ROM (EEPROM) 84a has X electrode lines (X 1 in FIG. 1). To X n ) and the Y electrode lines (Y 1 of FIG. 1). To Y n ), the timing control data according to the drive sequence are stored.
전력 제어부(83)로부터의 방전 횟수 데이터(NS)와 이.이.피.롬 (E.E.P.R.O.M, 64a)으로부터의 타이밍 제어 데이터는 I2C 직렬통신 인터페이스(64b)를 통하여 타이밍-신호 발생기(84c)에 입력된다. 타이밍-신호 발생기(84c)는 입력된 방전 횟수 데이터(NS)와 타이밍 제어 데이터에 따라 동작하여 타이밍-신호를 발생시킨다. XY 제어부(84)는, 타이밍-신호 발생기(84c)로부터의 타이밍-신호에 따 라 동작하여, X 구동 제어 신호(SX) 및 Y 구동 제어 신호(SY)를 출력한다.The discharge count data N S from the
도 9는 도 8의 서브필드 행렬부(822)에 입력되는 프레임 데이터를 간략히 보여준다. 도 9를 참조하면, 서브필드 행렬부(822)에 입력되는 각각 16 비트의 영상 데이터(R, G, B)는 서로 다른 서브필드의 데이터가 동시에 입력되는 구조를 가진다. 9 briefly illustrates frame data input to the
도 10은 도 8의 서브필드 행렬부(822)로부터 출력되는 프레임 데이터를 간략히 보여준다. 도 10을 참조하면, 서브필드 행렬부(822)로부터 출력되는 각각 16 비트의 영상 데이터(R, G, B)는 서로 같은 서브필드의 데이터가 동시에 입력되는 구조를 가진다. FIG. 10 briefly illustrates frame data output from the
도 11은 도 8의 행렬 버퍼부(823)의 내부 구성을 보여준다. 도 11을 참조하면, 행렬 버퍼부(823)는 적색용 지연 소자(11R), 녹색용 지연 소자(11G) 및 청색용 지연 소자(11B)를 포함한다. 적색용 지연 소자(11R)는 서브필드 행렬부(도 8의 822)로부터 입력되는 16 비트의 적색 영상 데이터(R)를 16 개의 클럭 펄스들의 입력 주기만큼 지연하여 제1 내지 제16 비트의 위치로 출력한다. 한편, 서브필드 행렬부(822)로부터 입력되는 16 비트의 적색 영상 데이터(R)는 제17 내지 제32 비트의 위치로 직접 출력된다. 이에 따라, 서브필드 행렬부(822)로부터의 16 비트의 적색 영상 데이터(R)는 32 비트의 적색 영상 데이터(R)로서 출력된다. 이와 같은 동작은 녹색 및 청색 영상 데이터(G, B)에 대해서도 동일하게 적용된다. 여기에서, 각각의 지연 소자(11R, 11G, 11B)에는 동일한 리셋 신호(RS), 클럭 신 호(CLK40), 제2 수직 동기 신호(VSYNC2) 및 제2 수평 동기 신호(HSYNC2)가 입력된다. FIG. 11 illustrates an internal configuration of the
도 12는 도 8의 램(RAM, 89)의 저장 구조를 보여준다.12 illustrates a storage structure of the
도 12를 참조하면, 도 8의 에스디램(Synchronous Dynamic RAM, 89)은 4 개의 뱅크들(BA1 내지 BA4)을 구비한다. 이 뱅크들(BA1 내지 BA4)은 동일한 DDR(Double Data Rate) 구조를 가진다. 4 개의 뱅크들(BA1 내지 BA4)의 용량을 합산하면 약 134 메가-비트(Mega bits)이고, 128 메가-비트(Mega bits)의 용량에 2 개의 프레임들의 서브필드 데이터가 저장된다. 즉, 제N 프레임의 서브필드 데이터가 읽혀지는 동안에 제N+1 프레임의 서브필드 데이터가 쓰여진다.Referring to FIG. 12, the
한 개의 프레임이 8 개의 서브필드들로 설정된 경우, 제1 뱅크(BA1)에는 제N 프레임의 제1 및 제2 서브필드들(도 3의 SF1, SF2)의 데이터와 제N+1 프레임의 제1 및 제2 서브필드들(도 3의 SF1, SF2)의 데이터가 저장된다. 제2 뱅크(도시되지 않음)에는 제N 프레임의 제3 및 제4 서브필드들(도 3의 SF3, SF4)의 데이터와 제N+1 프레임의 제3 및 제4 서브필드들(도 3의 SF3, SF4)의 데이터가 저장된다. 제3 뱅크(도시되지 않음)에는 제N 프레임의 제5 및 제6 서브필드들(도 3의 SF5, SF6)의 데이터와 제N+1 프레임의 제5 및 제6 서브필드들(도 3의 SF5, SF6)의 데이터가 저장된다. 제4 뱅크(BA4)에는 제N 프레임의 제7 및 제8 서브필드들(도 3의 SF7, SF8)의 데이터와 제N+1 프레임의 제7 및 제8 서브필드들(도 3의 SF1, SF2)의 데이터가 저장된다. When one frame is configured with eight subfields, the first bank BA1 includes data of the first and second subfields (SF1 and SF2 of FIG. 3) and the N + 1 th frame of the Nth frame. Data of the first and second subfields (SF1 and SF2 of FIG. 3) are stored. The second bank (not shown) includes data of the third and fourth subfields (SF3 and SF4 of FIG. 3) of the Nth frame and third and fourth subfields of the N + 1th frame of FIG. 3. Data of SF3, SF4) is stored. The third bank (not shown) includes data of fifth and sixth subfields (SF5 and SF6 of FIG. 3) of the Nth frame and fifth and sixth subfields of the N + 1th frame of FIG. 3. Data of SF5, SF6) is stored. In the fourth bank BA4, data of the seventh and eighth subfields (SF7 and SF8 of FIG. 3) of the Nth frame and the seventh and eighth subfields of the N + 1th frame (SF1 of FIG. 3) The data of SF2) is stored.
상기와 같이 많은 양의 데이터가 저장될 수 있게 하는 효율적인 저장 구조를 상세히 설명하면 다음과 같다.An efficient storage structure that allows a large amount of data to be stored as described above is described in detail.
DDR(Double Data Rate) 구조임에 따라 에스디램(SDRAM, 89)의 어느 한 행(Row) 어드레스와 어느 한 열(Column) 어드레스에 상응하는 영역에서 32 비트들의 서브필드 데이터가 저장된다. 플라즈마 디스플레이 패널(도 1의 1)의 제i(i는 1부터 n까지의 자연수, n은 주사 전극-라인들로서의 Y 전극-라인들의 개수) Y 전극-라인의 각 디스플레이 셀들에 상응하는 서브필드 데이터는 에스디램(SDRAM, 89)의 3 개의 행(Row)들의 영역에 저장된다. 여기에서, 서로 인접하는 홀수번째 주사 전극-라인과 짝수번째 Y 전극-라인의 쌍들(Y1Y2, ..., Yn -1Yn) 각각에 대하여, 램(RAM)의 어느 한 행(Row)의 영역에서 홀수번째 주사 전극-라인과 짝수번째 주사 전극-라인 각각의 서브필드 데이터가 함께 저장된다.As a double data rate (DDR) structure, 32 bits of subfield data are stored in an area corresponding to one row address and one column address of the
예를 들어, 홀수번째 Y 전극-라인의 최종 디스플레이 셀의 서브필드 데이터가 저장되는 어느 한 행(Row)의 영역에서, 짝수번째 Y 전극-라인의 최초 디스플레이 셀의 서브필드 데이터가 함께 저장된다.For example, in an area of one row in which the subfield data of the last display cell of the odd-numbered Y electrode-line is stored, the subfield data of the first display cell of the even-numbered Y electrode-line is stored together.
여기에서, 홀수번째 Y 전극-라인의 최종 디스플레이 셀의 서브필드 데이터가 저장되는 영역의 열(Column)과, 상기 짝수번째 Y 전극-라인의 최초 디스플레이 셀의 서브필드 데이터가 저장되는 영역의 열(Column) 사이에 빈 영역이 존재함에 따라, Y 전극-라인들 사이의 데이터 식별이 용이해진다.Here, a column of an area in which the subfield data of the last display cell of the odd-numbered Y electrode-line is stored, and a column of an area in which the subfield data of the first display cell of the even-numbered Y electrode-line is stored ( As there is a blank area between columns, data identification between Y electrode-lines is facilitated.
본 실시예의 경우, 서로 인접하는 홀수번째 Y 전극-라인과 짝수번째 Y 전극-라인의 쌍들 각각에 대하여 홀수 개의 행(Row)들이 할당되고, 이 홀수 개의 행(Row)들 중에서 가운데 행(Row)의 영역에서 상기 홀수번째 Y 전극-라인과 짝수번째 Y 전극-라인 각각의 서브필드 데이터가 함께 저장된다.In this embodiment, odd rows are allocated to each of the pairs of odd-numbered Y electrode-lines and even-numbered Y electrode-lines adjacent to each other, and among the odd-numbered rows, a middle row. Subfield data of each of the odd-numbered Y electrode-line and the even-numbered Y electrode-line are stored together in the region of.
상기와 같은 저장 구조에 의하면, 에스디램(SDRAM, 89)의 어느 한 행(Row)의 영역에서 홀수번째 주사 전극-라인의 서브필드 데이터만 저장되는 데에 그치지 않고 짝수번째 주사 전극-라인의 서브필드 데이터도 함께 저장된다. 이에 따라, 에스디램(SDRAM, 89)에 필요한 행(Row)의 개수를 효율적으로 줄일 수 있으므로, 필요한 램(RAM)의 개수를 줄일 수 있다.According to the above-described storage structure, the subfield data of the even-numbered scan electrode-line is not limited to being stored only in the subfield data of the odd-numbered scan electrode-line in the region of one row of the SDRAM SDRAM. Field data is also stored. As a result, the number of rows required for the
도 13은 도 4의 구동 장치에서 어드레스 구동부(43)는 버퍼들(BF1 내지 BF3)과 구동 소자들(TP1 내지 TP22)을 포함한다. 구동 소자들(TP1 내지 TP22)은 티씨피(Tape Carrier Package)의 형태로서 그 출력 단자들 각각이 어드레스 전극-라인들(도 1의 AR1, ..., ABm) 각각에 연결된다. In FIG. 13, the
도 4, 8, 및 13을 참조하면, 논리 제어부(42) 내의 재배열부(825)로부터 132 채널들을 통하여 서브필드 데이터가 132 비트 단위로 구동 소자들(TP1 내지 TP22)에 입력된다. 구동 소자들(TP1 내지 TP22)은, 버퍼들(BF1 내지 BF3)을 통하여 입력된 타이밍 제어 신호들에 따라 동작하여, 입력된 이진 데이터를 어드레스 전극-라인들(도 1의 AR1, ..., ABm)의 개수에 따라 시프트시키면서 정렬한 후, 정렬된 입력 데이터에 따라 각각의 출력단에 어드레스 전압(도 5의 VA) 또는 접지 전압(도 5의 VG)을 출력한다.4, 8, and 13, the subfield data is input to the driving elements TP1 to TP22 in units of 132 bits through the 132 channels from the
이상 설명된 바와 같이, 본 발명에 따른 방전 디스플레이 패널의 구동 장치에 의하면, 램(RAM)의 어느 한 행(Row)의 영역에서 상기 홀수번째 주사 전극-라인의 서브필드 데이터만 저장되는 데에 그치지 않고 짝수번째 주사 전극-라인의 서브필드 데이터도 함께 저장된다. 이에 따라, 상기 램(RAM)에 필요한 행(Row)의 개수를 효율적으로 줄일 수 있으므로, 필요한 램(RAM)의 개수를 줄일 수 있다.As described above, according to the driving apparatus of the discharge display panel according to the present invention, only the subfield data of the odd-numbered scan electrode-line is stored in an area of one row of RAM. And the subfield data of the even-numbered scan electrode-line are also stored together. Accordingly, since the number of rows required for the RAM can be efficiently reduced, the number of RAMs required can be reduced.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다. The present invention is not limited to the above embodiments, but may be modified and improved by those skilled in the art within the spirit and scope of the invention as defined in the claims.
Claims (9)
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2006
- 2006-10-24 KR KR1020060103683A patent/KR20080036872A/en not_active Application Discontinuation
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Withdrawal due to no request for examination |