KR20080032904A

KR20080032904A - 표시패널

Info

Publication number: KR20080032904A
Application number: KR1020060099016A
Authority: KR
Inventors: 우자희; 송영구; 이재경
Original assignee: 삼성전자주식회사
Priority date: 2006-10-11
Filing date: 2006-10-11
Publication date: 2008-04-16

Abstract

표시패널에서, 배선부는 게이트 라인, 제1 및 제2 데이터 라인으로 이루어지고, 제1 박막 트랜지스터는 제1 데이터 라인 및 게이트 라인에 연결되며, 제2 박막 트랜지스터는 제2 데이터 라인 및 게이트 라인에 연결된다. 제1 서브 화소전극은 제1 박막 트랜지스터의 출력전극과 제1 지점에서 콘택되고, 제2 서브 화소전극은 제2 박막 트랜지스터의 출력전극과 제2 지점에서 콘택되고, 여기서, 게이트 라인과 평행하게 화소영역의 중심을 관통하는 가상선과 제1 및 제2 지점과의 제1 이격거리는 제1 및 제2 지점과 게이트 라인과의 제2 이격거리보다 크다. 따라서, 제1 및 제2 박막 트랜지스터의 출력전극의 전체 길이를 감소시킬 수 있고, 그 결과 정전기 불량을 방지할 수 있다.

Description

표시패널{DISPLAY PANEL}

도 1은 본 발명의 일 실시예에 따른 표시패널의 평면도이다.

도 2는 도 1에 도시된 절단선 Ⅰ-Ⅰ` 및 절단선 Ⅱ-Ⅱ`에 따라 절단한 단면도이다.

도 3은 도 1에 도시된 어레이 기판의 홀수번째 화소를 나타낸 평면도이다.

도 4는 본 발명의 일 실시예에 따른 어레이 기판의 짝수번째 화소를 나타낸 평면도이다.

*도면의 주요 부분에 대한 부호의 설명*

100 -- 표시패널 110 -- 어레이 기판

112 -- 제1 박막 트랜지스터 112c -- 제1 드레인 전극

113 -- 제2 박막 트랜지스터 113c -- 제2 드레인 전극

117 -- 스토리지 전극 118a -- 제1 서브 화소전극

118b -- 제2 서브 화소전극 120 -- 컬러필터기판

124 -- 공통전극

본 발명은 표시패널에 관한 것으로, 더욱 상세하게는 정전기 불량을 방지할 수 있는 표시패널에 관한 것이다.

일반적으로, 액정표시장치는 어레이 기판, 어레이 기판과 마주보는 컬러필터기판 및 어레이 기판과 컬러필터기판과의 사이에 개재된 액정층으로 이루어진다.

어레이 기판은 화상을 나타내는 최소 단위인 복수의 화소로 이루어진다. 화소 각각은 게이트 라인, 데이터 라인, 박막 트랜지스터 및 화소전극을 구비한다. 게이트 라인과 데이터 라인은 게이트 신호와 데이터 신호를 각각 입력받고, 박막 트랜지스터의 게이트 전극과 소오스 전극에 각각 전기적으로 연결된다. 화소전극은 박막 트랜지스터의 드레인 전극에 전기적으로 연결되고, 액정층을 사이에 두고 컬러필터기판에 형성된 공통전극과 마주한다.

이러한 액정표시장치는 음극선관 표시장치와 비교하였을 때, 박형으로 만들 수 있는 장점을 갖는 반면에 시야각(viewing angle)이 좁은 단점을 갖는다.

액정표시장치의 좁은 시야각를 개선하기 위하여, 최근에는 화소전극 및 공통전극을 패터닝하여 한 화소영역을 다수의 도메인으로 분할하는 피브이에이(Patterned Vertical Alignment: PVA) 모드 및 에스-피브이에이(Super Patterned Vertical Alignment: SPVA) 모드 액정표시장치가 개발되고 있다.

특히, SPVA 모드 액정표시장치는 서로 전기적으로 분리되는 두 개의 서브 화소전극을 구비하고, 두 개의 서브 화소전극에 서로 다른 화소전압을 각각 인가하기 위한 두 개의 박막 트랜지스터를 구비한다. 여기서, 서브 화소전극과 박막 트랜지스터와의 거리가 멀어질수록, 박막 트랜지스터의 출력전극의 전체 길이는 증가한 다. 그러나, 출력전극의 길이가 길어질수록 출력전극 부위에서 정전기가 발생할 확률이 증가되고, 그 결과 SPVA 모드 액정표시장치에는 정전기로 인한 불량이 발생한다.

따라서, 본 발명의 목적은 정전기 불량을 방지하기 위한 표시패널을 제공하는 것이다.

본 발명에 따른 표시패널은 제1 베이스 기판, 배선부, 제1 및 제2 박막 트랜지스터, 제1 및 제2 서브 화소전극, 제2 베이스 기판 및 공통전극을 포함한다.

상기 배선부는 서로 평행하게 연장되고 일정 간격으로 이격된 제1 및 제2 데이터 라인, 상기 제1 및 제2 데이터 라인과 절연되게 교차하는 게이트 라인으로 이루어져 상기 상기 제1 베이스 기판 상에 화소영역을 정의한다. 상기 제1 박막 트랜지스터는 상기 화소영역 내에 구비되고, 상기 제1 데이터 라인 및 게이트 라인에 연결되어 제1 화소전압을 출력한다. 상기 제2 박막 트랜지스터는 상기 화소영역 내에 구비되고, 상기 제2 데이터 라인 및 게이트 라인에 연결되어 상기 제1 화소전압보다 낮은 제2 화소전압을 출력한다.

상기 제1 서브 화소전극은 상기 화소영역 내에 구비되고, 상기 제1 박막 트랜지스터의 출력전극과 제1 지점에서 콘택된다. 상기 제2 서브 화소전극은 상기 화소영역의 나머지 부분에 구비되고, 상기 제2 박막 트랜지스터의 출력전극과 제2 지점에서 콘택된다. 여기서, 상기 게이트 라인과 평행하게 상기 화소영역의 중심을 관통하는 가상선과 상기 제1 및 제2 지점과의 제1 이격거리는 상기 제1 및 제2 지점과 상기 게이트 라인과의 제2 이격거리보다 크다.

상기 제2 베이스 기판은 상기 제1 베이스 기판과 대향하여 결합하고, 상기 공통전극은 상기 제2 베이스 기판 상에 구비되고 상기 제1 및 제2 서브 화소전극과 마주한다.

이러한 표시패널에 따르면, 제1 드레인 전극과 제1 서브 화소전극이 콘택되는 제1 지점이 상기 가상선보다 상기 제1 박막 트랜지스터에 인접함으로써, 상기 제1 드레인 전극의 전체 길이를 감소시킬 수 있고, 그 결과 표시패널의 정전기 불량을 방지할 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시패널의 평면도이고, 도 2는 도 1에 도시된 절단선 Ⅰ-Ⅰ` 및 절단선 Ⅱ-Ⅱ`에 따라 절단한 단면도이다.

도 1을 참조하면, 표시패널(100)은 어레이 기판(110), 상기 어레이 기판(110)과 대향하여 결합하는 컬러필터기판(120) 및 상기 어레이 기판(110)과 상기 컬러필터기판(120)과의 사이에 개재된 액정층으로 이루어진다.

상기 어레이 기판(110)은 제1 베이스 기판(111) 및 다수의 화소를 포함한다. 상기 제1 베이스 기판(111)에는 다수의 화소영역이 매트릭스 형태로 정의되고, 상기 각 화소영역(PA)에는 하나의 화소가 구비된다.

상기 각 화소는 상기 제1 베이스 기판(111) 상에 구비된 게이트 라인(GL), 제1 및 제2 데이터 라인(DL1, DL2)을 포함한다. 상기 게이트 라인(GL)은 제1 방향(D1)으로 연장되고, 상기 제1 및 제2 데이터 라인(DL1, DL2)은 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장된다. 상기 제1 및 제2 데이터 라인(DL1, DL2)은 상기 게이트 라인(GL)과 서로 다른 층 상에 구비되어 서로 전기적으로 절연되게 교차한다.

상기 다수의 화소 중 상기 제1 방향(D1)으로 홀수번째 화소와 짝수번째 화소는 서로 다른 구조로 이루어진다. 구체적으로, 상기 홀수번째 화소에서 상기 제1 데이터 라인(DL1)은 홀수번째 화소영역의 좌측에 위치하고, 상기 제2 데이터 라인(DL2)은 상기 홀수번째 화소영역의 우측에 위치한다. 한편, 상기 짝수번째 화소에서 상기 제1 데이터 라인(DL1)은 짝수번째 화소영역의 우측에 위치하고, 상기 제2 데이터 라인(DL2)은 상기 짝수번째 화소영역의 좌측에 위치한다. 도 1에서는 홀수번째 화소의 일 예를 도시하였다.

상기 홀수번째 화소영역(PA)에 구비된 홀수번째 화소는 제1 및 제2 박막 트랜지스터(112, 113), 게이트 절연막(114), 보호막(115), 유기 절연막(116), 스토리지 전극(117), 화소전극(118)을 포함한다.

상기 홀수번째 화소영역에서 상기 제1 박막 트랜지스터(112)는 상기 제1 데이터 라인(DL1)에 인접하여 구비되고, 상기 제2 박막 트랜지스터(113)는 상기 제2 데이터 라인(DL2)에 인접하여 구비된다.

상기 제1 박막 트랜지스터(112)는 제1 게이트 전극(112a), 제1 소오스 전극(112b) 및 제1 드레인 전극(112c)을 포함한다. 상기 제1 게이트 전극(112a)은 상 기 게이트 라인(GL)으로부터 분기되어 상기 제1 베이스 기판(111) 상에 구비된다. 상기 제1 게이트 전극(112a)은 상기 게이트 절연막(114)에 의해서 커버된다. 상기 제1 소오스 전극(112b)은 상기 제1 데이터 라인(DL1)으로부터 분기되고, 상기 제1 드레인 전극(112c)은 상기 제1 게이트 전극(112a)의 상부에서 상기 제1 소오스 전극(112b)과 소정의 간격으로 이격된다.

상기 제2 박막 트랜지스터(113)는 제2 게이트 전극(113a), 제2 소오스 전극(113b) 및 제2 드레인 전극(113c)을 포함한다. 상기 제2 게이트 전극(113a)은 상기 게이트 라인(GL)으로부터 분기되어 상기 제1 베이스 기판(111) 상에 구비된다. 상기 제2 게이트 전극(112a)은 상기 게이트 절연막(114)에 의해서 커버된다. 상기 제2 소오스 전극(113b)은 상기 제2 데이터 라인(DL2)으로부터 분기되고, 상기 제2 드레인 전극(113c)은 상기 제2 게이트 전극(113a)의 상부에서 상기 제2 소오스 전극(113b)과 소정의 간격으로 이격된다.

상기 스토리지 전극(117)은 상기 제1 및 제2 게이트 전극(112a, 113a)과 동일한 물질로 이루어져 상기 제1 베이스 기판(111) 상에 구비된다. 또한, 상기 스토리지 전극(117)은 상기 게이트 라인(GL)과 평행하게 연장되고, 상기 홀수번째 화소영역의 중심부를 관통하도록 형성된다.

상기 게이트 절연막(114), 상기 제1 및 제2 박막 트랜지스터(112, 113)는 상기 보호막(115)에 의해서 커버된다. 상기 보호막(115) 상에는 상기 유기 절연막(116)이 더 구비된다. 상기 보호막(115) 및 상기 유기 절연막(116)에는 제1 드레인 전극(112e)을 노출시키는 제1 콘택홀(H1) 및 상기 제2 드레인 전극(113e)을 노 출시키는 제2 콘택홀(H2)이 형성된다.

상기 유기 절연막(116) 상에는 상기 화소전극(118)이 형성된다. 상기 화소전극(118)은 서로 전기적으로 분리된 제1 및 제2 서브 화소전극(118a, 118b)으로 이루어진다. 사기 제1 서브 화소전극(118a)은 상기 제1 박막 트랜지스터(112)에 전기적으로 연결되어 상기 제1 박막 트랜지스터(112)로부터 출력된 제1 화소전압을 입력받는다. 또한, 상기 제2 서브 화소전극(118b)은 상기 제2 박막 트랜지스터(113)에 전기적으로 연결되어 상기 제2 박막 트랜지스터(113)로부터 출력된 제2 화소전압을 입력받는다. 상기 제2 화소전압은 상기 제1 화소전압보다 낮은 전압레벨을 갖는다. 본 발명의 일 예로, 상기 제1 화소전압은 기준전압인 공통전압에 대해서 정극성(+)을 갖고, 상기 제2 화소전압은 상기 공통전압에 대해서 부극성(-)을 갖는다. 상기 제1 및 제2 화소전압의 극성은 상기 짝수번째 화소에서도 동일하게 적용된다.

상기 제1 서브 화소전극(118a)은 상기 제1 콘택홀(H1)을 통해 상기 제1 드레인 전극(112e)과 전기적으로 연결되고, 상기 제2 서브 화소전극(118b)은 상기 제2 콘택홀(H2)을 통해 상기 제2 드레인 전극(113e)과 전기적으로 연결된다. 상기 게이트 라인(GL)으로 인가된 게이트 신호에 응답하여 상기 제1 및 제2 박막 트랜지스터(112, 113)가 턴온되면, 상기 제1 데이터 라인(DL1)으로 인가된 상기 제1 화소전압은 상기 제1 서브 화소전극(118a)으로 제공되고, 상기 제2 데이터 라인(DL2)으로 인가된 상기 제2 화소전압은 상기 제2 서브 화소전극(118b)으로 제공된다.

이와 같이, 상기 제1 및 제2 서브 화소전극(118a 118b)에 인가되는 전압이 달라짐에 따라서, 상기 제1 및 제2 서브 화소전극(118a, 118b) 상에서 액정의 배열이 달라진다. 그 결과, 해당 영역들에서 서로 다른 광특성이 나타나고, 상호 보상작용을 통해서 상기 표시패널(100)의 화질(예를 들어, 측면 시야각)이 개선될 수 있다.

상기 제1 및 제2 서브 화소전극(118a, 118b)은 제1 개구패턴(118c)을 통해 서로 소정의 간격으로 이격되어 전기적으로 절연된다. 또한, 상기 제2 서브 화소전극(118b)에는 상기 제1 개구패턴(118c)이 소정의 간격으로 형성된다. 상기한 제1 개구패턴(118c)은 상기 화소영역(PA)을 다수의 도메인으로 분리시키기 위한 역할을 수행한다.

한편, 상기 컬러필터기판(120)은 제2 베이스 기판(121), 제1 블랙 매트릭스(122), 컬러필터층(123) 및 공통전극(124)을 포함하고, 상기 어레이 기판(110)과 대향하여 결합한다.

상기 제1 블랙 매트릭스(122)는 차광성 물질로 이루어져 상기 제2 베이스 기판(121) 상에 구비된다. 상기 제1 블랙 매트릭스(122)는 상기 제1 및 제2 데이터 라인(DL1, DL2), 상기 제1 및 제2 박막 트랜지스터(112, 113)가 형성된 영역에 대응하여 구비된다. 따라서, 상기 제1 블랙 매트릭스(122)는 상기 화소영역(PA)의 주변부에서 광이 누설되는 것을 차단할 수 있다.

상기 컬러필터층(123)은 레드, 그린 및 블루 색화소로 이루어지고, 각 색화소는 상기 어레이 기판(110)의 각 화소영역(PA)에 대응하여 구비된다. 상기 공통전극(124)은 상기 컬러필터층(123) 상에 균일한 두께로 형성된다. 상기 공통전 극(124)에는 서로 소정의 간격으로 이격된 다수의 제2 개구패턴(124a)이 형성된다. 또한, 상기 화소전극(118)에 형성된 하나의 제1 개구패턴(118c)은 서로 인접하는 두 개의 제2 개구패턴들(124a) 사이에 배치된다. 따라서, 상기 한 화소영역(PA)은 상기 제1 및 제2 개구패턴들(118c, 124a)에 의해서 다수의 도메인(본 발명의 일 예로, 20개 도메인)으로 분할된다.

상기 어레이 기판(110)과 상기 컬러필터기판(120)과의 사이에는 액정층이 개재되고, 상기 액정층의 액정분자들은 상기 각 도메인에서 서로 다른 방향으로 배향됨으로써, 상기 표시패널(100)의 시야각이 향상된다.

도 3을 참조하면, 홀수번째 화소에서 제1 데이터 라인(DL1)은 홀수번째 화소영역의 좌측에 위치하고, 제2 데이터 라인(DL2)은 상기 홀수번째 화소영역의 우측에 위치한다. 제1 박막 트랜지스터(112)는 상기 제1 데이터 라인(DL1)에 인접하여 구비되고, 제2 박막 트랜지스터(113)는 상기 제2 데이터 라인(DL2)에 인접하여 구비된다.

상기 제1 박막 트랜지스터(112)의 제1 드레인 전극(112c)은 상기 제1 데이터 라인(DL1)과 인접한 위치에서 상기 제1 데이터 라인(DL1)과 평행하게 연장되고, 제1 지점에서 상기 제2 데이터 라인(DL2) 측으로 절곡된 후 상기 게이트 라인(GL)과 평행하게 연장된다. 여기서, 상기 제1 드레인 전극(112c)의 절곡부는 이후에 설명될 제1 서브 화소전극(118a)과 전기적으로 콘택된다. 상기 제1 드레인 전극(112c)의 절곡부는 상기 제2 데이터 라인(DL2)보다 상기 제1 데이터 라인(DL1)에 인접하 고, 상기 제1 드레인 전극(112c)의 단부는 상기 제2 데이터 라인(DL2)에 인접한다.

본 발명에서, 상기 게이트 라인(GL)과 평행하게 상기 홀수번째 화소영역의 중심을 관통하는 가상선(VL)이 존재할 때, 상기 제1 지점과 상기 가상선(VL)과의 제1 이격거리(d1)는 상기 제1 지점과 상기 게이트 라인(GL)과의 제2 이격거리보다 크다.

이와 같이, 상기 제1 드레인 전극(112c)과 상기 제1 서브 화소전극(118a)의 콘택위치가 상기 가상선(VL)보다 상기 제1 박막 트랜지스터(112)에 인접함으로써, 상기 제1 드레인 전극(112c)의 전체 길이를 감소시킬 수 있다. 그 결과 상기 제1 드레인 전극(112c) 부위에서 정전기가 발생하는 것을 방지할 수 있다.

상기 제2 박막 트랜지스터(113)의 제1 드레인 전극(113c)은 상기 제2 데이터 라인(DL2)과 인접한 위치에서 상기 제2 데이터 라인(DL2)과 평행하게 연장되고, 제2 지점에서 상기 제1 데이터 라인(DL1) 측으로 절곡된 후 상기 게이트 라인(GL)과 평행하게 연장된다.

도 3에 도시된 바와 같이, 상기 제1 서브 화소전극(118a)은 제1 경사전극(P1), 제2 경사전극(P2) 및 연결전극(P3)을 포함한다. 상기 제1 경사전극(P1)은 상기 가상선(VL)에 대해서 일정한 각도로 기울어지고, 상기 가상선(VL)을 기준으로 2 분할된 상기 홀수번째 화소영역의 제1 영역에 구비된다. 상기 제2 경사전극(P2)은 상기 가상선(VL)에 대해서 일정한 각도로 기울어지고, 상기 가상선(VL)에 기준으로 2분할된 상기 홀수번째 화소영역의 제2 영역에 구비된다. 상기 연결전극(P3)은 상기 제1 및 제2 경사전극(P1, P2)을 연결한다.

상기 제1 경사전극(P1)은 상기 제2 경사전극(P2)보다 상기 가상선(VL)에 인접하여 구비된다. 따라서, 상기 제1 및 제2 경사전극(P1, P2)은 상기 가상선(VL)을 기준으로 서로 비대칭인 구조로 이루어진다.

한편, 상기 제1 서브 화소전극(118a)이 형성되지 않은 나머지 화소영역(PA)에는 상기 제2 서브 화소전극(118b)이 형성된다.

상기 제1 드레인 전극(112c)의 절곡부는 상기 제1 서브 화소전극(118a)이 형성된 영역 내에 위치한다. 도 2에 도시된 바와 같이, 보호막(115) 및 유기 절연막(116)에는 상기 제1 드레인 전극(112c)의 절곡부를 노출시키는 제1 콘택홀(H1)이 형성되고, 상기 제1 서브 화소전극(118a)은 상기 제1 콘택홀(H1)을 통해 상기 제1 드레인 전극(112c)의 절곡부와 전기적으로 연결된다.

상기 제2 드레인 전극(113c)의 단부는 상기 제2 서브 화소전극(118b)이 형성된 영역 내에 위치한다. 도 2에 도시된 바와 같이, 보호막(115) 및 유기 절연막(116)에는 상기 제2 드레인 전극(113c)의 단부를 노출시키는 제2 콘택홀(H2)이 형성되고, 상기 제2 서브 화소전극(118b)은 상기 제2 콘택홀(H2)을 통해 상기 제2 드레인 전극(113c)의 단부와 전기적으로 연결된다.

상술한 바와 같이, 상기 제1 드레인 전극(112c)과 상기 제1 서브 화소전극(118a)이 콘택되는 지점이 상기 가상선(VL)보다 상기 제1 박막 트랜지스터(112)에 인접함으로써, 상기 제1 드레인 전극(112c)의 전체 길이를 감소시킬 수 있다.

도 4를 참조하면, 짝수번째 화소에서 제1 데이터 라인(DL1)은 짝수번째 화소영역의 우측에 위치하고, 제2 데이터 라인(DL2)은 상기 짝수번째 화소영역의 좌측에 위치한다. 제1 박막 트랜지스터(112)는 상기 제1 데이터 라인(DL1)에 인접하여 구비되고, 제2 박막 트랜지스터(113)는 상기 제2 데이터 라인(DL2)에 인접하여 구비된다.

상기 제1 박막 트랜지스터(112)의 제1 드레인 전극(112c)은 상기 제1 데이터 라인(DL1)과 인접한 위치에서 상기 제1 데이터 라인(DL1)과 평행하게 연장되고, 제1 지점에서 상기 제2 데이터 라인(DL2) 측으로 절곡된 후 상기 게이트 라인(GL)과 평행하게 연장된다. 여기서, 상기 제1 드레인 전극(112c)의 단부는 이후에 설명될 제1 서브 화소전극(118a)과 전기적으로 콘택된다.

이와 같이, 상기 제1 드레인 전극(112c)과 상기 제1 서브 화소전극(118a)이 콘택되는 지점이 상기 가상선(VL)보다 상기 제1 박막 트랜지스터(112)에 인접함으로써, 상기 제1 드레인 전극(112c)의 전체 길이를 감소시킬 수 있다. 그 결과 상기 제1 드레인 전극(112c) 부위에서 정전기가 발생하는 것을 방지할 수 있다.

상기 제2 박막 트랜지스터(113)의 제1 드레인 전극(113c)은 상기 제2 데이터 라인(DL2)과 인접한 위치에서 상기 제2 데이터 라인(DL2)과 평행하게 연장되고, 제 2 지점에서 상기 제1 데이터 라인(DL1) 측으로 절곡된 후 상기 게이트 라인(GL)과 평행하게 연장된다.

도 4에 도시된 바와 같이, 상기 제1 서브 화소전극(118a)은 제1 경사전극(P1), 제2 경사전극(P2) 및 연결전극(P3)을 포함한다. 상기 제1 경사전극(P1)은 상기 제2 경사전극(P2)보다 상기 가상선(VL)에 인접하여 구비된다. 따라서, 상기 제1 및 제2 경사전극(P1, P2)은 상기 가상선(VL)을 기준으로 서로 비대칭인 구조로 이루어진다. 한편, 상기 제1 서브 화소전극(118a)이 형성되지 않은 나머지 화소영역(PA)에는 상기 제2 서브 화소전극(118b)이 형성된다.

상기 제1 드레인 전극(112c)의 단부는 상기 제1 서브 화소전극(118a)와 오버랩된다. 제1 콘택홀(H1)은 상기 제1 드레인 전극(112c)의 단부를 노출시키고, 상기 제1 서브 화소전극(118a)은 상기 제1 콘택홀(H1)을 통해 상기 제1 드레인 전극(112c)의 단부와 전기적으로 연결된다. 여기서, 상기 제1 드레인 전극(112c)의 단부는 상기 제1 데이터 라인(DL1)보다 상기 제2 데이터 라인(DL2)에 인접하여 구비된다. 따라서, 상기 제1 콘택홀(H1)도 상기 제1 데이터 라인(DL1)보다 상기 제2 데이터 라인(DL2)에 인접하여 형성된다.

상기 제2 드레인 전극(113c)의 단부는 상기 제2 서브 화소전극(118b)와 오버랩된다. 제2 콘택홀(H2)은 상기 제2 드레인 전극(113c)의 단부를 노출시키고, 상기 제2 서브 화소전극(118b)은 상기 제2 콘택홀(H2)을 통해 상기 제2 드레인 전극(113c)의 단부와 전기적으로 연결된다.

상술한 바와 같이, 상기 제1 드레인 전극(112c)과 상기 제1 서브 화소전 극(118a)이 콘택되는 지점이 상기 가상선(VL)보다 상기 제1 박막 트랜지스터(112)에 인접함으로써, 상기 제1 드레인 전극(112c)의 전체 길이를 감소시킬 수 있다.

이와 같은 표시패널에 따르면, 제1 드레인 전극과 제1 서브 화소전극이 콘택되는 제1 지점은 상기 가상선보다 상기 제1 박막 트랜지스터에 인접하고, 제2 드레인 전극과 제2 서브 화소전극이 콘택되는 제2 지점은 상기 가상선보다 상기 제2 박막 트랜지스터에 인접한다.

따라서, 상기 제1 및 제2 드레인 전극의 전체 길이를 감소시킬 수 있다. 그 결과, 상기 제1 및 제2 드레인 전극 부위에서 정전기가 발생하는 것을 방지할 수 있고, 이로써 표시패널의 정전기 특성을 향상시킬 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

제1 베이스 기판;

서로 평행하게 연장되고 일정 간격으로 이격된 제1 및 제2 데이터 라인, 상기 제1 및 제2 데이터 라인과 절연되게 교차하는 게이트 라인으로 이루어져 상기 상기 제1 베이스 기판 상에 화소영역을 정의하는 배선부;

상기 화소영역 내에 구비되고, 상기 제1 데이터 라인 및 게이트 라인에 연결되어 제1 화소전압을 출력하는 제1 박막 트랜지스터;

상기 화소영역 내에 구비되고, 상기 제2 데이터 라인 및 게이트 라인에 연결되어 상기 제1 화소전압보다 낮은 제2 화소전압을 출력하는 제2 박막 트랜지스터;

상기 화소영역 내에 구비되고, 상기 제1 박막 트랜지스터의 출력전극과 제1 지점에서 콘택되는 제1 서브 화소전극;

상기 화소영역의 나머지 부분에 구비되고, 상기 제2 박막 트랜지스터의 출력전극과 제2 지점에서 콘택되는 제2 서브 화소전극;

상기 제1 베이스 기판과 대향하여 결합하는 제2 베이스 기판; 및

상기 제2 베이스 기판 상에 구비되고 상기 제1 및 제2 서브 화소전극과 마주하는 공통전극을 포함하고,

상기 제1 및 제2 지점과 상기 게이트 라인과 평행하게 상기 화소영역의 중심을 관통하는 가상선과의 제1 이격거리는 상기 제1 및 제2 지점과 상기 게이트 라인과의 제2 이격거리보다 큰 것을 특징으로 하는 표시패널.
제1항에 있어서, 상기 제1 서브 화소전극은,

상기 가상선에 대해서 일정한 각도로 기울어지고, 상기 가상선을 기준으로 2분할된 상기 화소영역 중 제1 영역에 구비된 제1 경사전극;

상기 가상선에 대해서 일정한 각도로 기울어지고, 상기 가상선에 기준으로 2분할된 상기 화소영역 중 나머지 제2 영역에 구비된 제2 경사전극; 및

상기 제1 및 제2 경사전극을 연결하고 상기 데이터 라인과 평행한 연결전극을 포함하는 것을 특징으로 하는 표시패널.
제2항에 있어서, 상기 제1 및 제2 경사전극은 상기 가상선을 기준으로 서로 비대칭인 구조로 형성된 것을 특징으로 하는 표시패널.
제1항에 있어서, 상기 제1 및 제2 서브 화소전극에는 상기 제1 및 제2 서브 화소전극을 전기적으로 분리시키고, 상기 제1 및 제2 서브 화소전극을 다수의 도메인으로 분할하는 제1 개구패턴이 형성된 것을 특징으로 하는 표시패널.
제4항에 있어서, 상기 공통전극에는 상기 제1 개구패턴과 서로 다른 위치에 구비되어 상기 다수의 도메인을 재분할하는 제2 개구패턴이 형성된 것을 특징으로 하는 표시패널.
제1항에 있어서, 상기 제1 베이스 기판에는 다수의 화소영역이 정의되고,

상기 다수의 화소영역 중 상기 게이트 라인이 연장된 방향으로 홀수번째 화소영역에서 상기 제1 데이터 라인 및 제1 박막 트랜지스터는 상기 홀수번째 화소영역의 우측에 존재하고, 상기 제2 데이터 라인 및 제2 박막 트랜지스터는 상기 홀수번째 화소영역의 좌측에 존재하며,

상기 다수의 화소영역 중 상기 게이트 라인이 연장된 방향으로 짝수번째 화소영역에서 상기 제1 데이터 라인 및 제1 박막 트랜지스터는 상기 짝수번째 화소영역의 좌측에 존재하고, 상기 제2 데이터 라인 및 제2 박막 트랜지스터는 상기 짝수번째 화소영역의 우측에 존재하는 것을 특징으로 하는 표시패널.
제6항에 있어서, 상기 홀수번째 화소영역에서,

상기 제1 박막 트랜지스터의 출력전극은 제1 데이터 라인과 평행한 방향으로 연장되고, 상기 제1 서브 화소전극과 중첩되는 위치에서 상기 제2 데이터 라인 측으로 절곡된 후 상기 게이트 라인과 평행하게 연장된 구조로 이루어지고, 상기 출력전극의 절곡된 지점에서 상기 출력전극과 상기 제1 서브 화소전극이 콘택되는 것을 특징으로 하는 표시패널.
제7항에 있어서, 상기 제1 지점은 상기 제2 데이터 라인보다 상기 제1 데이터 라인에 인접하고, 상기 출력전극의 단부는 상기 제2 데이터 라인에 인접하는 것을 특징으로 하는 표시패널.
제6항에 있어서, 상기 짝수번째 화소영역에서,

상기 제2 박막 트랜지스터의 출력전극은 제1 데이터 라인과 평행한 방향으로 연장되고, 상기 제2 서브 화소전극과 중첩되는 위치에서 상기 제2 데이터 라인 측으로 절곡된 후 상기 게이트 라인과 평행하게 연장된 구조로 이루어지고, 상기 출력전극의 단부와 상기 제1 서브 화소전극이 오버랩되어 상기 단부에서 서로 콘택되는 것을 특징으로 하는 표시패널.
제9항에 있어서, 상기 출력전극의 단부는 상기 제1 데이터 라인보다 상기 제2 데이터 라인에 인접하는 것을 특징으로 하는 표시패널.
제1항에 있어서, 상기 제2 서브 화소전극은 상기 제1 서브 화소전극보다 넓은 면적을 갖는 것을 특징으로 하는 표시패널.