KR20080030393A - Method of manufacturing mosfet device - Google Patents
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Abstract
Description
도 1a 내지 도 1d는 본 발명의 실시예에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views of processes for explaining a method of manufacturing a MOSFET device according to an exemplary embodiment of the present invention.
도 2a 및 도 2b는 종래기술과 본 발명의 비교 그래프. 2a and 2b is a comparison graph of the prior art and the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10: 반도체기판 20: 소자분리막10: semiconductor substrate 20: device isolation film
30: 게이트 30a: 게이트절연막30:
30b: 게이트도전막 30c: 하드마스크막30b: gate
40: 스페이서용 절연막 50: 스페이서40: insulating film for spacer 50: spacer
100: 할로영역 200: 소오스/드레인영역100: halo area 200: source / drain area
본 발명은 모스펫 소자의 제조방법에 관한 것으로, 보다 상세하게는, 단채널 마진의 감소없이 접합 항복전압의 특성을 개선시킬 수 있는 모스펫 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a MOSFET device, and more particularly, to a method for manufacturing a MOSFET device that can improve the characteristics of the junction breakdown voltage without reducing the short channel margin.
최근에는 반도체 소자의 고집적화에 따른 소자의 전기적 특성 저하 문제를 방지하기 위한 다양한 기술들이 제안되고 있으며, 예컨대, 소자의 누설 전류 증가 및 문턱전압의 감소를 방지하기 위하여 단채널효과의 마진 확보를 위한 방법들 중의 하나로서, 할로(Halo) 이온주입공정이 적용되고 있다.Recently, various techniques have been proposed to prevent the problem of deterioration of the electrical characteristics of the device due to the high integration of semiconductor devices. As one of these, a halo ion implantation process is applied.
그러나, 점차적으로 소자의 디자인 룰이 작아됨에 따라 상기 할로 이온주입공정시 그 도핑 농도가 증가하게 되면서, 이는, 소오스/드레인영역과 웰(Well)간의 접합 부분(Soure/Drain to Well)에서 전기장을 증가시키는데, 이와 같이 소오스/드레인영역과 웰간의 접합 부분에서의 전기장 증가는 접합 항복전압(Junction Breakdown Voltage)을 감소시키게 된다.However, as the design rule of the device gradually decreases, its doping concentration increases during the halo ion implantation process, which causes an electric field in the junction between the source / drain region and the well. Increasing the electric field at the junction between the source / drain region and the well reduces the junction breakdown voltage.
한편, 소오스/드레인영역과 웰간의 접합 부분에서의 전기장를 감소시켜 접합 항복전압을 개선시킬 수 있는 방안으로, 소오스/드레인영역 내에 추가적으로 전기장 감소를 위한 보상용 이온주입을 수행하는 방법이 있으나, 이 역시 소자의 디자인 룰이 작아짐에 따라서 소오스/드레인영역간의 유효 길이(Effective Length)를 감소시켜 단채널 마진을 감소시키는 문제를 갖고 있다.On the other hand, as a way to improve the junction breakdown voltage by reducing the electric field at the junction between the source / drain region and the well, there is a method of performing a compensation ion implantation to further reduce the electric field in the source / drain region, but also As the device design rule becomes smaller, the effective length between the source and drain regions is reduced to reduce the short channel margin.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로써, 단채널 마진의 감소없이 소오스/드레인영역과 웰간의 접합부분에서의 전기장을 감소시켜 접합 항복전압 특성을 개선시킬 수 있는 모스펫 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and can improve the junction breakdown voltage characteristics by reducing the electric field at the junction between the source / drain region and the well without reducing the short channel margin. Its purpose is to provide a method for manufacturing a MOSFET device.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 웰이 형성된 반도체기판 상에 게이트를 형성하는 단계; 상기 게이트 양측의 기판 표면에 대해 할로 이온주입을 수행하는 단계; 상기 게이트를 포함한 기판 전면 상에 스페이서용 절연막을 형성하는 단계; 상기 스페이서용 절연막에 대해 상기 웰과 소오스/드레인 형성 영역간의 접합부분에서의 전기장 감소를 위한 보상용 이온주입을 수행하는 단계; 상기 이온주입된 스페이서용 절연막을 식각하여 상기 게이트 양측벽에 스페이서를 형성하는 단계; 및 상기 스페이서를 포함한 기판 전면에 대해 고농도 불순물 이온주입을 수행하여 상기 스페이서가 형성된 게이트 양측의 기판 표면 내에 소오스/드레인영역을 형성하는 단계;를 포함하는 모스펫 소자의 제조방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming a gate on a semiconductor substrate with a well formed; Performing halo ion implantation on the substrate surfaces on both sides of the gate; Forming an insulating film for a spacer on an entire surface of the substrate including the gate; Performing compensation ion implantation on the spacer insulating film to reduce an electric field at a junction between the well and a source / drain formation region; Etching the ion-implanted spacer insulating film to form spacers on both sidewalls of the gate; And forming a source / drain region in the surface of the substrate on both sides of the gate on which the spacer is formed by performing a high concentration of impurity ion implantation on the entire surface of the substrate including the spacer.
여기서, 상기 웰이 형성된 반도체기판 상에 게이트를 형성하는 단계 후, 상기 게이트 양측의 기판 표면에 대해 할로 이온주입을 수행하는 단계 전, 상기 게이트 양측의 기판 표면에 대해 LDD 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 한다.Here, after forming a gate on the semiconductor substrate on which the well is formed, performing LDD ion implantation on the substrate surfaces on both sides of the gate before performing halo ion implantation on the substrate surfaces on both sides of the gate. It further comprises.
상기 스페이서용 절연막은 실리콘질화막 또는 실리콘산화막으로 형성하는 것을 특징으로 한다.The spacer insulating film is formed of a silicon nitride film or a silicon oxide film.
상기 보상용 이온주입은 상기 소오스/드레인영역 형성용 이온주입과 동일한 타입의 불순물을 사용하여 수행하는 것을 특징으로 한다.The compensation ion implantation is performed using impurities of the same type as the ion implantation for forming the source / drain regions.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 웰과 소오스/드레인영 역과의 접합부분에서의 전기장 감소를 위한 보상용 이온주입을 수행하되, 반도체기판 상에 스페이서용 절연막을 증착한 후에 상기 보상용 이온주입을 수행하는 것을 특징으로 한다.First, the technical principle of the present invention, the present invention performs a compensation ion implantation for reducing the electric field at the junction of the well and the source / drain region, after depositing the insulating film for the spacer on the semiconductor substrate Compensation ion implantation is characterized in that to perform.
이렇게 하면, 상기 스페이서용 절연막이 형성된 기판에 대해 상기 보상용 이온주입을 수행함에 따라 상기 스페이서용 절연막이 버퍼막(buffer layer) 역할을 수행하게 되면서 반도체기판의 도핑 농도 프로파일을 개선시킬 수 있게 된다.In this case, as the compensation ion implantation is performed on the substrate on which the spacer insulating film is formed, the spacer insulating film serves as a buffer layer, thereby improving the doping concentration profile of the semiconductor substrate.
따라서, 본 발명은 웰과 후속의 소오스/드레인영역간의 접합부분에서의 전기장을 감소를 위한 보상용 이온주입을 하되, 종래의 접합 항복전압(Junction Breakdown Voltage) 보다 더 증가된 접합 항복전압을 가질 수 있으며, 아울러, 단채널 마진을 확보하게 되면서 기존 대비 문턱전압도 증가하게 된다.Accordingly, the present invention provides a compensation ion implantation to reduce the electric field at the junction between the well and the subsequent source / drain regions, but may have a junction breakdown voltage that is further increased than a conventional junction breakdown voltage. In addition, as the short-channel margin is secured, the threshold voltage is increased.
또한, 본 발명은 단채널 마진을 개선시키기 위해 할로 이온주입을 사용하는 경우, 접합 항복전압의 제약을 받지 않으므로 모스펫 소자의 단채널 마진 확보에 유리하다.In addition, when the halo ion implantation is used to improve the short channel margin, the present invention is not limited by the junction breakdown voltage, which is advantageous for securing the short channel margin of the MOSFET device.
자세하게, 도 1a 내지 도 1d는 본 발명의 실시예에 따른 모스펫 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. In detail, Figures 1a to 1d is a cross-sectional view for each process for explaining the MOSFET manufacturing method according to an embodiment of the present invention, as follows.
도 1a을 참조하면, 활성영역을 한정하는 소자분리막(20)이 형성된 반도체 기판(10) 상에 PMOS 또는 NMOS가 형성될 영역을 노출시키는 감광막 패턴(미도시)을 형성한 후, 상기 노출된 기판 부분에 대해 P형 또는 N형 불순물을 이온주입하여 기판 내에 P 또는 N웰(Well)을 형성한다. Referring to FIG. 1A, after forming a photoresist pattern (not shown) exposing a region where a PMOS or NMOS is to be formed on a
그런다음, 상기 감광막 패턴이 제거된 상태에서, 상기 기판(10) 상에 게이트 절연막(30a)과 게이트도전막(30b) 및 하드마스크막(30c)을 차례로 증착한 후, 이들을 식각하여 상기 기판 상에 게이트(30)를 형성한다.Then, in the state in which the photoresist pattern is removed, a
다음으로, 상기 게이트(30) 양측의 기판 표면에 대해 LDD(Ligthly Doped Drain) 방식에 의해 저농도 불순물 이온주입을 수행한다.Next, low concentration impurity ion implantation is performed on the surface of the substrate on both sides of the
도 1b를 참조하면, 상기 LDD 이온주입된 기판에 표면에 대해 웰(Well) 형성을 위한 이온주입과 동일한 타입의 불순물을 사용해서 할로(Halo) 이온주입을 수행하여 상기 게이트(30) 양측의 기판 표면 내에 할로영역(100)을 형성한다. 이때, 상기 할로 이온주입시 일정한 틸트(tilt) 각을 주면서 수행하도록 한다.Referring to FIG. 1B, Halo ion implantation is performed on the LDD ion implanted substrate using impurities of the same type as the ion implantation for forming a well on the surface of the LDD ion implanted substrate, thereby providing a substrate on both sides of the
그런다음, 상기 게이트(30)를 포함한 기판 전면 상에 실리콘질화막 또는 실리콘산화막으로 스페이서용 절연막(40) 을 증착한다.Then, a
도 1c를 참조하면, 상기 스페이서용 절연막(40)이 형성된 기판 전면에 대해 상기 웰과 소오스/드레인 형성 영역간의 접합부분에서의 전기장 감소를 위한 보상용 이온주입을 수행한다.Referring to FIG. 1C, compensation ion implantation is performed on the entire surface of the substrate on which the
이때, 상기 보상용 이온주입은 후속의 소오스/드레인영역 형성용 이온주입과 동일한 타입의 불순물을 사용하여 수행하도록 한다.In this case, the compensation ion implantation is performed using the same type of impurities as the subsequent ion implantation for forming the source / drain region.
여기서, 본 발명은 상기 웰과 소오스/드레인 형성 영역간의 접합부분에서의 전기장 감소를 위한 보상용 이온주입을 스페이서용 절연막이 형성된 기판 전면에 대해 수행함에 따라, 반도체기판의 농도 프로파일이 종래 대비 개선될 수 있다.Herein, according to the present invention, as the compensation ion implantation for reducing the electric field at the junction between the well and the source / drain formation region is performed on the entire surface of the substrate on which the insulating film for spacers is formed, the concentration profile of the semiconductor substrate can be improved. Can be.
다시말하면, 상기 스페이서용 절연막이 형성된 기판 결과물에 보상용 이온주입을 수행하게 되면, 도 2a에 도시된 바와 같이, 종래의 기술에 따른 보상용 이온 주입시의 기판 농도 프로파일 대비, 개선된 기판 농도의 프로파일을 가질 수 있게 된다.In other words, when the compensation ion implantation is performed on the substrate product on which the insulating film for spacers is formed, as shown in FIG. You can have a profile.
따라서, 본 발명은 상기 웰과 소오스/드레인영역과의 접합영역에서의 전기장 감소를 위한 보상용 이온주입을 수행하되, 종래 대비 접합 항복 전압을 더 증가시킬 수 있게 된다.Therefore, the present invention performs the compensation ion implantation for reducing the electric field in the junction region between the well and the source / drain region, it is possible to further increase the junction breakdown voltage compared to the conventional.
또한, 본 발명은 상기 보상 이온주입시 상기 스페이서용 절연막(40)의 두께가 커지는 효과를 갖게 됨으로써, 종래 대비 문턱전압을 증가시킬 수 있게 되어 단채널 마진을 확보하게 된다.In addition, the present invention has the effect of increasing the thickness of the
다시말하면, 종래에서는 웰과 소오스/드레인 형성 영역간의 접합부분에서의 전기장 감소를 위한 보상용 이온주입은, 소자의 디자인 룰이 작아짐에 따라서 소오스/드레인영역간의 유효 길이(Effective Length)를 감소시켜 단채널 마진을 감소시키는 문제를 갖고 있었으나, 본 발명에서는, 소오스/드레인영역간의 유효 길이 감소없이 기판의 도핑 농도를 감소시키게 되어 종래 대비 문턱전압이 더 증가하게 된다.In other words, in the related art, compensation ion implantation for reducing the electric field at the junction between the well and the source / drain formation region reduces the effective length between the source / drain regions as the device design rule becomes smaller. Although there was a problem of reducing the channel margin, in the present invention, the doping concentration of the substrate is reduced without decreasing the effective length between the source / drain regions, and thus the threshold voltage is further increased.
도 1d를 참조하면, 상기 보상용 이온주입된 스페이서용 절연막을 식각하여 상기 게이트 양측벽에 스페이서(50)를 형성한다.Referring to FIG. 1D, the insulating layer for compensation ion implanted spacers is etched to form
그런다음, 상기 스페이서(50)를 포함한 기판 전면에 대해 고농도 불순물 이온주입을 수행하여 상기 스페이서(50)가 형성된 게이트(30) 양측의 기판 표면 내에 소오스/드레인영역(200)을 형성하여 본 발명의 실시예에 따른 모스펫 소자를 제조한다.Thereafter, a high concentration of impurity ions are implanted into the entire surface of the substrate including the
전술한 바와 같이, 본 발명은 웰과 소오스/드레인영역간의 접합 부분에서의 전기장 감소를 위한 보상용 이온주입을 수행하되, 스페이서용 절연막이 식각되기 전, 즉, 기판 전면 상에 스페이서용 절연막을 형성한 후에 수행함으로써, 단채널 마진의 감소없이 웰과 소오스/드레인영역안의 접합 부분에서의 전기장을 감소시킬 수 있어, 도 2b에 도시된 바와 같이, 접합 항복전압 및 문턱전압이 종래 대비 증가한 모습을 볼 수 있게 된다. As described above, the present invention performs compensation ion implantation to reduce the electric field at the junction between the well and the source / drain regions, but before the spacer insulating film is etched, that is, forming the spacer insulating film on the entire surface of the substrate. By doing this, the electric field at the junction between the well and the source / drain regions can be reduced without reducing the short channel margin. As shown in FIG. 2B, the junction breakdown voltage and the threshold voltage are increased compared to the conventional ones. It becomes possible.
도 2b에서의 종래1은 보상용 이온주입을 수행되지 않은 경우이다.2B shows a case where compensation ion implantation is not performed.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
이상에서와 같이, 본 발명은 웰과 소오스/드레인영역간의 접합 부분에서의 전기장 감소를 위한 보상용 이온주입을 수행하되, 스페이서용 절연막이 식각되기 전, 즉, 기판 전면 상에 스페이서용 절연막을 형성한 후에 수행함으로써, 소오스/드레인과의 접합 부분(Soure/Drain to Well)에서 기판의 농도가 감소되면서, 전기장이 감소하게 되어, 결과적으로, 단채널 마진 확보 및 접합 항복전압 특성을 개선시킬 수 있게 된다.As described above, the present invention performs compensation ion implantation to reduce the electric field at the junction between the well and the source / drain regions, but before the spacer insulating film is etched, that is, forming the spacer insulating film on the entire surface of the substrate. By doing so, the concentration of the substrate in the source / drain to well decreases, resulting in a reduction in the electric field, resulting in short channel margin and improved junction breakdown voltage characteristics. do.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |