KR20080029673A - Method of manufacturing semiconductor device - Google Patents

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송석표
신동선
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Abstract

A method for manufacturing a semiconductor device is provided to prevent inter-gate interference by minimizing a step of a device isolation layer. A method for manufacturing a semiconductor device comprises providing a semiconductor substrate(21) divided into an active region and a device isolation region in which a trench type device isolation layer(24a) is formed; forming a groove in a gate formation region of the active region including the device isolation layer forming a sacrifice layer at an entire surface of the substrate to bury the groove; planarizing the sacrifice layer and the device isolation layer to expose a surface of the active region removing the sacrifice layer remaining in the groove of the active region; and forming a gate on a gate formation region of the active region including the device isolation layer in which the groove is formed.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1은 종래의 문제점을 설명하기 위한 반도체 소자의 단면도.1 is a cross-sectional view of a semiconductor device for explaining the conventional problem.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.2A to 2G are cross-sectional views of processes for explaining a method of manufacturing a semiconductor device, according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

21 : 반도체 기판 22 : 하드마스크막21 semiconductor substrate 22 hard mask film

T : 트렌치 23 : 측벽산화막T: trench 23: sidewall oxide film

24 : 절연막 24a : 소자분리막24: insulating film 24a: device isolation film

HR : 리세스 게이트용 홈 A : 단차HR: Groove for recess gate A: Step

25 : 희생막 26 : 게이트절연막25: sacrificial film 26: gate insulating film

27 : 게이트도전막 28 : 게이트 하드마스크막27: gate conductive film 28: gate hard mask film

29 : 리세스 게이트29: recess gate

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 리세스 게이트용 홈을 형성하기 위한 식각 공정시 소자분리막에 발생된 단차를 최소화할 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of minimizing the step difference generated in the device isolation layer during the etching process for forming the recess gate groove.

반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)는 감소하고 있고, 접합 영역(소오스/드레인 영역)으로의 이온주입 농도는 증가하고 있는 추세이다.As semiconductor devices are highly integrated, channel lengths of transistors are decreasing, and ion implantation concentrations into junction regions (source / drain regions) are increasing.

이로 인해, 소오스/드레인 영역 간의 간섭(Charge Sharing) 현상이 증가하고 게이트의 제어능력이 저하되어 문턱 전압(Threshold Voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(Short Channel Effect)가 발생한다. 또한, 접합 영역의 전계(Electric Field) 증가에 따른 접합 누설전류 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(Planar) 채널 구조를 갖는 트랜지스터의 구조로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.As a result, a so-called short channel effect is generated in which interference sharing between source / drain regions is increased and gate control is deteriorated so that a threshold voltage (Vt) is drastically lowered. In addition, a problem arises in that the refresh characteristics are deteriorated due to an increase in the junction leakage current due to an increase in the electric field of the junction region. Therefore, the structure of a transistor having a conventional planar channel structure has reached its limit in overcoming the problems associated with the high integration.

이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 모스펫 소자의 구현방법에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.As a result, researches on ideas and actual process development researches on how to implement a MOSFET device having various types of recess channels capable of securing an effective channel length have been actively conducted.

이하에서는, 종래 기술에 따른 반도체 소자의 제조방법을 개략적으로 설명하도록 한다.Hereinafter, a method of manufacturing a semiconductor device according to the prior art will be described schematically.

먼저, 반도체 기판의 활성 영역을 한정하는 소자분리막이 형성된 기판 결과물 상에 게이트 형성 영역을 노출시키는 마스크패턴을 형성한 후, 상기 마스크패턴에 의해 노출된 기판 부분을 식각하여 리세스 게이트용 홈을 형성하고 나서 상기 마스크패턴을 제거한다.First, a mask pattern for exposing a gate forming region is formed on a substrate product on which a device isolation film defining an active region of a semiconductor substrate is formed, and then a portion of the substrate exposed by the mask pattern is etched to form a recess gate groove. Then, the mask pattern is removed.

이어서, 상기 홈을 포함한 기판 전면 상에 게이트산화막을 형성한 다음, 상기 게이트산화막 상에 상기 홈을 매립하도록 게이트도전막을 형성하고, 상기 게이트도전막 상에 하드마스크막을 형성한다. 상기 게이트산화막은 통상 절연막으로 형성하고, 상기 게이트도전막은 통상 폴리실리콘막과 금속계막의 적층막으로 형성하며, 상기 하드마스크막은 통상 질화막으로 형성한다.Subsequently, a gate oxide film is formed on the entire surface of the substrate including the groove, a gate conductive film is formed to fill the groove on the gate oxide film, and a hard mask film is formed on the gate conductive film. The gate oxide film is usually formed of an insulating film, the gate conductive film is usually formed of a laminated film of a polysilicon film and a metal-based film, and the hard mask film is usually formed of a nitride film.

계속해서, 상기 하드마스크막과 게이트도전막 및 게이트산화막을 차례로 패터닝하여 상기 홈 상에 리세스 게이트를 형성한 후, 공지된 일련의 후속 공정들을 차례로 수행하여 리세스 게이트를 갖는 반도체 소자를 완성한다.Subsequently, the hard mask layer, the gate conductive layer, and the gate oxide layer are patterned in order to form a recess gate on the groove, and then a series of known subsequent steps are sequentially performed to complete the semiconductor device having the recess gate. .

그러나, 전술한 종래기술의 경우에는, 리세스 게이트용 홈(HR)을 형성하기 위한 식각 공정시 상기 기판(11) 활성 영역만을 선택적으로 식각할 수 없기 때문에, 도 1에 도시된 바와 같이, 소자분리막(12)이 함께 식각되어 단차(A)가 발생되는 문제점이 있다. However, in the above-described prior art, since only the active region of the substrate 11 may not be selectively etched during the etching process for forming the recess gate groove HR, as shown in FIG. Since the separation membrane 12 is etched together, there is a problem that a step (A) occurs.

상기 소자분리막에 단차가 발생되면, 게이트간 간섭 현상이 유발되며, 이 때문에, 반도체 소자의 특성이 열화된다.If a step is generated in the device isolation film, an inter-gate interference phenomenon is caused, thereby degrading characteristics of the semiconductor device.

한편, 상기 게이트간 간섭 현상을 방지하기 위해 접합 영역(소오스/드레인 영역)을 보다 깊게 형성하는 방법이 제안된 바 있다. Meanwhile, in order to prevent the inter-gate interference phenomenon, a method of forming a deeper junction region (source / drain region) has been proposed.

하지만, 이 경우에는 깊어진 접합 영역으로 인해 짧아진 채널 길이를 확보하기 위해 게이트의 깊이가 함께 깊어져야 하는데, 반도체 소자의 고집적화 추세에 따라 소자 패턴이 미세해지면서 공정의 난이도가 매우 높은 편이며, 소자분리막의 손실이 과도하게 발생된다는 단점이 있다.However, in this case, the gate depths must be deepened together to secure a shorter channel length due to a deeper junction region. The process pattern is very difficult as the device pattern becomes fine according to the trend of high integration of semiconductor devices. There is a disadvantage that excessive loss of the separator.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 리세스 게이트용 홈을 형성하기 위한 식각 공정시 소자분리막에 발생된 단차를 최소화할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-described conventional problems, to provide a method for manufacturing a semiconductor device that can minimize the step difference generated in the device isolation film during the etching process for forming the recess gate groove. The purpose is.

또한, 본 발명은 상기 소자분리막의 단차를 최소화함으로써 게이트간 간섭 현상을 방지하며, 이를 통해, 반도체 소자의 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of preventing inter-gate interference by minimizing the step difference of the device isolation layer, thereby improving the characteristics of the semiconductor device.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 활성 영역 및 소자분리 영역으로 구획되고, 상기 소자분리 영역에 상기 활성 영역 표면 보다 높은 높이를 갖는 트렌치형 소자분리막이 형성된 반도체 기판을 마련하는 단계; 상기 소자분리막을 포함한 활성 영역의 게이트 형성 영역에 홈을 형성하는 단계; 상기 홈을 매립하도록 기판 전면 상에 희생막을 형성하는 단계; 상기 활성 영역 표면이 노출되도록 희생막과 소자분리막을 평탄화하는 단계; 상기 활성 영역의 홈 내에 잔류된 희생막을 제거하는 단계; 및 상기 소자분리막을 포함한 홈이 형성된 활성 영역의 게이트 형성 영역 상에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 한다.The semiconductor device manufacturing method of the present invention for achieving the above object is divided into an active region and a device isolation region, the semiconductor substrate formed with a trench type device isolation film having a height higher than the surface of the active region in the device isolation region Providing a step; Forming a groove in a gate formation region of an active region including the device isolation layer; Forming a sacrificial layer on the entire surface of the substrate to fill the groove; Planarizing the sacrificial layer and the device isolation layer to expose the surface of the active region; Removing the sacrificial film remaining in the groove of the active region; And forming a gate on the gate formation region of the active region in which the groove including the device isolation layer is formed.

여기서, 상기 트렌치형 소자분리막이 형성된 반도체 기판을 마련하는 단계는, 활성 영역 및 소자분리 영역으로 구획된 반도체 기판 상에 상기 소자분리 영역을 노출시키면서, 550∼1500Å의 두께를 갖는 하드마스크막을 형성하는 단계; 상기 하드마스크막에 의해 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 절연막을 형성하는 단계; 및 상기 절연막이 형성된 기판 결과물에 대해 500∼900초 동안 세정 공정을 수행해서 하드마스크막을 제거하여 트렌치형 소자분리막을 형성하는 단계;를 포함하는 것을 특징으로 한다.The preparing of the semiconductor substrate on which the trench type isolation layer is formed may include forming a hard mask layer having a thickness of 550-1500 Å while exposing the isolation region on a semiconductor substrate partitioned into an active region and an isolation region. step; Etching a portion of the substrate exposed by the hard mask layer to form a trench; Forming an insulating film to fill the trench; And forming a trench type isolation layer by removing the hard mask layer by performing a cleaning process on the substrate product on which the insulating layer is formed for 500 to 900 seconds.

상기 소자분리막은 상기 활성 영역 표면 보다 600∼1500Å 만큼 높은 높이를 갖는 것을 특징으로 한다.The device isolation layer is characterized in that it has a height of 600 ~ 1500Å higher than the surface of the active region.

상기 희생막은 매립 특성이 우수한 막으로 형성하는 것을 특징으로 한다.The sacrificial film may be formed of a film having excellent embedding characteristics.

상기 희생막은 스핀-온(Spin-On) 방식, 과수-실란계 CVD(Chemical Vapor Deposition) 방식 및 ALD(Atomic Layer Deposition) 방식으로 구성된 그룹으로부터 선택된 어느 하나의 방식을 통해 형성하는 것을 특징으로 한다.The sacrificial film is formed by any one method selected from the group consisting of a spin-on method, a fruit-silane-based chemical vapor deposition (CVD) method, and an atomic layer deposition (ALD) method.

상기 희생막은 소자분리막과의 선택비가 큰 막으로 형성하는 것을 특징으로 한다.The sacrificial film may be formed of a film having a large selectivity with respect to the device isolation film.

상기 평탄화는 상기 소자분리막이 600∼1500Å의 두께만큼 제거되도록 수행하는 것을 특징으로 한다.The planarization may be performed such that the device isolation layer is removed by a thickness of 600-1500 Å.

상기 평탄화는 CMP, 건식 식각 및 습식 식각으로 구성된 그룹으로부터 선택된 어느 하나로 수행하는 것을 특징으로 한다.The planarization may be performed by any one selected from the group consisting of CMP, dry etching, and wet etching.

상기 건식 식각과 습식 식각은 소자분리막과 희생막 사이의 선택비가 낮은 화합물을 사용하여 수행하는 것을 특징으로 한다.The dry etching and the wet etching may be performed using a compound having a low selectivity between the device isolation layer and the sacrificial layer.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 종래보다 두꺼운 두께를 하드마스크막을 사용하여 소자분리막을 형성한 후, 상기 하드마스크막을 제거하기 위한 세정 공정을 종래보다 단축된 시간 동안 수행한다. 그 다음, 상기 소자분리막을 포함한 기판 결과물에 대해 식각 공정을 수행하여 리세스 게이트용 홈을 형성하고, 평탄화 공정을 수행한다.First, the technical principle of the present invention will be briefly described, and the present invention uses a hard mask film having a thicker thickness than that of the conventional art, and then performs a cleaning process for removing the hard mask film for a shorter time than the conventional method. do. Next, an etching process is performed on the substrate resultant including the device isolation layer to form a recess gate groove, and a planarization process is performed.

이렇게 하면, 기판 활성 영역 표면보다 높은 높이를 갖는 소자분리막을 형성할 수 있으므로, 상기 리세스 게이트용 홈의 형성시 소자분리막에 발생되는 단차가 기판 활성 영역 표면 보다 높게 형성된 부분에 발생되며, 따라서, 상기 소자분리막 부분을 후속 평탄화 공정을 통해 제거함으로써 소자분리막에 발생되는 단차를 최소화할 수 있다.In this case, since the device isolation film having a height higher than that of the substrate active region surface can be formed, a step generated in the device isolation film during formation of the recess gate groove is generated in a portion formed higher than the surface of the substrate active region. By removing the portion of the device isolation layer through a subsequent planarization process, it is possible to minimize the step generated in the device isolation layer.

자세하게, 도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.2A to 2G are cross-sectional views illustrating processes for manufacturing a semiconductor device according to an embodiment of the present invention, which will be described below.

도 2a를 참조하면, 게이트 형성 영역을 포함한 활성 영역 및 소자분리 영역으로 구획된 반도체 기판(21) 상에 상기 기판(21) 소자분리 영역을 노출시키는 하드마스크막(22)을 형성한다. 상기 하드마스크막(22)은 소자분리막의 높이를 증가시키기 위해 종래의 400∼500Å 정도의 두께보다 두꺼운 550∼1500Å 정도의 두께로 형성한다.Referring to FIG. 2A, a hard mask layer 22 exposing the device isolation region of the substrate 21 is formed on the semiconductor substrate 21 partitioned into an active region including a gate formation region and a device isolation region. The hard mask film 22 is formed to a thickness of about 550 to 1500 kPa thicker than that of the conventional 400 to 500 kPa in order to increase the height of the device isolation film.

도 2b를 참조하면, 상기 하드마스크막(22)에 의해 노출된 기판(21) 소자분리 영역을 식각하여 트렌치(T)를 형성한다. 그 다음, 상기 트렌치(T) 표면 상에 측벽 산화막(23)을 증착한 후, 상기 측벽산화막(23)을 포함한 기판(21) 전면 상에 선형질화막(도시안됨)과 선형산화막(도시안됨)을 차례로 형성한다.Referring to FIG. 2B, a trench T is formed by etching the device isolation region of the substrate 21 exposed by the hard mask layer 22. Next, after depositing the sidewall oxide layer 23 on the trench T surface, the linear nitride layer (not shown) and the linear oxide layer (not shown) are deposited on the entire surface of the substrate 21 including the sidewall oxide layer 23. Form in turn.

계속해서, 상기 선형산화막 상에 상기 트렌치(T)를 매립하도록 절연막(24)을 증착한다.Subsequently, an insulating film 24 is deposited to fill the trench T on the linear oxide film.

도 2c를 참조하면, 상기 절연막에 대해 상기 하드마스크막이 노출될 때까지 CMP(Chemical Mechanical Polishing) 공정을 수행한 후, 상기 하드마스크막을 제거하기 위한 세정 공정을 수행하여 트렌치형 소자분리막(24a)을 형성한다. 이때, 상기 세정 공정은 종래의 1000초 정도보다 10∼50% 감소된 500∼900초 정도 동안 수행하며, 이를 통해, 상기 소자분리막(24a)의 손실을 감소시킨다. Referring to FIG. 2C, the trench isolation device 24a is formed by performing a chemical mechanical polishing (CMP) process on the insulating layer until the hard mask layer is exposed, and then performing a cleaning process to remove the hard mask layer. Form. In this case, the cleaning process is performed for about 500 to 900 seconds, which is 10 to 50% lower than that of the conventional 1000 seconds, thereby reducing the loss of the device isolation layer 24a.

여기서, 본 발명은 상기 하드마스크막의 높이를 높게 형성하고, 상기 세정 공정 시간을 단축시키는 방법을 통해, 소자분리막(24a)을 기판(21) 활성 영역 표면보다 600∼1500Å 정도의 높이만큼 더 높은 높이를 갖도록 형성한다.According to the present invention, the height of the hard mask film is increased and the cleaning process time is shortened, so that the device isolation film 24a is higher than the surface of the active area of the substrate 21 by about 600 to 1500Å. Form to have.

도 2d를 참조하면, 상기 소자분리막(24a)이 형성된 기판(21) 결과물 상에 상기 게이트 형성 영역을 노출시키는 마스크패턴(도시안됨)을 형성한 후, 상기 마스크패턴에 의해 노출된 기판(21) 부분을 식각하여 리세스 게이트용 홈(HR)을 형성한 다음, 상기 마스크패턴을 제거한다.Referring to FIG. 2D, after forming a mask pattern (not shown) exposing the gate formation region on a substrate 21 on which the device isolation layer 24a is formed, the substrate 21 exposed by the mask pattern is formed. The portion is etched to form the recess gate groove HR, and then the mask pattern is removed.

이때, 상기 마스크패턴은 게이트 형성 영역에 해당하는 소자분리막(24a) 부분도 노출시키므로, 식각 공정시 기판(21) 활성 영역과 소자분리막(24a)이 함께 식각되어 상기 소자분리막(24a) 상단부에 단차(A)가 발생된다. 여기서, 상기 단차(A)는 상기 소자분리막(24a)이 기판(21) 활성 영역 표면 보다 높게 형성된 부분에 발 생된다.In this case, since the mask pattern also exposes a portion of the device isolation layer 24a corresponding to the gate formation region, the active region of the substrate 21 and the device isolation layer 24a are etched together during the etching process, so that a step is formed on the upper portion of the device isolation layer 24a. (A) is generated. Here, the step A occurs in a portion where the device isolation layer 24a is formed higher than the surface of the active region of the substrate 21.

도 2e를 참조하면, 상기 단차(A)가 발생된 소자분리막(24a)을 포함한 기판(21) 전면 상에 상기 리세스 게이트용 홈(HR)을 매립하도록 희생막(25)을 증착한다.Referring to FIG. 2E, the sacrificial layer 25 is deposited to fill the recess gate groove HR on the entire surface of the substrate 21 including the device isolation layer 24a where the step A is generated.

여기서, 상기 희생막(25)은 스핀-온(Spin-On) 방식, 과수-실란계 CVD(Chemical Vapor Deposition) 방식 및 ALD(Atomic Layer Deposition) 방식을 통해 매립 특성이 우수한 막으로 형성한다. 또한, 상기 희생막(25)은 상기 리세스 게이트용 홈(HR) 내에서의 제거가 용이하도록 상기 소자분리막(24a)과의 선택비가 큰 막으로 형성함이 바람직하다.Here, the sacrificial layer 25 is formed of a film having excellent embedding characteristics through a spin-on method, a fruit-silane-based chemical vapor deposition (CVD) method, and an atomic layer deposition (ALD) method. In addition, the sacrificial layer 25 may be formed of a film having a large selectivity with respect to the device isolation layer 24a to facilitate removal in the recess gate groove HR.

도 2f를 참조하면, 상기 희생막과 소자분리막(24a)에 대해 상기 기판(21) 활성 영역의 표면이 노출되도록 평탄화 공정을 수행하고 나서, 상기 리세스 게이트용 홈(HR) 내에 잔류된 희생막을 제거한다. Referring to FIG. 2F, a planarization process is performed on the sacrificial layer and the device isolation layer 24a so that the surface of the active region of the substrate 21 is exposed, and then the sacrificial layer remaining in the recess gate recess HR is removed. Remove

여기서, 상기 평탄화 공정은 상기 소자분리막(24a) 상단부에 발생된 단차가 제거되도록, 예컨데, 600∼1500Å 정도 두께의 소자분리막(24a)이 제거되도록 수행한다. 또한, 상기 평탄화 공정은 습식 식각이나 건식 식각, 또는, CMP 공정을 통해 수행하며, 바람직하게는, 소자분리막(24a)과 희생막 간의 식각 선택비가 낮은 화합물을 사용하는 건식 또는 습식 식각 방식을 통해 수행한다.In this case, the planarization process is performed such that the level difference generated at the upper end of the device isolation layer 24a is removed. For example, the device isolation layer 24a having a thickness of about 600 to 1500 Å is removed. In addition, the planarization process may be performed through wet etching, dry etching, or CMP process, and preferably, through a dry or wet etching method using a compound having a low etching selectivity between the device isolation layer 24a and the sacrificial layer. do.

여기서, 상기 평탄화 공정을 통해 희생막과 기판(21) 활성 영역 표면 보다 높은 높이로 형성된 소자분리막(24a) 부분을 제거할 수 있으며, 이를 통해, 소자분리막(24a) 상단부에 발생된 단차를 최소화할 수 있다.In this case, the planarization process may remove the portion of the isolation layer 24a formed at a height higher than the surface of the sacrificial layer and the active region of the substrate 21, thereby minimizing the level difference generated at the upper end of the isolation layer 24a. Can be.

도 2g를 참조하면, 상기 리세스 게이트용 홈(HR)을 포함한 기판(21) 전면 상에 게이트절연막(26)을 증착한다. 계속해서, 상기 게이트절연막(26) 상에 리세스 게이트용 홈(HR)을 매립하도록 게이트도전막(27)을 증착한 후, 상기 게이트도전막(27) 상에 게이트 하드마스크막(28)을 증착한다.Referring to FIG. 2G, a gate insulating layer 26 is deposited on the entire surface of the substrate 21 including the recess gate groove HR. Subsequently, after the gate conductive layer 27 is deposited to fill the recess gate groove HR on the gate insulating layer 26, the gate hard mask layer 28 is deposited on the gate conductive layer 27. Deposit.

그 다음, 상기 게이트 하드마스크막(28)과 게이트도전막(27) 및 게이트절연막(26)을 식각하여 상기 홈(HR) 상에 리세스 게이트(29)를 형성한다.Next, the gate hard mask layer 28, the gate conductive layer 27, and the gate insulating layer 26 are etched to form a recess gate 29 on the groove HR.

이후, 도시하지는 않았지만, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to complete the semiconductor device according to the embodiment of the present invention.

여기서, 본 발명은 하드마스크막을 두껍게 형성하고, 상기 하드마스크막을 제거하기 위한 세정 공정의 시간을 단축시키는 방법을 통해, 기판 활성 영역 표면 보다 높은 높이를 갖는 소자분리막을 형성한 후, 상기 기판 활성 영역 표면 보다 높게 형성된 소자분리막 부분이 제거되도록 평탄화 공정을 수행함으로써, 리세스 게이트용 홈을 형성하기 위한 식각 공정시 상기 소자분리막 상단부에 발생된 단차를 최소화할 수 있다.Here, the present invention is to form a hard mask film thick, and to form a device isolation film having a height higher than the surface of the substrate active region through a method for shortening the time of the cleaning process for removing the hard mask film, the substrate active region By performing a planarization process so that the portion of the device isolation layer formed higher than the surface is removed, a step generated in the upper portion of the device isolation layer may be minimized during the etching process for forming the recess gate groove.

따라서, 본 발명은 상기 소자분리막에 발생된 단차를 최소화함으로써 게이트간 간섭 현상을 방지할 수 있으며, 이를 통해, 반도체 소자의 특성을 향상시킬 수 있다.Therefore, the present invention can prevent the gate-to-gate interference phenomenon by minimizing the level difference generated in the device isolation film, thereby improving the characteristics of the semiconductor device.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 소자분리막을 기판 활성 영역 표면 보다 높은 높이를 갖도록 형성함으로써, 리세스 게이트용 홈을 형성하기 위한 식각 공정시 상기 소자분리막 상단부에 발생된 단차를 최소화할 수 있으며, 이를 통해, 게이트간 간섭 현상을 방지하여 반도체 소자의 특성을 향상시킬 수 있다.As described above, according to the present invention, the device isolation film may be formed to have a height higher than the surface of the substrate active region, thereby minimizing the level difference generated in the upper portion of the device isolation film during the etching process for forming the recess gate groove. Through this, the inter-gate interference phenomenon can be prevented to improve the characteristics of the semiconductor device.

Claims (9)

활성 영역 및 소자분리 영역으로 구획되고, 상기 소자분리 영역에 상기 활성 영역 표면 보다 높은 높이를 갖는 트렌치형 소자분리막이 형성된 반도체 기판을 마련하는 단계;Providing a semiconductor substrate partitioned into an active region and an isolation region, wherein a trench type isolation layer having a height higher than a surface of the active region is formed in the isolation region; 상기 소자분리막을 포함한 활성 영역의 게이트 형성 영역에 홈을 형성하는 단계;Forming a groove in a gate formation region of an active region including the device isolation layer; 상기 홈을 매립하도록 기판 전면 상에 희생막을 형성하는 단계;Forming a sacrificial layer on the entire surface of the substrate to fill the groove; 상기 활성 영역 표면이 노출되도록 희생막과 소자분리막을 평탄화하는 단계;Planarizing the sacrificial layer and the device isolation layer to expose the surface of the active region; 상기 활성 영역의 홈 내에 잔류된 희생막을 제거하는 단계; 및Removing the sacrificial film remaining in the groove of the active region; And 상기 소자분리막을 포함한 홈이 형성된 활성 영역의 게이트 형성 영역 상에 게이트를 형성하는 단계;Forming a gate on a gate formation region of an active region in which a groove including the device isolation layer is formed; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 트렌치형 소자분리막이 형성된 반도체 기판을 마련하는 단계는,Preparing a semiconductor substrate on which the trench type isolation layer is formed may include 활성 영역 및 소자분리 영역으로 구획된 반도체 기판 상에 상기 소자분리 영역을 노출시키면서, 550∼1500Å의 두께를 갖는 하드마스크막을 형성하는 단계;Forming a hard mask film having a thickness of 550-1500 kPa while exposing the device isolation region on a semiconductor substrate partitioned into an active region and a device isolation region; 상기 하드마스크막에 의해 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계;Etching a portion of the substrate exposed by the hard mask layer to form a trench; 상기 트렌치를 매립하도록 절연막을 형성하는 단계; 및Forming an insulating film to fill the trench; And 상기 절연막이 형성된 기판 결과물에 대해 500∼900초 동안 세정 공정을 수행해서 하드마스크막을 제거하여 트렌치형 소자분리막을 형성하는 단계;Forming a trench type isolation layer by performing a cleaning process on the substrate product on which the insulating film is formed for 500 to 900 seconds to remove the hard mask film; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 소자분리막은 상기 활성 영역 표면 보다 600∼1500Å 만큼 높은 높이를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.And the device isolation film has a height higher by 600-1500 보다 than the surface of the active region. 제 1 항에 있어서,The method of claim 1, 상기 희생막은 매립 특성이 우수한 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The sacrificial film is a semiconductor device manufacturing method, characterized in that formed as a film excellent in buried properties. 제 4 항에 있어서,The method of claim 4, wherein 상기 희생막은 스핀-온(Spin-On) 방식, 과수-실란계 CVD(Chemical Vapor Deposition) 방식 및 ALD(Atomic Layer Deposition) 방식으로 구성된 그룹으로부터 선택된 어느 하나의 방식을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The sacrificial layer may be formed by any one method selected from the group consisting of a spin-on method, a fruit-silane-based chemical vapor deposition (CVD) method, and an atomic layer deposition (ALD) method. Method of manufacturing the device. 제 1 항에 있어서,The method of claim 1, 상기 희생막은 소자분리막과의 선택비가 큰 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The sacrificial film is a semiconductor device manufacturing method, characterized in that formed as a film having a large selectivity with the device isolation film. 제 1 항에 있어서,The method of claim 1, 상기 평탄화는 상기 소자분리막이 600∼1500Å의 두께만큼 제거되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.Wherein the planarization is performed such that the device isolation film is removed by a thickness of 600 to 1500 Å. 제 1 항에 있어서,The method of claim 1, 상기 평탄화는 CMP, 건식 식각 및 습식 식각으로 구성된 그룹으로부터 선택된 어느 하나로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The planarization method of manufacturing a semiconductor device, characterized in that performed by any one selected from the group consisting of CMP, dry etching and wet etching. 제 8 항에 있어서,The method of claim 8, 상기 건식 식각과 습식 식각은 소자분리막과 희생막 사이의 선택비가 낮은 화합물을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The dry etching and the wet etching are performed using a compound having a low selectivity between the device isolation layer and the sacrificial layer.
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